DE2527062C3 - Anpassungsfähiger Adressendecodierer - Google Patents
Anpassungsfähiger AdressendecodiererInfo
- Publication number
- DE2527062C3 DE2527062C3 DE2527062A DE2527062A DE2527062C3 DE 2527062 C3 DE2527062 C3 DE 2527062C3 DE 2527062 A DE2527062 A DE 2527062A DE 2527062 A DE2527062 A DE 2527062A DE 2527062 C3 DE2527062 C3 DE 2527062C3
- Authority
- DE
- Germany
- Prior art keywords
- address
- associative
- word
- memory
- address decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Memory System (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
Die Erfindung betrifft einen anpassungsfähigen Adressendecodierer für einen Speicher, dessen Grundspeicl.ermoduln
in ihrer Größe und Anordnung veränderbar sind.
Es besteht oft die Notwendigkeit, die Kapazität des Speichers einer Datenverarbeitungsanlage verändern
zu müssen. Zum Beispiel kann ein Speicher Verwendung finden, dessen Kapazität zwischen einem und 32
Megabytes veränderbar ist und der aus Speichereinheiten zusammengesetzt ist, die eine Kapazität von jeweils
von 1 bis 8 Megabytes aufweisen. Jede dieser Einheiten kann als Grandspeichermodul angesehen werden und
bei Erhöhung der Kapazität des Speichers werden die benötigten Anzahl von Grandspeichermoduln hinzugefügt
Hierbei tritt stets die Notwendigkeit auf, den Adressendecodierer des Speichers der veränderten
Kapazität anzupassen. Zur Anpassung des Decodierers ist es bekannt die Verdrahtung des Decodierers so zu
verändern, daß mit der zur Adressierung des vergrößerten Speichers notwendigen Adresse auch alle Grundspeichermoduln
adressiert werden können. Da diese Grundspeichermoduln oft untereinander verschiedene
Kapazitäten aufweisen, gestaltet sich die Änderung der. Verdrahtung oftmals sehr schwierig.
Es sind auch dynamisch veränderbare Adressendecodierer bekannt geworden, die jedoch bedingt durch ihre
große Komplexität in der Praxis keine Verwendung gefunden haben oder nur jeweils für ein Speichersystem
einer ganz bestimmten Konfiguration verwendet werden können.
Der Erfindung liegt daher die Aufgabe zugrunde, einen anpassungsfähigen Adressendecodierer für einen
Speicher anzugeben, dessen Kapazität und Anordnung der Grundspeichermoduln veränderbar ist
Diese Aufgabe wird durch die im Kennzeichnen des Hauptanspruchs beschriebene Einrichtung gelöst
Die Erfindung hat den Vorteil, rinß der Adressendecodierer
während des Betriebes der Anlage, d.h. dynamisch an die veränderte Speicherkapazität angepaßt
werden kann. Es ist also nicht notwendig, die Einrichtung außer Betrieb zu setzen und die Verdrahtung
des Decodierers zu verändern. Der anpassungsfähige Decodierer gemäß der Erfindung gestattet auch die
Verwendung von Grundspeicbermoduln verschiedener Kapazität und verschiedener gegenseitiger Anordnung.
Vorteilhafte Weiterbildungen der Erfindung sind den Unteransprüchen zu entnehmen.
Ein Ausführungsbeispiel der Erfindung soll nun anhand von Figuren beschrieben werden. Es zeigt
F i g. 1 einen Speicher mit einem assoziativ betriebenen Adressendecodierer,
F i g. 2 ein Speicherfeld, das als assoziativer Adressendecodierer
verwendet werden kann,
Fig.3 bis 7 die in dem in Fig.2 gezeigten Feld
gespeicherten Daten für verschiedene Konfigurationen des in F i g. 1 gezeigten Speichers,
F i g. 8 eine Tabelle mit Taktsignalen für Lese- oder Schreiboperationen des Decodierers und
F i g. 9 eine logische Schaltung für Lese-, Schreib- und assoziative Suchoperationen des in F i g. 2 gezeigten
Speichers.
Wie aus F i g. 1 ersichtlich ist, wird vom Prozessor
eine Adresse 10 geüefert, mit der ein Zugriff zum Speicher erfolgen soll, der aus einer Vielzahl von
Grundspeichermoduln 12 besteht, die jeweils verschiedene
Kapazität haben können. Um die verschiedenen Speichergrößen und die verschieden große Anzahl der
Grundspeichermoduln erfassen zu können, weist die Adresse 10 zwei Teiladressen auf. Der erste Teil umfaßt
die Bits 0 bis 9 und adressiert ein assoziatives Feld 14. Dieses Feld erzeugt Signale zur Auswahl der Grundspeichermoduln
auf den jeweiligen Auswahlleitungen, wodurch die Adressierung der Grundspeichermoduln
begrenzt wird auf die Adressierung durch die zweite Teiladresse, bestehend aus den Bits 10 bis η und eine
Unterkombination der Adressenbits der ersten Teiladresse. Jedes Wort im assoziativen Feld 14 steuert eine
der BSM-Auswahlleitungen, so daß ein oder mehrere Grundspeichermoduln adressiert werden, wenn die
erste Teiladresse dem Assoziativfeld 14 angeboten wird. Die assoziative Abfrage des Feldes 14 hat also zur
Folge, daß einige der Grundspeichermoduln 12 adressiert werden und andere nicht.
Aus F i g. 2 ist ersichtlich, wie der anpassungsfähige, assoziative Adressendecodierer 14 aus e:ner Vielzahl
Speicherchips 18 aufgebaut werden kann. Die Bits auf den Chips sind in 32 Worten angeordnet wobei jedes
Wort 16 Bits aufweist Die Chips gestatten zwei Funktionsarten, die sich gegenseitig ausschließen,
nämlich Lesen oder Schreiben. Welche der beiden Operationen durchgeführt werden soll, wird vom
Funktionsauswahlsignal RD gesteuert Wenn RD=X, wird eine Leseoperation durchgeführt. Ist RD=O, findet
eine Schreiboperation statt. Während einer Leseoperation wählt ein aus fünf Bits bestehendes Adressensignal
eine der 32 Spalten des Chips aus, d. h. eines der 32 jeweils aus 16 Bits bestehenden Worte. Das adressierte
Wort wird an den Datenausgangsleitungen ausgelesen.
Während einer Schreiboperation wird ebenfalls durch ein aus 5 Bits bestehendes Adressensignal eines der 32
Worte ausgewählt und werden die Datenbits DIi- DI16 in das adressierte Wort eingeschrieben.
Zur Auswahl der Chips ist ein weiteres Steuersignal CS vorgesehen. Wenn dieses Signal CS= 1, wird von dem
Chip eine Lese- oder Schreiboperation ausgeführt Ist das Chipauswahlsignal jedoch 0, wird vom Chip keine
Lese- oder Schreiboperation ausgeführt, wenn an das
ίο Chip ein Adressensignal, Eingangsdaten und ein
Funktionsauswahlsignal angelegt werden. Die Verwendung von Chipauswahlsignalen gestattet die Komoination
von zwei oder mehr Chips derart, daß Speicherfelder mit einer Kapazität aufgebaut werden können, die
ein Vielfaches der Kapazität eines einzelnen Chips ist Die Erweiterung der Kapazität des Feldes wird dadurch
erzielt daß die Ausgänge 20 der einzelnen Chips gemeinsam über ein ODER-Glied geführt werden,
wobei aber jeweils nur über das Chipseiektsignal
einzelne Chips ausgewählt werden. Durch Abfrage der vier in F i g. 2 gezeigten Chips nach der in F i g. 7
gezeigten Art kann mit Hilfe dieses zusammengesetzten Speicherfeldes asioziative Suchoperationen durchgeführt
werden, die im nachfolgenden »Suchen« und »Abfragen« genannt werden.
Die Arbeitsweise aller Chips hinsichtlich der Assoziativvorgänge ist die gleiche. Sie wird jedoch definiert in
Form einer Assoziativtabelle durch die Art in der zu den Chips zugegriffen wird und durch die Bedeutung,
die den Zugriifssignalen gegeben wird. Der Wortadressendecodierer
wird zum Sucheingangsdecodierer, indem die Speicherdecodiersignale daran angelegt werden
und indem die Decodiersignale als Sucheingangssignale bezeichnet werden.
In dem in F i g. 2 gezeigten Feld werden die ersten 5 Ziffern /1 bis /5 des Sucheingangs an die Decodierer
der Chips auf der linken Seite angelegt und die restlichen 5 Ziffern /6 bis /10 des Sucheingangs an die
Decodierer der Chips auf der rechten Seite. Auf diese Art werden 4 Chips zu einem Assoziativfeld kombiniert,
das 32 assoziative Worte zu jeweils 32 assoziativen Bits aufweist
Bei der Durchführung einer assoziativen Suchoperation mit dem in F i g. 2 gezeigten Feld wird ein
Funktionrauswahlsignal RD und ein Chipauswahlsignal CSi bis CS4 verwendet, die alle gleich 1 sind. 32
Datenworte werden in dem Chipfeld gespeichert und das Feld liefert an den Ausgängen DOl bis DO 32
Gleichheits- oder Ungleichheitssignale als Folge der
so Abfragesignale /1 bis /10. Jede Kombination der Abfragesignale Ii bis /10 untersucht eine bestimmte
Bitleitung von den 32 Bitleitungen in jeder Hälfte des assoziativen Feldes. Wenn ein Null in der Bitposition, zu
der zugegriffen wird, in beiden Hälfter, der Wortleitung
1 im assoziativen Feld gespeichert ist, wird ein Gleichheitssignal erzeugt, das die betreffende BSM-Auswahlleitung,
die dieser Wortleitung entspricht, aktiviert. Wenn keine Null gespeichert ist wird ein
Ungleichheitssignal erzeugt am Ausgang der Leitung und die zugehörige BSM-Auswahlleitung blockiert die
Adressensignale, die an den Grundspeichermodul angelegt werden, der von dieser Auswahlleitung
gesteuert wird.
F i g. 3 zeigt die Adressierung des assoziativen Feldes durch zwei Decodierer 22 und 24 mit den ersten 10 Bits
der Speicheradresse 10. Das Bitmuster für die ersten vier in dem assoziativen Feld 26 gespeicherten Worte ist
in F i g. 3 gezeigt sowie auch die Werte der Adressenbits
bzw. des Suchwortes, das mit den gespeicherten Worten assoziativ verglichen werden soll. Die linke Hälfte des
Suchwortes, 01001 (binäre Darstellung des dezimalen Wertes 9) wird an den linken Teil 22 des Decodierers
zugeführt, während die rechte Hälfte des Suchwortes, Hill (dezimal 31) der rechten Hälfte 24 zugeführt wird.
Die linke Hälfte des gespeicherten Wortes 1 (11001=25) ist als eine 32-Bit-Zahl mit einer einzigen
Null in Spalte 25 der ersten Reihe in der linken Hälfte gespeichert, während die rechte Hälfte (11111=31) in
der Form in der rechten Hälfte gespeichert ist, daß die einzige Null in der Spalte 31 der rechten Hälfte
gespeichert ist Die beiden Hälften des Wortes 2 (00001 = 1 und 11111=31) werden in der Form
gespeichert, daß eine einzelne Null in Spalte 1 der linken
Hälfte und eine einzelne Null in Spalte 31 der rechten Hälfte gespeichert ist. Die beiden Hälften des Wortes 3
(10110=22 und 00000 = 0) werden mit der einzigen Null
in Spalte 22 der linken Hälfte und in Spalte 0 der rechten Hälfte gespeichert
Fig. 5 zeigt die Zuordnung aller 10-Bit-Adressen zu
den Auswahlsignalen für einen Speicher mit 32 Grundspeichermoduln zu jeweils 32 Megabytes. Der
erste Grundspeichermodul BSM 1 ist dem Wort 1 der Assoziativtabelle zugeordnet und spricht auf alle
10-Bit-Adressen 0 bis 31 an. Die niederwertigen 5 Bits
/6 bis /10 werden von allen Adressen 0 bis 31 umfaßt, so
daß in allen Bitpositionen dieser 32-Bizt-Zelle eine Null eingeschrieben ist Die hochwertigen 5 Bits Ii bis /5
haben die Werte 00000, so daß die zugehörige 32-Bit-Zelle eine einzelne Null in Spalte 0 aufweist
BSM2 wird dem Wort 2 der Assoziativtabelle zugeordnet und umfaßt die 10-Bitadressen 32 bis 63. Die
niederwertigen 5 Bits ergeben wiederum die 32 Kombinationen 0 bis 31 und die zugehörige 32-Bit-Zelle
enthält nur Nullen. Die hochwertigen 5 Bits haben die Werte 00001, so daß die zugehörige 32-Bit-Zelle eine
einzelne Null in Spalte 1 aufweist Die Grundspeichermoduln werden auf diese Weise fortlaufend Adressen
zugeordnet und die entsprechenden 32 Bit-Assoziativworte im Assoziativfeld entsprechend gefüllt
F i g. 6 zeigt die Zuordnung von 10-Bit-Adressen zu
einem Auswahlsignal für jeden von 16 Grundspeichermoduln zu jeweils 64 Megabytes. BSM1 wird dem Wort
1 der Assoziativtabelle zugeordnet und umfaßt die 10 Bitadressen 0 bis 63. Die niederwertigen 5 Bits ergeben
alle 32 Kombinationen und die 32-Bit-Zelle im Assoziativfeld wird mit Nullen gefüllt Die hochwertigen
5 Bits haben die Werte 00000 und 00001, so daß ihre Zellen eine einzelne Null jeweils in den Spalten 0 und 1
enthalten. BSM 2 wird dem Wort 2 der Tabelle zugeordnet und umfaßt die nächsten 64 10-Bit-Adressen
64 bis 127. Die niederwertigen 5 Bits umfassen wieder
alle 32 Kombinationen, so daß die 32-Bit-Zelle nur Nullen enthält. Die hochwertigen 5 Bits haben die
Werte 00010 und 00011, so daß ihre Zellen eine Null in
den Spalten 2 und 3 enthalten. Den anderen Grundspeichermoduln werden in entsprechender Weise
sequentielle Adressen zugeordnet und die entsprechenden Zellen in der Assoziativtabelle entsprechend gefüllt
Die niedere Hälfte der Assoziativworte bleibt unbenutzt
Fig.7 zeigt die nichtlineare Adressierung von
Grundspeichermoduln, die jeweils verschiedene Größe haben können. BSM t enthält 4 Megabytes und wird
dem Wort 1 zugeordnet BSMi wird durch die Adressen 0 bis 3 adressiert Die niederwertigen 5 Bits
weisen die binären Kombinationen 00000 bis 00011 auf.
so daß die 32-Bit-Zelle jeweils eine Null in den Spalten 0 bis 3 aufweist. Die hochwertigen 5 Bits haben nur die
Werte 00000, so daß die zugehörige Assoziativzelle nur eine einzelne Null in Spalte 0 aufweist
MSM2 soll eine Kapazität von 8 Megabyte haben und wird dem Wort 2 zugeordnet BSM2 wird durch die
8 10-Bit-Adressen 320 bis 327 adressiert Die niederwertigen 5 Bits weisen nur die binären Kombinationen
00000 bis 00111 auf, so daß die zugehörige 32-Bit-Zelle
ίο Nullen in den Spalten 0 bis 7 aufweist Die hochwertigen
5 Bits weisen nur die einzige binäre Kombination 01010 auf, so daß die 32-Bit-Zelle eine einzelne Null in Spalte
10 enthält
BSM3 hat 6 Megabytes, d. h. eine Kapazität die sich nicht durch eine Potenz von 2 ausdrücken läßt und wird
zwei Sequenzen der 10-Bit-Adressen zugeordnet, nämlich 168 bis 170 und 200 bis 202, d.h. zwei
nichtbenachbarten Sequenzen. Die niederwertigen 5 Bits weisen die Bitkombinationen 01000, 01001 und
01010 auf, so daß die 32-Bit-Zelle Nullen in den Spalten 8, 9 und 10 enthält Die hochwertigen 5 Bits ergeben die
binären Zahlen 00101 und 00110, so daß die zugehörige 32-Bit-Zelle Nullen in den Spalten 5 und 6 aufweist
In Fig.7 wurde angenommen, daß BSM5 eine
Kapazität von 4 Megabytes hat und ursprünglich durch die 4 aufeinanderfolgenden 10-Bit-Adressen 4 bis 7
adressiert wurde. Es befanden sich also 4 aufeinanderfolgende Nullen in der rechten Hälfte des Wortes 4 in
den Bitpositionen 4 bis 7. Es soll angenommen werden, daß nun ein Fehler im dritten MB auftritt und somit die
10-Bit-Adresse 6 betroffen ist Dieser Fehler kann nicht
sofort korrigiert werden, und es ist daher notwendig, BSM5 in der Kapazität auf nunmehr nur 3 MB
einzuschränken. Die Null in Bitposition 6 wird nun entfernt so daß der Speicher nur mit den Adressen 4, 5
und 7 adressiert werden kann. Die hochwertigen 5 Bits weisen nur die Werte 00000 auf, so daß die zugehörige
32-Bit-Zelle eine einzelne Null in Spalte 0 enthält
BSM 6 war dem Wort 5 in der Tabelle zugeordnet Es
soll nun angenommen werden, BSM6 nicht mehr adressiert werden darf. Dies wird erreicht indem die
eine oder andere 32-Bit-Zelle des zugehörigen Assoziativwortes mit lauter Einsen geladen wird. In dem
gezeigten Beispiel weist die rechte Zelle lauter Einsen auf. während der Inhalt der linken Zelle irrelevant ist
Das Resultat davon ist daß BSM 6 durch keine 10-Bit-Adresse mehr ausgewählt wird.
Es soll nun angenommen werden, daß die rechte Zelle vom Wort 6 fehlerhaft wurde, so daß dieses Wort nicht
so mehr beim Zugriff zu dem betreffenden BSM benutzt werden kana Die Verwendung dieses Wortes wird
dadurch verhindert, daß lauter Einsen in die linke Hälfte, d. h. in die gute Hälfte des Wortes geladen iverdcn. Als
Resultat davon ist das Signal »Fehlanzeige 6« immer 1 während der Suchoperation.
In Fig.7 wird BSMS mit der Kapazität von 1 MB
durch die ΙΟ-Bit-Adresse 20 adressiert Um die Zuverlässigkeit zu erhöhen, wird diese Adresse zwei
verschiedenen Worten in der Tabelle zugeordnet wovon sich das eine in der oberen Hälfte (obere Chips)
und das andere in der unteren Hälfte (untere Chips) befindet Die beiden Worte sind die Worte 7 und 32. Die
Auswahl von BSMS erfolgt also durch eine UND-Funktion
der beiden Signale Fehlanzeige 7 und Fehlanzeige 3Z Die niederwertigen 5 Bits der Adresse haben die
Werte 10100, so daß die zugehörige 32-Brt-Zelle eine einzelne Null in Spalte 20 aufweist Die hochwertigen 5
Bits der Adresse weisen nur die Kombination 00000 auf.
so daß die zugehörige 32-Bit-Zelle eine einzelne Null in
Spalte 0 aufweist.
In den obigen Beispielen muß in der Assoziativtabelle nur ein einziges Wort zur Auswahl eines Grundspeichermoduls
vorgesehen werden, der durch eine 10-Bit-Adresse adressiert wird. Dies entspricht der
Abspeicherungen einer logischen Funktion von 10 Variablen in einem einzelnen Wort einer Suchtabelle, in
der die 10 Variablen in zwei Teilen zu jeweils fünf Eingängen zugeführt werden. Die logischen Funktionen
der 10 Variablen werden als Summe von zwei
Unterfunktionen ausgedrückt, nämlich einer Unterfunktion der 5 Eingangsvariablen /1 bis /5, die durch eine
ODER-Funktion mit den 5 Eingangsvariablen /6 bis /10 verknüpft werden. Es passen jedoch nicht alle logischen
Funktionen der 10 Variablen in ein einziges Wort in dieser Suchtabelle, d. h., es können einige logische
Funktionen der 10 Variablen nicht als eine einzige Summe der Unterfunktionen ausgedrückt werden. Sie
müssen stattdessen als das Produkt von Summen von
ίο Unterfunktionen ausgedrückt werden.
Die Funktion
Die Funktion
F[Il....,IW) = ΙΠ (/1,... ,/5) + gl(/6, ...,/1O)]
l /5) + g2(/6 /10)]
stellt eine Funktion von /1 bis /10 dar, die das Produkt ist von zwei Summen von Unterfunktionen und somit
die UN D-Verknüpfung von zwei Worten in der Suchtabelle verlangt. Das erste Wort speichert die
Summe der ersten zwei Unterfunktionen (/1+^I), während das zweite Wort die Summe der zweiten zwei
Unterfunktionen (f2+g2) speichert.
Dies kann erreicht werden, indem die 10-Bit-Adressen
21 bis 63 dem Grundspeichermodul BSM9 mit
43 MB zugeordnet werden. Diese Adressen passen nicht in ein einzelnes Wort der Tabelle. Ihre Zuordnung zu
zwei Worten ist jedoch möglich. Es werden diesen Adressen nunmehr die Worte 8 und 9 zugeordnet. Wort
8 gehört zu den Adressen 21 bis 31, während das Wort 9 zu den Adressen 32 bis 63 gehört. Die niederwertigen 5
Bits von Adressen im Wort 8 weisen die Kombinationen 10101 bis 11111 auf, so daß die 32-Bit-Zelle Nullen in den
Spalten 21 bis 31 enthält Die hochwertigen 5 Bits weisen nur die Kombination 00000 auf, so daß die
32-Bit-Zelle eine einzelne Null in Spalte 0 enthält Die niederwertigen 5 Bits von Adressen im Wort 9 weisen
alle Kombinationen 00000 bis Hill auf, so daß die
32-Bit-Zelle lauter Nullen aufweist Die hochwertigen 5 Bits weisen die einzige Kombination 00001 auf, so daß
die 32-Bit-Zelle eine einzelne Null in Spalte 1 aufweist.
Es kann gezeigt werden, daß die Zuordnung der
10-Bit-Adressen zu den Worten 8 und 9 auch auf andere
Weise durchgeführt werden kann: 21 bis 31 und 53 bis 63 zum Wort 8, und 32 bis 52 zu Wort 9. Es können auch
einige dieser Adressen beiden Worten wie folgt zugeordnet werden: 21 bis 31 und 53 bis 63 zu Wort 8,
und 32 bis 63 zu Wort 9. Die Ausgänge der Worte 8 und 9, Fehlanzeige 8 und Fehlanzeige 9 werden über ein
UND-Glied verknüpft und ergeben das Auswahlsignal für BSM 9. Hier wird nochmals darauf hingewiesen, daß
das Auswahlsignal in komplementärer Form erhalten wird, also 0 für Auswahl und 1 für keine Auswahl.
Es wurde oben gezeigt wie die Suchoperation mit Hilfe des in F i g. 2 gezeigten Feldes ausgeführt werden
kann. Dieses Assoziativfeld muß jedoch auch assoziative Lese- und Schreiboperationen ausführen können, um
als Decodierer Verwendung finden zu können.
Die assoziative Schreiboperation wird zum Laden oder Verändern, d. h. zum Personifizieren der Tabelle
benutzt Dieses Laden oder Verändern geschieht naturgemäß nur selten, so daß vorteilhafterweise nnr
sehr wenig zusätzliche Logik dafür vorgesehen wird. Natürlich müssen dann zum Durchführen dieser
assoziativen Schreiboperation um so mehr Zyklen verwendet werden. Mit dieser Operation wird ein Wort
in eine bestimmte Wortposition der Tabelle geschrieben.
Sind mehrere Worte zu verändern, muß für jedes dieser Worte eine Operation durchgeführt werden. Zur
Ausführung einer Schreiboperation werden die gebräuchlichen Lese- und Schreiboperationen durchgeführt
werden. Das Schreiben eines Wortes in die Tabelle erfordert 128 Zyklen, d. h., jeweils zwei Zyklen für ein
Bit.
Die assoziative Leseoperation wird dazu verwendet die gesamte Assoziativtabelle oder einen Teil davon
auszulesen. Mit dieser Operation wird er Inhalt der Tabelle überprüft. Auch diese Operation wird in der
Praxis nicht sehr oft durchgeführt so daß nur wenig zusätzliche Einrichtungen hierfür vorgesehen werden.
Wie bei der assoziativen Schreiboperation wird jeweils nur ein Wort gelesen. Diese assoziative Leseoperation
für jeweils ein Wort verwendet die für das normale Lesen vorgesehenen Einrichtungen, verläuft aber
unterschiedlich zu einer assoziativen Suchoperation. Das Auslesen eines assoziativen Wortes aus der Tabelle
erfordert 64 Zyklen.
In F i g. 8 ist die Aufeinanderfolge der Zyklen für eine assoziative Schreib- und Leseoperation für ein bestimmtes
assoziatives Wort in der Tabelle gezeigt. Dieses Wort wird durch eine 5-Bit-Assoziativwortadresse
definiert Die 64 Bitspalten für die beiden 32-Bit-Zellen
werden sequentiell adressiert Eine 6-Bit-Eingangsadresse steuert hierzu die Spalten 0 bis 63 an. Es erfolgt
also nur ein Zugriff zu jeweils einem Bit während einer assoziativen Lese- oder Schreiboperation. Für assoziatives
Schreiben wird jede der 64 Eingangsadressen während zwei aufeinanderfolgender Zyklen festgehalten.
Während des ersten Zyklus wird eine normale Lese- und während des zweiten Zyklus eine normale
Schreiboperation ausgeführt Für assoziatives Lesen
so wird jede der 64 Eingangsadressen nur für einen Zyklus gebraucht
Fig.9 zeigt die periphere Logik, mit der die drei
assoziativen Operationen gesteuert werden. Die Eingänge zu dieser Logik sind:
55 RD Dieses Signal zeigt an, ob eine normale Lese- oder
Schreiboperation in den Chips durchgeführt werden soll. Dieses Signal wird unverändert-den Chips
zugeführt
SUCHEN
Dieses Signal zeigt an, daß eine assoziative Suchoperation durchgeführt wird. Während dieses
Signals kann nicht das Signal ASSOZIATIVES SCHREIBEN anliegen, &h, während eines bestimmten
Zyklus können nicht beide Signale aktiv sein.
10
15
ASSOZIATIVES SCHREIBEN
Dieses Signal zeigt an, daß eine assoziative Schreiboperation durchgeführt wird. Dieses Signal
darf nicht mit dem normalen Schreibsignal (RD=U) verwechselt werden.
(ASSOZIATIVES LESEN)
Dieses Signal wird nicht geliefert, sondern ergibt sich aus der Abwesenheit der Signale SUCHEN
und ASSOZIATIVES SCHREIBEN. Mit anderen Worten, wenn diese Signale beide gleich 0 sind,
wird eine assoziative Leseoperation durchgeführt.
NEUES DATENBIT
Dieses Signal liefert das neue Datenbit, das in die Assoziativtabelle während eines normalen Schreibzyklus
während einer assoziativen Schreiboperation eingeschrieben werden soll.
A IbisA 10
Diese 10 Signale stellen die 10-Bit-Eigangsadresse dar, aus der mit Hilfe der Assoziativtabelle des
ßSM-Auswahlsignal erzeugt werden soll. A 1 bis
A 10 werden als 10-Bit-Suchwort während einer Suchoperation verwendet und werden der Assoziativtabelle
als die bereits oben angegebenen Signale /Ibis/10 zugeführt.
ΡΙ,Ρ2,Ρ4,Ρ$,Ρίβ.Ρ32
Diese 6 Signale stellen die 6-Bit-Eingangsadresse dar, mit der eine der 64 Bitspalten in der
Assoziativtabelle ausgewählt wird, die auch aus den 2 χ 32 Bitspalten der beiden 32-Bit-Zellen ergeben.
WA 1, WA 2, WA 4, WA 8, WA 16
Diese 5 Signale stellen die 5-Bit-Wortadresse dar, mit der eines der 32 Worte der Assoziativtabelle
adressiert wird.
FEHLANZEIGE 1 bis FEHLANZEIGE 32
Diese 32 Signale sind die 32 Ausgangssignale von der Assoziativtabelle. Sie werden während jeder
Assoziativoperation benutzt.
Die Ausgangssignale der peripheren Logik sind:
Dies ist das Eingangssignal RD, das unverändert an die Chips angelegt wird.
/Ibis/10
Diese 10 Signale werden der Assoziativtabelle als
ein 10-Bit-Eingangssignal zugeführt
CS Ibis CS 4
Diese vier Signale werden den vier Chips des Feldes als vier einzelne Chipauswahlsignale zugeführt
ASSOZIATIVES DATENAUSLESEN Dieses Signal stellt das ausgewählte Bit von der
Assoziativtabelle während eines Zyklus einer assoziativen Leseoperation dar.
DI Ibis DI16
Diese 16 Signale sind die 16 Dateneingangssignale, die gemeinsam allen vier Chips während einer
assoziativen Schreiboperation zugeführt werden.
Während einer Suchoperation ist das Lesesignal RD aktiv, so daß sich die Chips im normalen Lesezustand
befinden. Das Signal SUCHEN ist aktiv und ermöglicht
das Zuführen der Eingangsadressen A1 bis A 10 zu der
Assoziativtabelle über die Leitungen /1 bis /10. Zur
40 gleichen Zeit ist das Komplement dieses Signals, das durch ein Inverterglied erzeugt wird, nicht aktiv und
verhindert, daß die Eingangsadressensignale P1 bis P16
auf die Leitungen /1 bis /10 gelangen. Wenn das Signal
SUCHEN aktiv ist, sind auch notwendigerweise alle vier Chipauswahlsignale CS1 bis CS4 aktiv und werden alle
vier Chips ausgewählt.
Während einer assoziativen Schreiboperation ist das Signal SUCHEN nicht aktiv und das Signal ASSOZIATIVES
SCHREIBEN aktiv. Hierdurch gelangen die niederwertigen 5 Bits Alternativ-Eingangsadresse P\
bis P32 auf die Adressenleitungen /1 bis /10. Hierbei gelangt P1 auf /10 und /5, P2 auf /9 und /4, P 4 auf /8
und /3, PS auf /7 und /2 und P16 auf /6 und Ii. Das
hochwertige (sechste) Bit. P32, bzw. sein Komplement P32 treffen eine Auswahl zwischen der linken und der
rechten Hälfte der Chips in der Assoziativtabelle durch eine geeignete Steuerung der Chipauswahlsignale. P 32
überträgt die Auswahlsignale CSI und CS 3, während
das Signal P32 die Signale CS2 und CS4 über die gezeigten Torschaltungen überträgt. Die Funktion aller
in F i g. 9 gezeigten Torschaltungen ergibt sich somit aus den obigen Ausführungen.
Wie in Fig.8 gezeigt, benötigt die Operation
ASSOZIATIVES SCHREIBEN 128 Zyklen, die mit einem normalen Lesezyklus (RD=X) beginnen und
zwischen normalen Lese- und normalen Schreiboperationen (RD=O) abwechseln. Während des ersten Paares
der Lese/Schreibzyklen ist die Eingangsadresse P1 bis
P 32 gleich 0. Die Adresse wird nach jedem Paar Zyklen um 1 erhöht. Auf diese Weise werden die 64 Bitspalten
der Assoziativtabelle nacheinander ausgewählt. Eine Spalte ist jeweils während zwei aufeinanderfolgender
Zyklen aktiv.
Während des gesamten Ablaufes der assoziativen Schreiboperation wird eine konstante 5-Bit-Assoziativwortadresse
WA 1, WA 2, WA 4, WA 8 und WA 16 angelegt Das hochwertige Bit WA16 wählt die
assoziativen Worte 17 bis 32 in der Tabelle aus, die in den unteren Chips 3 und 4 gespeichert sind. Die Auswahl
erfolgt mit Hilfe der Chipselektsignale CS 3 und CS4. Der Komplementärwert des Signals WA 16 wählt die 16
assoziativen Worte 1 bis 16 an der Spitze der Tabelle
aus, die in den beiden oberen Chips 1 und 2 gespeichert sind. Die Auswahl erfolgt mit Hilfe der Chipselektsignale
CSX und CS2. Die niederwertigeren vier Adreßbits
werden in 16 Signale decodiert die jeweils die assoziativen Wortauswahlsignale für das Wort 1 oder
Wort 17, Wort 2 oder Wort 18,... Wort 16 oder Wort
32, darstellen.
Da jeweils 16 Bits zugleich von den Chips gelesen oder in die Chips geschrieben werden können, wird für
assoziatives Schreiben für jedes Bit das in die Tabelle geschrieben werden soll, eine normale Lese- und eine
normale Schreiboperation durchgeführt Während des normalen Lesezyklus wird die ausgewählte Hälfte der
Bits an den Ausgängen Fehlanzeige 1 bis Fehlanzeige 16
oder Fehlanzeige 17 bis Fehlanzeige 32 ausgelesen. Diese beiden Gruppen von jeweils 16 Signalen werden
über 16 ODER-Glieder verknüpft Die 16 Ausgänge des
4-Bit-Decodierers werden komplementiert, so daß alle
bis auf ein Bit in den entsprechenden Kippschaltungen gespeichert werden. Das ausgenommene Bit ist
dasjenige, das ersetzt werden solL Das Ersatzbit das als Signal NEUES DATENBIT zugeführt wird, wird durch
das wahre Ausgangssignal der 16 Ausgänge des Decodierers ausgewählt Das neue Datenbit wird in der
entsprechenden Kippschaltung gespeichert Die 16
Kippschaltungen, die vom Lesesteuersignal RD gesteuert werden, speichern deshalb die 16 Bits während
dieses Zyklus. Während des darauffolgenden Schreibzyklus nimmt das Signal RD den Wert 0 an und werden die
16 Ausgänge der Kippschaltungen in die entsprechende
Hälfte der Spalten der Assoziativtabelle zurückgeschrieben.
Während einer assoziativen Schreiboperation sind beide Signale SUCHEN und ASSOZIATIVES
SCHREIBEN nicht aktiv und hat das Signal RD den Wert 1. Mit Hilfe der Eingangsadressen Pl bis P32und
des Bits WA 16 der assoziativen Wortadresse wird eine der beiden Spaltengruppen in der Assoziativtabelle,
ähnlich wie oben beschrieben, ausgewählt. Die Eingangsadresse P1 bis P 32 wird von 0 bis 63 jeweils um 1
inkrementiert, wobei eine Adresse nur während eines einzigen Zyklus und nicht während eines Paares von
Zyklen, wie bei der obigen Operation, verwendet wird. Die Signale der ausgewählten Hälfte der Spalten
gelangen durch die ODER-Verknüpfung der Signale Fehlanzeige 1 + Fehlanzeige 17 usw., wie oben, zu den
darauffolgenden UND-Gliedern, durch die eines der 16 Signale, das durch die Decodierung der 4 assoziativen
Wortadressenbits WA 1, WA 2, WA 4 und WA 8 angezeigt wird, ausgewählt wird. Die Ausgangssignale
werden an den Ausgängen ASSOZIATIVES LESEN DATEN AUS erhalten.
Das oben beschriebene Ausführungsbeispiel bezog sich auf einen Adressendecodierer, dessen Konfiguration
dynamisch verändert werden kann. Der Decodierer besteht aus einem wortorientierten assoziativen
Speicherfeld, das über einen Decodierer durch die Speicheradressenbits abgefragt wird. An einem oder
mehreren Wortausgängen wird dabei ein Auswahlsignal für die Grundspeichermoduln des Speichers erhalten.
Diese Auswahl der Grundspeichermoduln hängt also von den im assoziativen Speicherfeld gespeicherten
Daten ab, Durch Veränderung dieser Daten kann also die Konfiguration des Adressendecodierers verändert
werden und kann die Adressierung des Speichers dynamisch an die Größe und Anzahl der verwendeten
Grundspeichermoduln angepaßt werden.
Hierzu 8 Blatt Zeichnungen
Claims (15)
1. Anpassungsfähiger Adressendecodierer für
einen Speicher, dessen Grundspeichermoduln in ihrer Größe, Anzahl und Anordnung veränderbar
sind, gekennzeichnet durch ein assoziatives Spcierherfeld (14), in dem die Worte (Zeilen) den
Grundspeichermoduln (12) zugeordnet sind und dessen Bitstellen (Spalten) durch die Speicheradresse
(Il bis /10) abgefragt werden, wobei für jedes Wort ein Auswahlsignal (»Fehlanzeige 1 bis 32«) zur
Auswahl der Grundspeichermoduln erzeugt wird.
2. Adressendecodierer nach Ansprich 1, dadurch gekennzeichnet, daß das Speicherfeld (14) mit einer
Teiladresse (Bits 0 bis 9) der Speicheradresse derart adressiert wird, daß die Teiladresse zur Spaltenadressierung
verwendet wird.
3. Adressendecodierer nach Ansprach 2, dadurch gekennzeichnet, daß die Teiladresse in eine Anzahl
Unter-Bitgruppen unterteilt ist, die jeweils durch einen Decodierer (22, 24) decodiert werden und
jeweils eine Spalte in einem Teilfeld des assoziativen Speicherfeldes (10) adressieren.
4. Adressendecodierer nach Ansprach 3, dadurch gekennzeichnet, daß die Teilfelder aus Chips (18)
zusammengesetzt sind, wobei in den Spalten angeordnete Chips (Chips 2+4, Chips 1+3) durch
die gleichen Adreßbus (I \ bis /5; /6 bis /10) adressiert werden und entsprechende Wortausgänge
(20) von den Zeilen angeordneten Chips (Chips 2+1, Chips 4 + 3) miteinander verbunden werden,
und wobei zur Steuerung jedes Chips ein Chipauswahlsignal (CS) und ein Lese/Schreib-Signal (RD)
vorgesehen ist
5. Adressendecodierer nach Ansprach 3, dadurch gekennzeichnet, daß in einer Zeile des Teilfeldes nur
erste binäre Ziffern (»1«) gespeichert sind, bis auf eine bestimmte Bitposition, in der eine zweite binäre
Ziffer (»0«) gespeichert ist. so daß der dieser Zeile zugeordnete Grandspeichermodul nur ausgewählt
wird, wenn die Spalte mit der zweiten binären Ziffer adressiert wird.
6. Adressendecodierer nach Anspruch 3, dadurch gekennzeichnet, daß ein Grundspeichermodul nur
ausgewählt wird, wenn eine zweite binäre Ziffer in allen Teilfeldern des assoziativen Speicherfeldes (14)
in demselben Wort adressiert wird (F i g. 3,4).
7. Adressendecodierer nach Anspruch 6, dadurch gekennzeichnet, daß in einem der Teilfelder nur
zweite binäre Ziffern gespeichert sind (F i g. 5).
8. Adressendecodierer nach Anspruch 3, dadurch gekennzeichnet, daß für den Fall, daß weniger
Grandspeichermoduln vorgesehen sind als durch die Teiladresse adressiert werden können (F i g. 6), in
einem Teilfeld in jedem Wort mehrere zweite binäre Ziffern und in einem weiteren Teilfeld nur zweite
binäre Ziffern gespeichert sind.
9. Adressendecodierer nach Anspruch 3, dadurch gekennzeichnet, daß zur Auswahl von Grandspeichermoduln
verschiedener Kapazitäten (F i g. 7) mehrere Teiladressen denselben Grundspeichermodul
dadurch auswählen können, daß in einem durch die rangniederen Adressenbits (76 bis /10) adressierten
ersten Teilfeld mehrere zweite binäre Ziffern in einem Wort und in einem durch die ranghöheren
Adressenbits (I \ bis /5) adressierten zweiten Teilfeld nur eine einzige zweite binäre Ziffer in dem
Wort gespeichert sind.
10. Adressendecodierer nach Ansprach 3, dadurch gekennzeichnet, daß zur Adressierung von Grundspeichermoduln,
deren Kapazität nicht durch eine Potenz von 2 ausgedrückt werden kann, mehrere,
auch nicht benachbarte Adressenbereiche der Teiladresse vorgesehen werden.
11. Adressendecodierer nach Ansprach 3, dadurch
gekennzeichnet, daß beim Auftreten eines Fehlers in einem Grandspeichermodul die betreffende Teilkapazität
dieses Moduls dadurch außer Betrieb gesetzt wird, daß die dieser Teilkapazität entsprechende
zweite binäre Ziffer der betreffenden Zeile in eine erste binäre Ziffer umgewandelt wird.
IZ Adressendecodierer nach Ansprach 5, dadurch gekennzeichnet, daß zum Außerbetriebsteilen eines
Grundspeichermoduls nur erste binäre Ziffern in das diesem Grandspeichermodul entsprechende assoziative
Wort geladen werden.
13. Adressendecodierer nach Ansprach 3, dadurch gekennzeichnet, daß zur Erhöhung der Zuverlässigkeit
der Adressierungseinrichtung einem Grandspeinhermodul
mehrere Worte im assoziativen Speicherfeld (14) zugeordnet werden.
14. Adressendecodierer nach Anspruch 13 und Ansprach 4, dadurch gekennzeichnet, daß die Worte
(7 und 20, F i g. 7) in verschiedenen Chips gespeichert sind.
15. Adressendecodierer nach Ansprach 3, dadurch
gekennzeichnet, daß zur Auswahl eines Grandspeichermoduls mehrere Speicherworte im assoziativen
Speicherfeld (14) vorgesehen sind, wobei die Erzeugung des Auswahlsignals durch das Produkt
von durch Unterbitgruppen der Teiladresse gegebenen Unterfunktionen erfolgt.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US05/483,866 US3958222A (en) | 1974-06-27 | 1974-06-27 | Reconfigurable decoding scheme for memory address signals that uses an associative memory table |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2527062A1 DE2527062A1 (de) | 1976-01-15 |
DE2527062B2 DE2527062B2 (de) | 1981-02-19 |
DE2527062C3 true DE2527062C3 (de) | 1981-10-22 |
Family
ID=23921818
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2527062A Expired DE2527062C3 (de) | 1974-06-27 | 1975-06-18 | Anpassungsfähiger Adressendecodierer |
Country Status (7)
Country | Link |
---|---|
US (1) | US3958222A (de) |
JP (1) | JPS5634897B2 (de) |
CA (1) | CA1032274A (de) |
DE (1) | DE2527062C3 (de) |
FR (1) | FR2276656A1 (de) |
GB (1) | GB1468783A (de) |
IT (1) | IT1038051B (de) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4145737A (en) * | 1977-04-19 | 1979-03-20 | Semionics Associates | Associative memory device with time shared comparators |
US4144564A (en) * | 1977-04-19 | 1979-03-13 | Semionics Associates | Associative memory |
US4280176A (en) * | 1978-12-26 | 1981-07-21 | International Business Machines Corporation | Memory configuration, address interleaving, relocation and access control system |
US4321667A (en) * | 1979-10-31 | 1982-03-23 | International Business Machines Corp. | Add-on programs with code verification and control |
DE3133742C2 (de) * | 1981-08-26 | 1985-11-21 | Otto 7750 Konstanz Müller | Zentraleinheit einer mikroprogrammierten digitalen Mehrbit-Rechenanlage |
IT1142074B (it) * | 1981-11-24 | 1986-10-08 | Honeywell Inf Systems | Sistema di elaborazione dati con allocazione automatica dell'indirizzo in una memoria modulare |
US4636973A (en) * | 1982-07-21 | 1987-01-13 | Raytheon Company | Vernier addressing apparatus |
US4513371A (en) * | 1982-07-29 | 1985-04-23 | Ncr Corporation | Computer interface apparatus using split-cycle lookahead addressing for faster access to paged memory |
IT1153611B (it) * | 1982-11-04 | 1987-01-14 | Honeywell Inf Systems | Procedimento di mappatura della memoria in sistema di elaborazione dati |
WO1984003970A1 (en) * | 1983-03-30 | 1984-10-11 | Siemens Ag | Hybrid associative memory and method for the retrieval and sorting of data contained therein |
US4663742A (en) * | 1984-10-30 | 1987-05-05 | International Business Machines Corporation | Directory memory system having simultaneous write, compare and bypass capabilites |
US4636990A (en) * | 1985-05-31 | 1987-01-13 | International Business Machines Corporation | Three state select circuit for use in a data processing system or the like |
US5257395A (en) * | 1988-05-13 | 1993-10-26 | International Business Machines Corporation | Methods and circuit for implementing and arbitrary graph on a polymorphic mesh |
US5341486A (en) * | 1988-10-27 | 1994-08-23 | Unisys Corporation | Automatically variable memory interleaving system |
FR2678401A1 (fr) * | 1991-06-28 | 1992-12-31 | Philips Electronique Lab | Dispositif de traitement de l'information plus particulierement adapte a un langage chaine, du type forth notamment. |
US5857088A (en) * | 1991-10-24 | 1999-01-05 | Intel Corporation | System for configuring memory space for storing single decoder table, reconfiguring same space for storing plurality of decoder tables, and selecting one configuration based on encoding scheme |
US5446860A (en) * | 1993-01-11 | 1995-08-29 | Hewlett-Packard Company | Apparatus for determining a computer memory configuration of memory modules using presence detect bits shifted serially into a configuration register |
US6058455A (en) * | 1997-07-02 | 2000-05-02 | International Business Corporation | RAID system having a selectable unattended mode of operation with conditional and hierarchical automatic re-configuration |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3533075A (en) * | 1967-10-19 | 1970-10-06 | Ibm | Dynamic address translation unit with look-ahead |
GB1218406A (en) * | 1968-07-04 | 1971-01-06 | Ibm | An electronic data processing system |
CH515557A (it) * | 1969-06-21 | 1971-11-15 | Olivetti & Co Spa | Calcolatore elettronico |
GB1266579A (de) * | 1969-08-26 | 1972-03-15 | ||
US3764996A (en) * | 1971-12-23 | 1973-10-09 | Ibm | Storage control and address translation |
US3840863A (en) * | 1973-10-23 | 1974-10-08 | Ibm | Dynamic storage hierarchy system |
-
1974
- 1974-06-27 US US05/483,866 patent/US3958222A/en not_active Expired - Lifetime
-
1975
- 1975-04-04 GB GB1381575A patent/GB1468783A/en not_active Expired
- 1975-04-29 CA CA225,985A patent/CA1032274A/en not_active Expired
- 1975-05-14 IT IT23305/75A patent/IT1038051B/it active
- 1975-05-14 JP JP5621975A patent/JPS5634897B2/ja not_active Expired
- 1975-05-21 FR FR7516540A patent/FR2276656A1/fr active Granted
- 1975-06-18 DE DE2527062A patent/DE2527062C3/de not_active Expired
Also Published As
Publication number | Publication date |
---|---|
CA1032274A (en) | 1978-05-30 |
JPS513735A (de) | 1976-01-13 |
DE2527062A1 (de) | 1976-01-15 |
DE2527062B2 (de) | 1981-02-19 |
IT1038051B (it) | 1979-11-20 |
FR2276656A1 (fr) | 1976-01-23 |
US3958222A (en) | 1976-05-18 |
FR2276656B1 (de) | 1980-01-11 |
GB1468783A (en) | 1977-03-30 |
JPS5634897B2 (de) | 1981-08-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2527062C3 (de) | Anpassungsfähiger Adressendecodierer | |
DE2751097C2 (de) | Schaltungsanordnung zum Erzeugen eines Kennsignals | |
DE68925631T2 (de) | Speicheranordnung mit automatisch variabler Verschachtelung | |
DE2803989C2 (de) | Digitaldatenspeicher mit wahlfreiem Zugriff | |
DE2142634C3 (de) | Assoziativspeicher | |
DE2325151C2 (de) | Prüfmustergenerator | |
DE1901343B2 (de) | Datenverarbeitungsanlage zur Ausführung von Mateirenrechnungen | |
DE2926322C2 (de) | Speicher-Subsystem | |
DE2364254B2 (de) | Schaltungsanordnung fuer datenverarbeitende geraete | |
DE2433436A1 (de) | Verfahren und anordnung zum mehrfachverzweigen des programms in einem digitalen computer | |
DE2648225C2 (de) | Datenspeicherwerk | |
DE3024153A1 (de) | Speicher-subsystem | |
DE3340362C2 (de) | ||
DE2004934A1 (de) | ||
DE3149926A1 (de) | Programmierbare vergleichsschaltung | |
DE1806464A1 (de) | Adressengenerator fuer einen Digitalrechner | |
DE2747800C3 (de) | Schaltungsanordnung zum Austauschen von Bits in einem Datenwort | |
EP0494329B1 (de) | Schaltungsanordnung zur Abbildung des logischen Adressraums einer Prozessoreinheit auf den physikalischen Adressraum eines Speichers | |
DE2714314C2 (de) | Datenverarbeitende Vorrichtung mit einem Datenspeicher | |
EP0782077A1 (de) | Verfahren und Anordnung zum Konvertieren von Speicheradressen in Speicheransteuersignale | |
DE3501902A1 (de) | Datenspeichereinrichtung | |
EP0740838B1 (de) | Verfahren zum test von digitalen speichereinrichtungen | |
AT396195B (de) | Schaltungsanordnung zur eingabe von information in einen rechner | |
DE1953585A1 (de) | Schaltungsanordnung zur Speicherung alpha-numerisch codierter Informationen,insbesondere in numerischen Steuerungen | |
DE1161710B (de) | Abfrageeinrichtung fuer Magnetspeicher |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OD | Request for examination | ||
C3 | Grant after two publication steps (3rd publication) | ||
8339 | Ceased/non-payment of the annual fee |