DE2142634C3 - Assoziativspeicher - Google Patents

Assoziativspeicher

Info

Publication number
DE2142634C3
DE2142634C3 DE2142634A DE2142634A DE2142634C3 DE 2142634 C3 DE2142634 C3 DE 2142634C3 DE 2142634 A DE2142634 A DE 2142634A DE 2142634 A DE2142634 A DE 2142634A DE 2142634 C3 DE2142634 C3 DE 2142634C3
Authority
DE
Germany
Prior art keywords
memory
associative
cell
main
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE2142634A
Other languages
English (en)
Other versions
DE2142634A1 (de
DE2142634B2 (de
Inventor
Harald Dipl.-Ing. 8011 Faistenhaar Sachs
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to BE788028D priority Critical patent/BE788028A/xx
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE2142634A priority patent/DE2142634C3/de
Priority to US282382A priority patent/US3868642A/en
Priority to FR7229904A priority patent/FR2150424B1/fr
Priority to NL7211452A priority patent/NL7211452A/xx
Priority to LU65939A priority patent/LU65939A1/xx
Priority to IT28460/72A priority patent/IT964222B/it
Priority to GB3937472A priority patent/GB1390400A/en
Publication of DE2142634A1 publication Critical patent/DE2142634A1/de
Publication of DE2142634B2 publication Critical patent/DE2142634B2/de
Application granted granted Critical
Publication of DE2142634C3 publication Critical patent/DE2142634C3/de
Expired legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/08Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0864Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F16/00Information retrieval; Database structures therefor; File system structures therefor
    • G06F16/90Details of database functions independent of the retrieved data types
    • G06F16/903Querying
    • G06F16/90335Query processing
    • G06F16/90339Query processing by using parallel associative memories or content-addressable memories

Description

Die Erfindung bezieht sich auf einen Assoziativspeicher mit einem nichtassoziativen Teil zur Speicherung der Datenwörter und einem assoziativen Teil zur Speicherung der zugehörigen Adressen, bei dem ein Datenwort im nichtassoziativen Teil dann angesteuert wird, wenn eine angebotene Adresse mit der zugehörigen Adresse im assoziativen Teil übereinstimmt
Eine wesentliche Anwendung des Assoziativspeichers besteht darin, Korrespondenzpaare von Größen zu speichern. Dabei ist jede Speicherzelle des Assoziativspeichers in einen assoziativen Teil und einen nichtassoziativen Teil unterteilt. Der assoziative Teil enthält eine im folgenden mit Adresse bezeichnete Größe, der nichtassoziative Teil die dieser Adresse zugeordnete Größe, z. B. ein Datenwort. Falls die einer beliebigen Adresse zugeordnete Größe gesucht wird, bietet man dem Assoziativspeicher die Adresse an, die dann mit dem Inhalt der assoziativen Teile aller Speicherzellen verglichen wird. Bei Gleichheit wird von der entsprechenden Speicherzelle des Assoziativspeichers ein
Übereinstimmungssignal erzeugt, mit dessen Hilfe die Größe aus dem nichtassoziativen Teil der Speicherzelle ausgegeben werden kann oder eine Größe in den nichtassoziativen Teil der Speicherzelle eingetragen werden kann. Ein solcher Speicher ergib; sich z.B aus der DT-AS 1 250 875.
Ein besonderer Vorteil eines Assoziativspeichers besteht darin, daß er als schneller kleiner Hilfsspeicher in Verbindung mit langsameren Großspeichern verwendet werden kann, um einen schnellen Zugriff zu den Daten des Großspeichers zu ermöglichen. Um dies zu erreichen, müssen die am häufigsten gebrauchten Datenwörter zusammen mit ihren Adressen in den Assoziativspeicher gebracht werden.
Der Nachteil der bisherigen Assoziativspeicher besteht jedoch darin, daß beim Auslesen eines Datenwortts aus dem Assoziativspeicher in allen assoziativen Teilen der Speicherzellen die volle Adresse verglichen wird und damit jede Speicherzelle eine durch die Größe der Adresse bedingte Anzahl von Binärstellen für die Adresse enthalten muß.
Aufgabe der Erfindung ist es darum, einen Assoziativspeicher anzugeben, bei der die Anzahl der Binärstellen pro Adresse und damit die Kosten des Assoziativspeichers erheblich geringer sind. Die Aufgabe wird gelöst durch einen Hauptassoziativspeicher, in dessen Speicherzellen im nichtassoziativen Teil die Datenwörter und im assoziativen Teil die niederwertigen Adreßstellen der Datenwörter stehen und durch einen als Assoziativspeicher ausgebildeten Vorwahlspeicher, in dessen Speicherzellen die höherwertigen Adreßstellen der im Hauptassoziativspeicher eingeschriebenen Datenwörter eingespeichert sind und der bei Auswahl einer Speicherzelle ein Übereinstimmungssignal erzeugt, mit dem gleichzeitig die Speicherzellen des Hauptassoziativspeichers angesteuert werden, deren Inhalte dieselben höherwertigen Adreßstellen haben.
Der erfindungsgemäße Assoziativspeicher ist somit hierarchisch aufgebaut. Eine Verringerung der Binärstellen pro Adresse wird dadurch erreicht, daß die höherwertigen Adreßstellen, die den Inhalten des nichtassoziativen Teils des Hauptassoziativspeichers gemeinsam sind, in einer Speicherzelle de<> Vorwahlspeichers eingeschrieben sind.
Die Erfindung soll an Hand von Ausführungsbeispielen weiter erläutert werden. Es zeigt
F i g. 1 ein erstes Ausführungsbeispiel des erfindungsgemäßen Assoziativspeichers,
F i g. 2 ein zweites Ausführungsbeispiel des erfindungsgemäßen Assoziativspeichers und
F i g. 3 eine Teilschaltung, die bei dem Ausführungsbeispiel nach F i g. 2 verwendet wird.
In F i g. 1 ist der Hauptassoziativspeicher mit HAS, der Vorwahlspeicher mit KlVS bezeichnet. Der Vorwahlspeicher VWS, der ebenfalls ausschließlich als Assoziativspeicher aufgebaut ist, besteht aus Speicherzellen SZ. Der Hauptassoziativspeicher HAS besitzt ebenfalls Speicherzellen, die jedoch in einen assoziativen Teil A T und einen nichtassoziativen Teil NA T unterteilt sind.
In den nichtassoziativen Teil AMTeiner Speicherzelle des Hauptassoziativspeichers HAS wird ein Datenwort eingeschrieben, in den assoziativen Teil A T der gleichen Speicherzelle werden dann die η niederwertigen Adreßstellen der Adresse des Datenwortes eingespeichert. Die h restlichen Adreßstellen der Adresse des im nichtassoziativen Teil der Speicherzelle des Hauptassoziativspeichers stehenden Datenwortes befinden sich in einer der Speicherzellen SZ des Vorwahlspeichers VWS Jeder Speicherzelle des Hauptassoziativspeichers HAS ist eine UND-Schaltung UG zugeordnet, die die Ansteuerung des nichtassoziativen Teils NAT der zugeordneten Speicherzelle veranlaßt, wenn ihren Eingängen sowohl «in Obereinstimmungssignal vom assoziativen Teil A T des Hauptassoziativspeichers HASaIs auch von einer Speicherzelle SZ des Vorwahlspeichers VWS zugeführt wird. Da die höherwertigen Adreßstellen von mehreren Inhalten der nichtassoziativen Teile M47*des Hauptassoziativspeichers HAS gleich sind, können eine entsprechende Anzahl von UND-Gliedern UG zu einer Gruppe zusammengefaßt werden und miteinander verbunden werden. Finer solchen Gruppe von UND-Gliedern UG wird dann das Übereinstimmungssignal von einer der Speicherzellen SZ des Vorwahlspeichers VWS gleichzeitig zugeführt
Soll ein Datenwort, das in dem nichtassoziativen Teil des Hauptassoziativspeichers HAS gespeichert ist, ausgelesen werden, dann werden die η niederwertigen Adreßstellen der Adresse des Datenwortes dem assoziativen Teil des Hauptassoziativsptichers HAS angeboten, d;e h höhenvertigen Adreßstellen dem Vorwahlspeicher VlVS. Die niederwertigen Adreßstellen werden mit den im assoziativen Teil des Hauptassoziativspeichers HAS stehenden Adreßstellen verglichen, und bei Gleichheit wird von dem assoziativen Teil der ausgewählten Speicherzelle ein Übereinstimmungssignal erzeugt, mit dem das dieser Speicherzelle zugeordnete UND-Glied UG angesteuert wird. Da dieselben Adreßstellen im assoziativen Teil mehrerer Speicherzellen des Hauptassoziativspeichers HAS auftreten können, können bei diesem Suchvorgang bei mehreren Speicherzellen des Hauptassoziativspeichers HAS Übereinstimmungssignale auftreten, und somit können auch mehrere UND-Glieder UG angesteuert werden.
Gleichzeitig zum Suchvorgang im assoziativen Teil des Hauptassoziativspeichers HAS findet ein Suchvor gang mit den höherwertigen Stellen des Datenwortes im Vorwahlspeicher VlVS statt. Bei Gleichheit der angebotenen höherwertigen Adreßstellen mit dem Inhalt einer der Speicherzellen des Vorwahlspeichers VlVS wird auch hier ein Übereinstimmungssignal erzeugt, das einer Gruppe von UND-Gliedern UG zugeführt wird und das UND-Glied UG in der Gruppe durchschaltet, bei dem auch ein Übereinstimmungssignal vom assoziativen Teil des Hauptassoziativspeichers HAS vorliegt. Das durchgeschaltete UND-Glied UG erzeugt ein Ausgangssignal, das das Auslesen des Datenwortes aus dem nichtassoziativen Teil des Hauptspeichers veranlaßt.
Beim Einschreiben eines Datenwortes in den Hauptassoziativspeicher werden die h höhenwertigen Adreßstellen zunächst dem Vorwahlspeicher VlVS angeboten. Tritt ein Übereinstimmungssignal auf, dann wird das Datenwort in eine der Speicherzellen des Speicherbereiches im Hauptassoziativspeicher eingeschrieben, der durch die ausgewählte Speicherzelle im Vorwahlspeicher VlVS festgelegt ist. Liefert der Vorwahlspeicher kein Übereinstimmungssignal, dann muß eine Speicherzelle des Vorwahlspeichers VlVS und der dieser Speicherzelle zugeordnete Hauptassoziativspeicherbereich gelöscht werden, bevor ein neues Datenwort eingeschrieben werden kann.
Falls zu einem Zeitpunkt mehrere Adressen mit den gleichen h höherwertigen Adreßstellen vorliegen, als die Gruppen Speicherzellen im Hauptassoziativspei-
eher haben, dann müssen in zwei oder gegebenenfalls noch mehr Speicherzellen des Vorwahlspeichers VWS diese gleichen höherwertigen Adreßstellen eingetragen werden.
Ein weiteres Ausführungsbeispiel der Erfindung zeigt F i g. 2 und 3. In diesem Ausführungsbeispiel verfügt auch der Vorwahlspeicher VWS über einen assoziativen Teil SZA und einen nichtassoziativen Teil SZN. Im nichtassoziativen Teil SNZ einer jeden Speicherzelle des Vorwahlspeichers VWS steht die obere Grenze des ihr zugehörigen Speicherbereiches im Hauptassoziativspeicher HAS. Dazu werden die Speicherzellen des Hauptassoziativspeichers HAS mit fortlaufenden Zellennummern versehen. Im nichtassoziativen Teil einer Speicherzelle des Vorwahlspeichers steht dann die Zellennummer, die die um 1 vergrößerte höchste der Zellennummern ist, die den im assoziativen Teil der Speicherzelle des Vorwahlspeichers VlVS gespeicherten höherwertigen Adreßstellen zugeordnet sind. Diese im nichtassoziativen Teil der Speicherzelle des Vorwahlspeichers VVVS stehende Zellennummer ist aber gleichzeitig die niedrigste der Zellennummern, die den im assoziativen Teil der nächsten Speicherzelle des Vorwahlspeichers VWS gespeicherten höherwertigen Adreßstellen zugeordnet sind. Die letzte Speicherzelle des Vorwahlspeichers VVVS muß immer die um 1 erhöhte höchste Zellennummer des Hauptassoziativspeichers enthalten. Die der ersten Speicherzelle vorhergehenden Speicherzelle ist fiktiv und enthält eine 1.
Jeder Speicherzelle des Hauptassoziativspeichers HAS ist ferner ein 1-Bit-Speicher zugeordnet. Die Gesamtheit dieser 1-Bit-Speicher heißt Grenzzeiger GZ Jeder Speicherzelle im Hauptassoziativspeicher — der in F i g. 2 nicht dargestellt ist, dessen Aufbau sich aus Fig. 1 ergibt — ist wiederum ein UND-Glied UGzugeordnet, deren ersten Eingänge die Übereinstimmungssignale von den assoziativen Teilen der Speicherzellen des Hauptassoziativspeichers zugeleitet werden. Die zweiten Eingänge der UND-Glieder UG sind nicht gruppenweise miteinander verbunden. Vielmehr sind sie an die Ausgänge der zugehörigen 1-Bit-Speicher des Grenzzeigers GZ angeschlossen.
Bei einem Zugriff zu einem Datenwort des Hauptassoziativspeichers HAS werden wiederum die niederwertigen Adreßsiellen dem assoziativen Teil des Hauptspeichers HAS und die höherwertigen Adreßstellen dem assoziativen Teil SZA des Vorwahlspeichers VWS angeboten. Bei einem Übereinstimmungssignal im Vorwahlspeicher VVVS werden die 1-Bit-Speicher des Grenzzeigers GZ gesetzt, deren Nummer kleiner als der Inhalt des nichtassoziativen Teils der ausgewählten Speicherzelle im Vorwahlspeicher VVVS ist, aber größer oder gleich dem Inhalt des nichtassoziativen Teils der vorhergehenden Speicherzelle des Vorwahlspeichers VVVS ist. Es wird dann das Übereinstimmungssignal vom assoziativen Teil derjenigen Speicherzelle im Hauptassoziativspeicher HAS als gültig erklärt, dessen zugehöriger 1-Bit-Speicher im Grenzzeiger GZ gesetzt ist.
Das Setzen der 1-Bit-Speicher im Grenzzeiger GZ erfolgt mit Hilfe von zwei Auswahlschaltern A WSl, A WS 1 und zwei Decodierschaltungen DKi und DKl. Durch den zweiten Auswahlschalter A WS 2 wird der Inhalt des nichtassoziativen Teils der beim Suchvorgang ausgewählten Speicherzelle des Vorwahlspeichers VWS zugeführt. Durch den ersten Auswahlschalter AWSl wird der Inhalt des nichtassoziativen Teils der vorhergehenden Speicherzelle des Vorwahlspeichers VWS der ersten Decodierschaltung DKi züge schaltet. Die Decodierschaltungen DKi und DKl ent schlüsseln diese Inhalte, die ja Zellennummern de; Hauptassoziativspeichers sind, und betätigen z. B. die mit den Zellennummern übereinstimmenden Ausgangs leitungen, die zu dem Grenzzeiger GZ führen. Wenr z. B. die in dem nichtassoziativen Teil der ausgewählter Speicherzelle stehende Zellennummer 5 ist, dann wire durch die Decodierschaltung DKl der fünfte Ausgang betätigt.
Ein möglicher Aufbau des Grenzzeigers GZ ist ir F i g. 3 dargestellt Jeder Speicherzelle im Hauptasso ziativspeicher HAS ist dann im Grenzzeiger GZ eir 1-Bit-Speicher SP, ein UND-Glied KG, ein ODER Glied OG und ein NAND-Glied NG zugeordnet. Dei 1-Bit-Speicher SP wird dann gesetzt, wenn derr ODER-Glied OG entweder ein Ausgangssignal vor dem der vorhergehenden Speicherzelle zugeordneter 1 -Bit-Speicher oder ein Ausgangssignal von der erster Decodierschaltung DKi, und zwar auf deren /-ten Ausgangsleitung zugeführt wird und außerdem derr NAND-Glied NG von der zweiten Decodierschaltun§ DKl auf deren /-ten Ausgangsleitung kein Ausgangs signal zugeleitet wird. Die Durchschaltung des UND-Gliedes KG erfolgt bei Vorliegen des Setztaktes Sl Nach einem Zyklus werden die 1-Bit-Speicher de: Grenzzeigers GZ zurückgesetzt
In den in den F i g. 1 bis 3 dargestellten Ausführungs formen der Erfindung sind nur die Teile des Assoziativspeichers gezeigt, die zur Erklärung der Erfindung notwendig sind. Alle übrigen zum Betrieb eines Assoziativ Speichers weiterhin notwendigen Teile, die aus dei so Literatur bekannt sind, sind weggelassen worden.
Hierzu 2 Blatt Zeichnungen

Claims (5)

Patentansprüche:
1. Assoziativspeicher mit einem nichtassoziaiiven Teil zur Speicherung der Datenwörter und einem assoziativen Teil zur Speicherung der zugehörigen Adressen, bei dem ein Datenwort im nichtassoziativen Teil dann angesteuert wird, wenn eine angebotene Adresse mit der zugehörigen Adresse im assoziativen Teil übereinstimmt, gekennzeichnet durch einen Hauptassoziativspeicher (HAS), in dessen Speicherzellen im nichtassoziativen Teil (NAT) die Datenwörter und im assoziativen Teil (AT) die niederwertigen Adreßstellen der Datenwörter stehen und durch einen als Assoziativspeieher ausgebildeten Vorwahlspeicher (VWS), in dessen Speicherzellen (SZ) die höherwertigen Adreßstellen der im Hauptassoziativspeicher (HAS) eingeschriebenen Datenwörter eingespeichert sind und der bei Auswahl einer Speicherzelle (SZ) ein Übereinstimmungssignal erzeugt, mit dem gleichzeitig die Speicherzellen des Hauptassoziativspeichers (HAS) angesteuert werden, deren Inhalte dieselben höherwertigen Adreßstellen haben.
2. Assoziativspeicher nach Anspruch 1, dadurch gekennzeichnet, daß jeder Speicherzelle des Hauptassoziativspeichers (HAS) jeweils ein UND-Glied (UG) zugeordnet ist, daß diejenigen UND-Glieder (UG) zu einer Gruppe zusammengefaßt und miteinander verbunden sind, deren zugeordneten Speicherzellen im Hauptaysoziativspeicher (HAS) dieselben höherwertigen Adreßstellen im Vorwahlspeicher (VWS) haben, so daß der nichtassoziative Teil einer Speicherzelle dann angesteuert wird, wenn dem zugeordneten UND-Glied ein Überein-Stimmungssignal von dem Vorwahlspeicher (VWS) und dem assoziativen Teil der Speicherzelle des Hauptassoziativspeichers (HAS) zugeführt wird.
3. Assoziativspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellen des Hauptassoziativspeichers (HAS)mh fortlaufenden Zellennummern versehen sind, daß jede Speicherzelle des Vorwahlspeichers (VWS) neben dem assoziativen Teil (SZA) einen nichtassoziativen Teil (SZN) enthält, in dem die Zellennummer der Speicherzellen des Hauptassoziativspeichers (HAS) steht, die die um 1 vergrößerte höchste der Zellennummern ist, die den im assoziativen Teil einer Speicherzelle des Vorwahlspeichers (VWS) gespeicherten höherwertigen Adreßstellen zugeordnet sind und die gleichzeitig die niedrigste der Zellennummern ist, die den im assoziativen Teil der nächsten Speicherzelle des Vorwahlspeichers (VWS) gespeicherten höherwertigen Adreßstellen zugeordnet sind, und daß bei Auswahl einer Speicherzelle des Vorwahlspeichers (VWS) die Speicherzellen des Hauptassoziativspeichers angesteuert werden, deren Zellennummern kleiner als die im nichtassoziativen Teil der Speicherzelle des Vorwahlspeichers gespeicherte Zellennummer, aber größer oder gleich der im nichtassoziativen Teil der vorhergehenden Speicherzelle des Vorwahlspeichers eingeschriebenen Zellennummer sind.
4. Assoziativspeicher nach Anspruch 3, gekennzeichnet durch zwei Decodierschaltungen (DKi, DK2), von denen der ersten bei Auswahl einer Speicherzelle des Vorwahlspeichers (VWS) über einen ersten Auswahlschalter (-4WSl) jeweils der Inhalt des nichtassoziativen Teils der vorhergehenden Speicherzelle und der zweiten (DK2) Ober einen zweiten Auswahlschaker (AWS2) jeweils der Inhalt des assoziativen Teils der ausgewählten Speicherzelle zugeführt wird, durch einen Grenzzeiger (GZ), der für jede Speicherzelle des Hauptassoziativspeichers (HAS) einen 1-Bit-Speicher (SP) enthält, von denen diejenigen durch die Decodierschaltungen (DKi, DK2) gesetzt werden, deren zugeordnete Speicherzelle im Hauptassoziativspeicher eine Zellennummer haben, die kleiner als der Inhalt des nichtassoziativen Teils der ausgewählten Speicherzelle im Vorwahlspeicher, aber größer oder gleich dem Inhalt des assoziativen Teils der vorhergehenden Speicherzelle im Vorwahlspeicher ist und durch jeder Speicherzelle des Hauptassoziativspeichers zugeordnete UND-Glieder (UG), von denen jedes jeweils mit dem der Speicherzelle zugeordneten 1-Bit-Speicher (SP) des Grenzzeigers (GZ) verbunden ist und von denen dasjenige ein Ausgangssignal zum Ansteuern des nichtassoziativen Teils einer Speicherzelle des Hauptassoziativspeichers abgibt, dessen 1-Bit-Speicher gesetzt ist und das ein Übereinstimmungssignal von dem assoziativen Teil der Speicherzelle erhält.
5. Assoziativspeicher nach Anspruch 4, dadurch gekennzeichnet, daß der Grenzzeiger (GZ) für jede Speicherzelle des Hauptassoziativspeichers (HAS) den 1-Bit-Speicher, ein ODER-Glied (OGJl ein NAND-Glied (NG) und ein UND-Glied (KG) enthält, daß der Setzeingang eines 1-Bit-Speichers (SP) mit dem Ausgang des UND-Gliedes (KG) verbunden ist, daß das UND-Glied (KG) mit einem Eingang mit dem Ausgang des ODER-Gliedes (OG), mit einem anderen Eingang mit dem Ausgang des NAND-Gliedes (NG) und mit einem dritten Eingang mit der Leitung für den Setztakt verbunden ist, daß das ODER-Glied (OG) mit einem Eingang an den Ausgang des der Speicherzelle mit der vorausgehenden Zellennummer zugeordneten 1-Bit-Speichers, mit dem anderen Eingang an die erste Decodierschaltung (DKi) angeschlossen ist und daß das NAND-Giied (NG) mit der zweiten Decodierschaltung (DK2) verbunden ist
DE2142634A 1971-08-25 1971-08-25 Assoziativspeicher Expired DE2142634C3 (de)

Priority Applications (8)

Application Number Priority Date Filing Date Title
BE788028D BE788028A (fr) 1971-08-25 Memoire associative
DE2142634A DE2142634C3 (de) 1971-08-25 1971-08-25 Assoziativspeicher
US282382A US3868642A (en) 1971-08-25 1972-08-21 Hierrarchial associative memory system
NL7211452A NL7211452A (de) 1971-08-25 1972-08-22
FR7229904A FR2150424B1 (de) 1971-08-25 1972-08-22
LU65939A LU65939A1 (de) 1971-08-25 1972-08-23
IT28460/72A IT964222B (it) 1971-08-25 1972-08-24 Memoria associativa
GB3937472A GB1390400A (en) 1971-08-25 1972-08-24 Data stores

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2142634A DE2142634C3 (de) 1971-08-25 1971-08-25 Assoziativspeicher

Publications (3)

Publication Number Publication Date
DE2142634A1 DE2142634A1 (de) 1973-03-15
DE2142634B2 DE2142634B2 (de) 1974-11-28
DE2142634C3 true DE2142634C3 (de) 1975-07-17

Family

ID=5817776

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2142634A Expired DE2142634C3 (de) 1971-08-25 1971-08-25 Assoziativspeicher

Country Status (8)

Country Link
US (1) US3868642A (de)
BE (1) BE788028A (de)
DE (1) DE2142634C3 (de)
FR (1) FR2150424B1 (de)
GB (1) GB1390400A (de)
IT (1) IT964222B (de)
LU (1) LU65939A1 (de)
NL (1) NL7211452A (de)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5489444A (en) * 1977-12-27 1979-07-16 Fujitsu Ltd Associative memory processing system
US4532606A (en) * 1983-07-14 1985-07-30 Burroughs Corporation Content addressable memory cell with shift capability
JP2580558B2 (ja) * 1985-04-26 1997-02-12 株式会社日立製作所 インタフェース装置
JPH0743947B2 (ja) * 1985-09-20 1995-05-15 株式会社日立製作所 内容呼び出しメモリ
JPH0346194A (ja) * 1989-07-14 1991-02-27 Mitsubishi Electric Corp 内容アドレスメモリセル
US4969122A (en) * 1989-08-21 1990-11-06 Sun Microsystems, Inc. Apparatus for page tagging in a computer system
JPH06509893A (ja) * 1991-08-13 1994-11-02 ボード オブ リージェンツ オブ ザ ユニバーシティ オブ ワシントン 画像処理及びグラフィック処理システム
US5383146A (en) * 1992-06-08 1995-01-17 Music Semiconductors, Inc. Memory with CAM and RAM partitions
JP3169155B2 (ja) * 1993-12-22 2001-05-21 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 情報をキャッシュするための回路
EP0713181A1 (de) * 1994-11-16 1996-05-22 International Business Machines Corporation Datenverarbeitungssystem mit Einrichtung zur Speicherung von Adress-Etiketten
US6212183B1 (en) 1997-08-22 2001-04-03 Cisco Technology, Inc. Multiple parallel packet routing lookup
US6512766B2 (en) 1997-08-22 2003-01-28 Cisco Systems, Inc. Enhanced internet packet routing lookup
US6199140B1 (en) 1997-10-30 2001-03-06 Netlogic Microsystems, Inc. Multiport content addressable memory device and timing signals
US6148364A (en) * 1997-12-30 2000-11-14 Netlogic Microsystems, Inc. Method and apparatus for cascading content addressable memory devices
US6240485B1 (en) 1998-05-11 2001-05-29 Netlogic Microsystems, Inc. Method and apparatus for implementing a learn instruction in a depth cascaded content addressable memory system
US6219748B1 (en) 1998-05-11 2001-04-17 Netlogic Microsystems, Inc. Method and apparatus for implementing a learn instruction in a content addressable memory device
US6381673B1 (en) 1998-07-06 2002-04-30 Netlogic Microsystems, Inc. Method and apparatus for performing a read next highest priority match instruction in a content addressable memory device
US6499081B1 (en) 1999-02-23 2002-12-24 Netlogic Microsystems, Inc. Method and apparatus for determining a longest prefix match in a segmented content addressable memory device
US6892272B1 (en) 1999-02-23 2005-05-10 Netlogic Microsystems, Inc. Method and apparatus for determining a longest prefix match in a content addressable memory device
US6539455B1 (en) 1999-02-23 2003-03-25 Netlogic Microsystems, Inc. Method and apparatus for determining an exact match in a ternary content addressable memory device
US6574702B2 (en) 1999-02-23 2003-06-03 Netlogic Microsystems, Inc. Method and apparatus for determining an exact match in a content addressable memory device
US6460112B1 (en) 1999-02-23 2002-10-01 Netlogic Microsystems, Llc Method and apparatus for determining a longest prefix match in a content addressable memory device
US6137707A (en) * 1999-03-26 2000-10-24 Netlogic Microsystems Method and apparatus for simultaneously performing a plurality of compare operations in content addressable memory device
US6944709B2 (en) * 1999-09-23 2005-09-13 Netlogic Microsystems, Inc. Content addressable memory with block-programmable mask write mode, word width and priority
US7143231B1 (en) 1999-09-23 2006-11-28 Netlogic Microsystems, Inc. Method and apparatus for performing packet classification for policy-based packet routing
US7110407B1 (en) 1999-09-23 2006-09-19 Netlogic Microsystems, Inc. Method and apparatus for performing priority encoding in a segmented classification system using enable signals
US7487200B1 (en) 1999-09-23 2009-02-03 Netlogic Microsystems, Inc. Method and apparatus for performing priority encoding in a segmented classification system
US6567340B1 (en) 1999-09-23 2003-05-20 Netlogic Microsystems, Inc. Memory storage cell based array of counters
US7272027B2 (en) * 1999-09-23 2007-09-18 Netlogic Microsystems, Inc. Priority circuit for content addressable memory
US6934795B2 (en) * 1999-09-23 2005-08-23 Netlogic Microsystems, Inc. Content addressable memory with programmable word width and programmable priority
US6842358B2 (en) * 2002-08-01 2005-01-11 Netlogic Microsystems, Inc. Content addressable memory with cascaded array
US8332580B2 (en) * 2008-04-02 2012-12-11 Zikbit Ltd. System, method and apparatus for memory with embedded associative section for computations

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3292159A (en) * 1963-12-10 1966-12-13 Bunker Ramo Content addressable memory
US3465310A (en) * 1965-09-27 1969-09-02 Goodyear Aerospace Corp High speed associative memory
US3426329A (en) * 1966-02-14 1969-02-04 Burroughs Corp Central data processor for computer system having a divided memory
US3431558A (en) * 1966-08-04 1969-03-04 Ibm Data storage system employing an improved indexing technique therefor
US3568159A (en) * 1967-02-09 1971-03-02 Nippon Electric Co Multimatch processing system
GB1234484A (de) * 1968-11-12 1971-06-03
US3601812A (en) * 1969-01-22 1971-08-24 Rca Corp Memory system
US3602899A (en) * 1969-06-20 1971-08-31 Ibm Associative memory system with match,no match and multiple match resolution
US3685020A (en) * 1970-05-25 1972-08-15 Cogar Corp Compound and multilevel memories
US3701984A (en) * 1971-03-05 1972-10-31 Rca Corp Memory subsystem array
US3693165A (en) * 1971-06-29 1972-09-19 Ibm Parallel addressing of a storage hierarchy in a data processing system using virtual addressing

Also Published As

Publication number Publication date
FR2150424A1 (de) 1973-04-06
DE2142634A1 (de) 1973-03-15
BE788028A (fr) 1973-02-26
DE2142634B2 (de) 1974-11-28
GB1390400A (en) 1975-04-09
FR2150424B1 (de) 1980-05-30
IT964222B (it) 1974-01-21
LU65939A1 (de) 1973-02-27
US3868642A (en) 1975-02-25
NL7211452A (de) 1973-02-27

Similar Documents

Publication Publication Date Title
DE2142634C3 (de) Assoziativspeicher
DE2030760C2 (de) Paritätsprüfschaltung für eine Speicherschaltung
DE2328869A1 (de) Verfahren zur pruefung eines digitalen speichersystems sowie zur durchfuehrung dieses verfahrens dienendes selbstpruefendes digitales speichersystem
DE2432559B2 (de)
DE2646162A1 (de) Speicherersatzschaltung
DE2151472A1 (de) Mikroprogrammspeicher fuer Elektronenrechner
DE2364254B2 (de) Schaltungsanordnung fuer datenverarbeitende geraete
DE2527062C3 (de) Anpassungsfähiger Adressendecodierer
DE1524788C3 (de) Schaltungsanordnung zum Erkennen und zum automatischen Ersetzen von schadhaften Speicherstellen in Datenspeichern
DE2926322A1 (de) Speicher-subsystem
DE1524773C3 (de) Adressierungssystem für Speichervorrichtungen
DE2134816A1 (de) Einrichtung zur adressenuebersetzung
DE2648225C2 (de) Datenspeicherwerk
DE2821110A1 (de) Datenspeichereinrichtung
DE1296428B (de) Einrichtung zur Ermittlung von Speicheradressen aus Schluesselwoertern
DE2233164B2 (de) Schaltungsanordnung zur uebertragung von aufeinanderfolgenden bitstellen zwischen zwei registern
DE2714314C2 (de) Datenverarbeitende Vorrichtung mit einem Datenspeicher
DE19944040C2 (de) Integrierter Speicher mit zwei Burstbetriebsarten
DE102004059206A1 (de) Speicherbauelement und Adressierung von Speicherzellen
DE2709049C3 (de) Peripheres Werk für ein Speichersystem
EP0328989B1 (de) Schaltungsanordnung zur Anpassung eines langsamen Speichers an einen schnellen Prozessor
DE3617964C2 (de)
DE1931524C (de) Datenspeicher und Datenspeichern steuerschaltung
DE2361292A1 (de) Schaltungsanordnung zur uebertragung von daten aus einem speicher in eine rechenanlage
DE3029033C2 (de) Schaltungsanordnung

Legal Events

Date Code Title Description
C3 Grant after two publication steps (3rd publication)
E77 Valid patent as to the heymanns-index 1977
8339 Ceased/non-payment of the annual fee