DE2926322A1 - Speicher-subsystem - Google Patents

Speicher-subsystem

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DE2926322A1 DE19792926322 DE2926322A DE2926322A1 DE 2926322 A1 DE2926322 A1 DE 2926322A1 DE 19792926322 DE19792926322 DE 19792926322 DE 2926322 A DE2926322 A DE 2926322A DE 2926322 A1 DE2926322 A1 DE 2926322A1
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    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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    • G06F12/0669—Configuration or reconfiguration with decentralised address assignment

Description

Die vorliegende Erfindung bezieht sich auf ein Speicher-Subsystem nach dem Gattungsbegriff des Anspruches 1.
Es ist bekannt, Speichersysteme unter Verwendung einer Anzahl kleiner Speichermodule aufzubauen. Normalerweise wird hinsichtlich der Modulgröße ein kleines Speicherzuwachsstück vorgesehen, da hierdurch im Falle eines Ausfalles nur ein geringer Speicherplatz verloren geht. Zur weiteren Erläuterung eines derartigen bekannten Systems sei auf die US-PS 3.8o3.56o verwiesen.
Modulare Speichersysteme erlauben eine rasche Erweiterung der Speichersystemkapazität beim Anwender, sofern dies gewünscht ist. Um eine solche Erweiterung zu ermöglichen, mußten die Hersteller von Speichersystemen eine Anzahl unterschiedlicher SpeicherSysteme mit verschiedener Speicherkapazität anbieten. Dies erfordert den Aufbau einer Anzahl von unterschiedlichen Arten von Speichereinheiten.
Ein aus der US-PS 4.oo1.79o bekanntes Speichersystem verwendet eine Anordnung,welche von einem gleichen Speicherplatinenaufbau für jeden möglichen Speichermodul, der an eine Speichersteuerung angeschlossen ist,Gebrauch macht.Bei dieser Anordnung umfaßt eine Art von Speicherplatine (Mutterplatine) die Steuerlogikschaltkreise und eine andere Art von Speicherplatine (Tochterplatine) enthält den Speichermodul. Es ist erforderlich, daß die Speichermodulplatine in verschiedenen Positionen eingesetzt werden kann. Bei dieser Art von Anordnung ist es möglich, das Speichersystem unter Verwendung der zwei Arten von Speicherplatinen zu ergänzen und zu erweitern. Der SpeicherZuwachs bzw. die Speichergröße entspricht hierbei der Kapazität der Tochterplatine.
Auf Grund bestimmter Systemanforderungen und/oder Anforderungen an die Packungsdichte ist es wünschenswert, sowohl die Steuerlogikschaltkreise als auch die Schaltkreise des Speichermoduls auf einer einzigen Platine anzuordnen. Auf Grund der Packungs-
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dichte der verfügbaren Speichermodulschaltkreise wird es erforderlich, Speichergrößen vorzusehen die eine geringere Kapazität als die maximale auf der Speicherplatine unterzubringende Speicherkapazität aufweisen.
Jedesmal jedoch,wenn ein erworbenes Speichersystem, das auf einer einzigen Platine eine geringere Speicherkapazität als die maximal mögliche Speicherkapazität aufweist,erweitert werden soll, muß der Anwender eine zusätzliche Speicherplatine erwerben, die die zusätzliche Kapazität aufweist. Im Hinblick auf eine geeignete Wartung muß ferner das Wartungspersonal Ersatzteile für jeden unterschiedlichen Speicherplatinentyp zur Hand haben.
Es ist daher die Aufgabe der vorliegenden Erfindung, ein Speicher-Subsystem der eingangs genannten Art so auszubilden, daß eine Erweiterung der Speicherkapazität möglichst einfach und mit geringen Kosten möglich ist. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen entnehmbar.
Gemäß der Erfindung umfaßt das Speicher-Subsystem Speichermodulplatinen mit identischem Aufbau, wobei sich die Zahl dieser Platinen zwischen einer und einer vorbestimmten Anzahl von Platinen bewegen kann. Jede Platine weist eine Anzahl von Speicherchips auf, die fest in einem Bereich angeordnet sind, der der Anfangszeile einer vorbestimmten Anzahl von Zeilenspeicherplätzen entspricht. Die Zeile mit Chips bildet eine vorbestimmte Anzahl adressierbarer Multibit-Speicherplätze entsprechend einem vorbestimmten SpeicherZuwachs bzw. einem Speicher-Adressraum.
Jede Platine umfaßt ferner ein Register für den Empfang von Adresssignalen zum Zugriff auf den Inhalt eines Speicherplatzes
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und Rotations-Chipauswahlschaltkreise, die eine Gruppe von Schaltern umfassen, sowie eine arithmetische Einheit mit ersten und zweiten Gruppen von Eingangsanschlüssen. Die erste Gruppe von Eingangsanschlüssen ist mit dem Register verbunden t um vorbestimmte Adresssignale entsprechend der Zeile von zu adressierenden Chips zugeführt zu erhalten. Die zweite Gruppe von Eingangsanschlüssen erhält codierte Signale von der Gruppe von Schaltern zugeführt, die die Speicherzeile der Anzahl von Chips in der Start-Speicherzeile repräsentieren.
Die arithmetische Einheit führt eine vorbestimmte arithmetische Operation hinsichtlich der an die erste und zweite Gruppe von Eingangsanschlüssen angelegten Signale aus, um eine Gruppe logischer Zeilen-Adresssignale zu erzeugen. Diese Signale geben den Betrieb der Chips frei, die in der Start-Speicherzeile angeordnet sind.
Das Speicher-Subsystem kann hierdurch aus Platinen desselben Typs aufgebaut werden, und das Subsystem kann durch die bloße Hinzufügung weiterer Speicherplatinen mit identischem Aufbau erweitert werden, wobei diese zusätzlichen Speicherplatinen in identischer Weise bestückt sind. Beispielsweise befindet sich die Anzahl von Speicherchips in der gleichen Start-Speicherzeile.
Es sei beispielsweiseangenommen, daß ein Anwender ein Speicher-Subsystem erworben hat, das eine Speichermodulplatine mit Chips umfaßt, die in einer Start-Speicherzeile angeordnet sind, welche als Zeile 0 bezeichnet sei. Der gleiche Anwender kann sein Speicher-Subsystem erweitern bzw. verdoppeln, indem er einfach eine weitere Speichermodulplatine hinzufügt, die die Chips ebenfalls in der Speicherzeile 0 aufweist. Durch Veränderung der Schaltstellung der Gruppe von Schaltern, deren Signale die gewünschte Speicherzeile festlegen (z.B. Zeile 1} ruft die arithmetische Einheit die Erzeugung einer Gruppe von logischen Zeilenadresssignalen hervorjum jeden der Chips frei-
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-Ιο-zugeben, die in der Speicherzeile der hinzugefügten Platine angeordnet sind. Dies geschieht auf Grund von Adresssignalen, die auf Grund ihrer Codierung nur Speicherplätze innerhalb des hinzugefügten Speicheradressraumes adressieren.
Im vorliegenden Ausführungsbeispiel umfaßt jede solche Speichermodulplatine Speicherpäsenzschaltkreise, die eine weitere Gruppe von Schaltern und logische Schaltkreise aufweisen. Die Speicherpräsenzschaltkreise erzeugen Signale entsprechend dem adressierbaren Speicheradressraum, der durch eine bestimmte Zeile von Chips gebildet wird. Im vorliegenden Beispiel wird daher die zweite Gruppe von Schaltern in den Speicherpräsenzschaltkreisen für jede Speichermodulplatine so eingestellt, daß sie einen unterschiedlichen Bereich statthafter Adressen festlegt, um den Rotations-Chipsauswahlschaltkreisen die Freigabe der zugeordneten Zeile von Chips zu gestatten.
Es sei darauf verwiesen, daß ein Speicher-Subsystem,das mit einer Speichermodulplatine aufgebaut wird, welche mit mehr als einer Zeile von Chips aber weniger als der vorbestimmten Anzahl von Zeilen bestückt ist, ebenfalls durch die Hinzufügung der gleichen oder kleineren Speichermodulplatine in der zuvor beschriebenen Weise erweitert werden kann.
Anhand eines in den Figuren der beiliegenden Zeichnung dargestellten Ausführungsbeispieles sei die Erfindung im Folgenden näher erläutert. Es zeigen:
Figur 1 ein System in Blockdiagrammdarstellung, in welchem die vorliegende Erfindung verwirklicht ist.
Figur 2 in Blockdiagrammdarstellung den Aufbau einer Speichermodulplatine gemäß der vorliegenden Erfindung.
Figur 3 das Format des Adresswortes,welchas benutzt wird, um Zugriff auf Speicherplätze innerhalb der Speichermodulplatine gemäß Figur 2 zu nehmen.
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Figur 4 in näheren Einzelheiten den Aufbau der Speichermodulplatine gemäß Figur 2.
Figuren 5a und 5b eine Darstellung der Vorteile des erfindungsgemäßen Systems.
Figur 1 zeigt in Blockdiagrammdarstellung ein Datenverarbeitungssystern, das das erfindungsgemäße System aufweist. Eine Zentraleinheit CPU-4o ist über eine gemeinsame System-Sammelschiene 1o mit einem Speicher-Subsystem 2o verbunden. Für die Zwecke der vorliegenden Erfindung kann die Zentraleinheit CPU-4O einen herkömmlichen Aufbau aufweisen.
Das Speicher-Subsystem 2o umfaßt bis zu η Speichermodulplatinen 2o-1 bis 2o-n. Das Speicher-Subsystem 2o kann bis zu 65636 Worte mit jeweils 16 Bit umfassen, so daß der adressierbare Speicherplatz 64k Worten entspricht. In dem dargestellten System liefert jede Speichermodulplatine einen Zuwachs von 16384 Worten mit jeweils 16 Bit.
Der Aufbau einer Speichermodulplatine ist in Übereinstimmung mit der Lehre der vorliegenden Erfindung in Figur 2 dargestellt. Gemäß dieser Figur ist erkennbar, daß die Speichermodulplatine 2o-1 einen Datenabschnitt 2o-2 und einen Paritätsabschnitt 2o-3 aufweist. Die Abschnitte umfassen bis zu η Zeilen von 16k (1k = 1o24) 1 Bit-Speicherchips, die in Wortform organisiert sind und 16 Datenbits und 2 Paritätsbits aufweisen. Diese Chips besitzen einen herkömmlichen Aufbau und können dem 16384 Wort χ 1 Bit dynamischen Speicher mit wahlfreiem Zugriff entsprechen,wie er von der Firma Intel Corporation unter der Typnummer 2116 vertrieben wird.
Die Eingangsdaten und die Adresssignale, die von der Sammelschiene 1o zugeführt werden, werden in ein 16 Bit-Dateneingangsregister 2o-4 geladen. Die Adresssignale werden in ein
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16 Bit-Adressregister 2o-6 des Eingangsadressenabschnittes 2o-5 geladen. Die in dem Register 2o-6 gespeicherten hochrangigen 4 Bits der Adresssignale (z.B. die Signale MAIRO-03) werden als ein Eingangssignal einem Speicherpräsenzabschnitt 2o-8 und einem Rotations-Chipauswahlschaltkreisabschnitt 2o-1o zugeführt. Wie noch erläutert wird, erzeugt der Rotations-Chipauswahlabschnitt 2o-1o Signale entsprechend einerlogischen Zeilenadresse, während der Speicherpräsenzabschnitt 2o-8 Signale erzeugt, die den Bereich der von den Abschnitten 2o-2 und 2o-3 gelieferten Adressen anzeigen. Diese Signale werden als Eingangssignale einem Speicher-Zeittaktabschnitt 2o-11 zugeführt. Der Abschnitt 2o-11 liefert die verschiedenen Taktsignale, die für die Aktivierung der Schaltkreise der Abschnitte 2o-2 und 2o-3 sowie für die Synchronisierung der Operationen innerhalb des Subsystems 2o-1 erforderlich sind. Wie noch erläutert wird, erzeugt der Abschnitt 2o-11 ein Signal aus einer vorbestimmten Anzahl von Zeilenchip-Auswahlsignalen für die Auswahlfreigabe der 16k-Chips einer Speicherzeile. Die niedrigrangigen 14 Adressbits des Registers 2o-6 werden als ein Eingangssignal den Adresspufferschaltkreisen des Blockes 2o-12 zugeführt, der diese Signale im Multiplexbetrieb als Eingänge den Abschnitten 2o-2 und 2o-3 zuführt.
Die in das Register 2o-4 geladenen Datensignale werden als Eingangssignale dem Datenabschnitt 2o-2 und den Paritäterzeugungs/Prüfschaltkreisen des Blockes 2o-14 zugeführt. Die Paritäterzeugungsschaltkreise des Blockes 2o-14, die einen herkömmlichen Aufbau aufweisen,erzeugen Paritätsbitsignale für jedes Byte von 8 Bit des Datenwortes, wobei diese Paritätsbitsignale in den Paritätsabschnitt 2o-3 zusammen mit den Datenbits eingeschrieben werden.
Während einer Leseoperation werden die Daten- und Paritätbits eines Wortes in ein Datenausgaberegister 2o-16 und ein Paritätsausgaberegister 2O-18 ausgelesen. Die Paritätbits werden
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ihrerseits den Paritätserzeugungs/Prüfschaltkreisen 2o-14 zugeführt. Das Ergebnis der Paritätsprüfung wird nicht dargestellten Fehlerschaltkreisen zugeführt. Die Datenbits des Wortes werden von dem Datenausgaberegister 2o-16 an die Sammelschiene Io angelegt.
Die Speichermodulplatine 2o-1 umfaßt ferner die Lese/Schreibsteuerschaltkreise des Blockes 2o-18*die im Falle der vorliegenden Erfindung einen herkömmlichen Aufbau aufweisen können. Diese Schaltkreise erzeugen die Schreibfreigabesignale, die ihrerseits an die 16k RAM-Chips der Abschnitte2o-2 und 2o-3 angelegt werden.
Figur 4 zeigt in näheren Einzelheiten einen Teil der Schaltkreise gemäß Figur 2. Die Platine ist mit einer einzigen· Zeile von 16k RAM-Chips für die Bildung eines 16k-Zuwachses an adressierbarem Speicherplatz bestückt. Wie noch erläutert wird, sind in Übereinstimmung mit der Lehre der vorliegenden Erfindung die RAM-Chips permanent in der Speicherzeile O angeordnet. Unter Bezugnahme auf die Figur ist erkennbar, daß das Dateneingaberegister 2o-4 ein Paar von 8 Bit-Registern 2o-4o und 2o-42 aufweist. Jedes der Register empfängt ein Dateneingabe-Register taktsignal MDIRCKOO, das durch den Speicher-Zeittaktabschnitt 2o-11 erzeugt wird.
Gemäß Figur 4 werden die in den Datenregistern 2o-4o und 2o-42 gespeicherten Signale als Eingangssignale an die Adressregister der Blöcke 2o-5o und 2o-52 angelegt. Das Adressregister 2o-5o empfängt Signale entsprechend den oberen 4 Adressbits, die durch ihre Codierung ein 4k-Segment des Speichers festlegen. Das 16 Bit-Adresswort für die Adressierung eines 16k RAM-Chipmoduls besitzt das in Figur 3 dargestellt Format. Gemäß Figur sind die verbleibenden Adressbits 2-15 so codiert, daß sie die Adresse eines Speicherplatzes innerhalb der Zeile von 16k RAM-Chips der Abschnitte 2o-2 und 2o-3 festlegen.
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Es sei vermerkt, daß der Block 2o-52 mehrere Register für die Speicherung der Zeilen-, Spalten- und Auffrisch-Adressen umfaßt. Die Registerausgänge werden im Multiplexbetrieb geschaltet, indem sie zu einer festverdrahteten ODER-Anordnung verbunden sind. Diese Register sowie die Register 2o-4o, 2o-42 und 2o-5o weisen einen herkömmlichen Aufbau auf. Derartige Register können aus Verriegelungen vom D-Typ und flankengetriggerten Flip-Flops aufgebaut werden, die in 3 Schaltzuständen betrieben werden. Beispielsweise können die Register aus integrierten Schaltkreischips des Typs SN74S373 bestehen, wie sie von der Firma Texas Instruments Inc. vertrieben werden. Die Betriebsweise mit 3 Schaltzuständen gestattet einen Multiplexbetrieb der 3 verschiedenen Gruppen von Adresssignalen durch die Schaltkreise des Blockes 2o-52. Die Signale MDIRCKOO und MAIRCKOO werden durch nichtdargestellte Zeittaktschaltkreise innerhalb des Abschnittes 2o-12 erzeugt, und sie dienen dem Laden und der Eingabe von Daten- und Adresssignalen in die Register 2o-4o, 2O-42, 2o-5o und 2o-52.
Die Ausgangs-Adresssignale MAIRA010 bis MAIRA610 werden über Gruppen von Inverterschaltkreisen 2o-54 bis 2o-59 an die Eingangs-Adressanschlüsse der Zeile von Chips des Datenabschnittes 2o-2 angelegt. Die Inverterschaltkreise werden benutzt ,um geeignete Treiber für die maximale Anzahl von Chips innerhalb der Abschnitte 2o-2 und 2o-3 zu bilden.
Der Speicherpräsenzabschnitt 2o-8 umfaßt ein Paar von Segmentschaltern 2o-8o und 2o-82 mit 8 Positionen.Diese Schalter gestatten die Auswahl des Adressenbereiches, der durch die Chips in dem Datenfeld 2o-2 gebildet wird. Die Bereichserweiterung ist durch 4k-Speicherzuwachse gegeben. Der Ausgangsanschluß einer jeden Stellung der Segmentschalter 2o-8o und 2o-82 ist an entsprechende Eingangsanschlüsse der Multiplexerschaltkreise 2o-84 und 2o-86 in der dargestellten Weise angeschlossen. Den Datenauswahlanschlüssen eines ;,eden Multi-
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plexerschaltkreises 2o-84 und 2o-86 werden Signale MAIR0110 bis MAIR0310 von dem Adressregister 2o-5o zugeführt. Das Signal MDIROO1O und sein Komplement MAIROOOO wird den Freigabeanschlüssen der Multiplexerschaltkreise 2o-84 und 2o-86 entsprechend zugeführt.
Ein 4k-SpeicherZuwachs wurde gewählt, da die Abschnitte 2o-2 und 2o-3 ebenfalls mit RAM-Chips bestückt sein können, die ein Viertel der Speicherkapazität ( z.B. 4k-RAM-Chips) aufweisen. Da sowohl die 4k- als auch die 16k-Chips mit den Anschlußstiften kompatibel sind, kann jeder Chip von einem einheitlichen Platinenaufbau Gebrauch machen. Wenn nur 16k-RAM-Chips benutzt werden, so kann die Anzahl der Schalterstellungen auf 4 reduziert werden.
Die Ausgangsanschlüsse der Multiplexerschaltkreise 2o-84 und 2o-86 werden einem UND-Gatter 2o-88 als Eingang zugeführt. Das UND-Gatter 2o-88 setzt das Speicherpräsenzsignal MMPRESOO auf den Binärwert "O^wenn das spezielle Speicher segment bzw. der spezielle Adressbereich adressiert wird. Das Signal MMPRESOO wird seinerseits einem NAND-Gatter 2o-89 zugeführt, das das Speicherpräsenzsignal MMPRES10 auf den Binärwert "1" setzt, wenn der korrekte Adressbereich adressiert wird.
Wie aus Figur 4 ersichtlich, werden die in dem Adressregister 2o-5o gespeicherten Adresssignale als Eingangssignale den ersten vier Stellungen eines Funktionsschalters 2o-1oo in dem Abschnitt 2o-1o zugeführt. Die ersten zwei Positionen des Schalters 2o-1oo dienen der Erweiterung der Anzahl von Adresssignalen, die den RAM-Chips der Abschnitte 2o-2 und 2o-3 zuzuführen sind (beispielsweise wird ein zusätzliches Adresssignal hinzuaddiert). Die Positionen 3 bis 6 des SchalterS2o-1oo erhalten die Adressregistersignale MAIROO10 bis MAIR0310 in der dargestellten Weise zugeführt. Die Ausgangsanschlüsse der Schalterpositionen 3 und 6 und der Positionen 4 und 5 sind in
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der dargestellten Weise miteinander verdrahtet. Die festverdrahteten ODER-Signale MAIR131C und MAIRO21C werden den ersten beiden Eingangsanschlüssen der A-Operanden-Eingangsanschlüsse eines AddierSchaltkreises 2o-1o2 zugeführt. Diese Anordnung gestattet die Auswahl des oberen Paares (Schalterpositionen 3,4) oder des unteren Paares (Schalterpositionen 5/6) der Segmentadresssignale für die Abschnitte/die endweder 16k-Chips oder 4k-Chips enthalten. In dem gezeigten Beispiel sind die Schalterstellungen 3 und 4 des Schalters 2o-1oo geschlossen.
Die Schalterpositionen 7 und 8 des Schalters 2o-1oo werden benutzt, um die spezielle Speicherzeile zu definieren/ an der mit der Speicheradressierung zu beginnen ist. Die verbleibenden Bits der A- und B-Operandenanschlüsse sind unbenutzt und daher mit Masse verbunden. Es sei vermerkt, daß Speicherabschnitte mit mehr als 4 Zeilen von Speicherchips alle Eingangsanschlüsse der A- und B-Operandeneingänge benutzen können.
Der übertragseingang CO des Addierschaltkreises 2o-1o2 erhält über einen Inverterschaltkreis 2o-1o8 ein binäres Eingangssignal mit dem Wert "1" zugeführt. Der Addierschaltkreis 2o-1o2 führt die Addition von bis zu zwei 4-Bit-Binärworten aus und erzeugt die resultierende Summe an den Summen-Ausgangsanschlüssen S1-8. Es sei vermerkt, daß die Eingangssignale an dem B-Operandeneingang in der Form des Zweier-Komplements zugeführt werden. Dies bedeutet, daß die Signale MSWA0110 und MSWA0210 durch Inverterschaltkreise 20-104 und 20-106 komplementiert werden, und das dem Eingangsanschluß CO zugeführte "1 "-Signalzu den Signalen hinzuaddiert wird, die dem A-Operandeneingang zugeführt werden. Der Addierschaltkreis 2o-1o2 weist einen herkömmlichen Aufbau auf und kann dem Typ SN74S283 entsprechen, wie er von der Firma Texas Instruments Inc. hergestellt wird.
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Gemäß Figur 4 umfaßt der Rotations-Chipsauswahlabschnitt 2o-1o ferner einen 1 aus 8-Decodierschaltkreis 2o-11o zur Umwandlung decodierter Ausgangssignale des Addierschaltkreises 2o-1o2 in eines von vier Zeilen-Auswahlsignalen MRCSOO bis MRCS03. Die Zeilen-Auswahlsignale, die durch den Abschnitt 2o-1o erzeugt werden, werden als Eingangssignal einer Gruppe von NAND-Gattem2o-12o bis 2o-126 des Abschnittes 2o-12 zugeführt. Die Gatter empfangen ferner ein Auffrischungs-Anweisungssignal MREFCMOO. Die Ausgangssignale MSR0W010 bis MSR0W310 werden ihrerseits einer anderen Gruppe von NAND-Gattern 2o-13o bis 2O-136 des Abschnittes 2o-12 zugeführt. Jedes der NAND-Gatter 2o-13o bis 2o-136 empfängt ein Speicherpräsenz-Zeilenadress-Tastsignal MMPRASlO,das durch die Schaltkreise 2o-138 bis 2O-142 erzeugt wird. Das Signal MMPRÄS1O wird auf den Binärwert "1" gesetzt, wenn der geeignete Speicherbereich adressiert wird (z.B. setzt das Signal MMPRES10 den Binärwert "1") und ein Zeilenadress-Tastsignai MPRASM10 ebenfalls den Binärwert "1" besitzt. Dieses Signal wird normalerweise auf einen Binärwert "1" während eines Lese- oder Schreibzyklus gesetzt.
Gemäß Figur 4 werden die Ausgangssignale MTRASOÖO . bis MTRAS300 als Eingangssignale den Chips der Abschnitte 2o-2 und 2o-3 zugeführt. Wie erwähnt können die Abschnitte 2o-2 und 2o-3 so bestückt werden, daß sie bis zu vier Zeilen von 16k RAM-Chips aufweisen. Wie erwähnt ist jedoch der Abschnitt 2o-2 mit 16 Chips bestückt, die permanent in der Speicherzeile 0 angeordnet sind. Somit wird nur ein Ausgangssignal MTRASOOO verwendet.
Verschiedene Kombinationen von Adresssignalen MAIRA010 bis MAIRA610 werden an die Adress-Eingangsanschlüsse eines jeden der 16 RAM-Chips angelegt. Die Vermischung der Adressen gestattet den Aufbau der gleichen Speicherplatine mit 4k RAM-Chips anstatt von 16k RAM-Chips f wie dies zuvor erwähnt wurde. Jeder der Chips 2o-2o bis 2o-35 erhält das Speicher-
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zeilenauswahl- bzw.Chipauswahlsignal MTRASOOO zugeführt. Wenn das Signal MTRASOOO den Binärwert 11O" aufweist, so können die den Anschlüssen eines jeden RAM-Chips zugeführten Adresssignale in die Zeilenadressregister im Innern dieser Chips eingetastet und geladen werden. Jeder Chip erhält unterschiedliche Daten-Eingangssignale MDIR0010 - MDIR1510 von den Datenregistern 2o-4o und 2o-42 zugeführt. Die Ausgangssignale MD0C00100 - MD0C15100 eines jeden Chips werden dem Datenausgaberegister 2o-16 zugeführt.
Anhand der Figuren 1 bis 5b sei nunmehr die Arbeitsweise des erfindungsgemäßen System erläutert. Gemäß Figur 5a ist zunächst schematisch die Anzahl unterschiedlicher Arten von Speichermodulplatinen dargestellt, wobei nur in einem Fall die erfindungsgemäße Rotations-Chipauswahleinrichtung vorgesehen ist. Im dargestellten Beispiel umfassen die Speichermodulplatinen eine einzige Zeile von RAM-Chips, die einen 16k-Zuwachs an adressierbarem Speicherplatz bilden.
Wie aus der Figur erkennbar,kann ein Speicher-Subsystem eine Kapazität von 16k-Worten bis 64k-Worten aufweisen. Jeder 16k-Zuwachs muß in einer unterschiedlichen Speicherzeile untergebracht werden. Deshalb muß jeder der 16k-RAM-Chips an einer bestimmten Speicherzeile eingelötet werden.
Es sei darauf verwiesen, daß Speicher-Subsysteme/die keine Rotation-Chipsauswahleinrichtung aufweisen, 4 unterschiedliche Arten von Speicherplatinen erfordern. Dies bedeutet, daß/wenn ein Anwender anfänglich einen 16k-Speicher erwirbt, die erste Speicherplatine die 16k RAM-Chips in der Speicherzeile 0 aufweisen muß, da die der Platine zugeführten und auf dieser decodierten Adresssignale dieser Zeile zuzuführen sind. Wenn der Anwender eine Erweiterung des Speicher-Subsystems auf 32k wünscht, so muß ein zweiter Typ von Speichermodulplatine dem Subsystem hinzugefügt werden. Die Zeile der 16k RAM-Chips muß
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auf Grund der Verdrahtung und Decodierung der Adresssignale in der Speicherzeile 1 angeordnet werden.
In gleicher Weise erfordert eine Erweiterung des Speicher-Subsystems auf 48k oder 64k erneut die Hinzufügung von ein oder zwei neuen Arten von Speichermodulplatinen. Die Platine, die eine Kapazitätserweiterung des Speichers auf 48k bildet, weist eine Zeile von 16k RAM-Chips in der Speicherzeile 2 auf, während die der Kapazitätserweiterung auf 64k dienende Platine eine Zeile von 16k RAM-Chips der Speicherzeile 3 besitzt.
Im Gegensatz hierzu wird durch die Rotations-Chipauswahleinrichtung gemäß der vorliegenden Erfindung die Forderung nach 4 unterschiedlichen Platinentypen vermieden. Die erfindungsgemäße Anordnung erfordert tatsächlich nur einen einzigen Platinentyp bei der Erweiterung. Diese Platine weist gemäß Figur 4 eine Zeile von 16k RAM-Chips in der Speicherzeile 0 auf.
Im Falle der ersten 16k-Speichermodulplatine sind die Stellungen 1-4 des Segmentschalters 2o-82 geöffnet und alle anderen Stellungen der Schalter 2o-8o und 2o-82 sind geschlossen. Hierdurch wird angezeigt, daß der Adressenbereich für diesen Speichermodul sich von O bis 16k des adressierbaren Speicherplatzes erstreckt. Die Position 1 des Funktionsschalters ist geschlossen, um das zusätzliche Adressbitsignal MAIRA611 zu liefern, welches erforderlich ist,wenn die Abschnitte 2o-2 und 2o-3 mit 16k RAM-Chips bestückt sind.
Die Positionen 3 und 4 des Funktionsschalters 2o-1oo sind ebenfalls geschlossen, um die Zuführung der hochrangigen 2 Bits der Segment-Identifizierbits des ankommenden Adresswortes zu gestatten, das dem A-Operandeneingang des AddierSchaltkreises 2o-1o2 zugeführt wird. Es sei vermerkt, daß diese Adressbits des ankommenden Adresswortes durch ihre Codierung festlegen, welche Zeile von Chips innerhalb der Abschnitte 2o-2 und 2o-3
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auszuwählen ist. Die Positionen 7 und 8 des Funktionsschalters 2o-1oo sind geschlossen, wodurch ein Code von "00" an die Inverterschaltkreise 2o-1o4 und 2o-1o6 angelegt wird. Dieser Code legt die Speicherzeile fest(an der mit der Adressierung begonnen wird.
In diesem speziellen Beispiel beginnt die Adressierung mit der Speicherzeile 0. Der Wert "00" entsprechend der Speicherzeile wird jedoch von den Zeilenadresssignalen des Adresswortes subtrahiert, das von der Sammelschiene 1o dem Speicher-Subsystem 2o zugeführt wird. Dies geschieht durch Ausführung einer Zweier-Komplementaddition mit den Adresssignalen, die dem B-Operandeneingang des Addierers 2o-1o2 zugeführt werden.
Es wird somit ein Wert von 0 von den Adresssignalen am A-Operandeneingang subtrahiert. Es findet daher keine Modifikation oder Änderung der Zeilenadresssignale durch den Addierschaltkreis 2o-1o2 statt. Das am summierenden Ausgangsanschluß des Addierschaltkreises 2o-1o2 auftretende Ergebnissignal wird den Auswahlanschlüssen des DecodierSchaltkreises 2o-11o zugeführt. Wenn das geeignete Segment adressiert worden ist, so verursachen die dem Multiplexerschaltkreis 2o-86 zugeführten Auswahlsignale entweder die Auswahl der Position 0, 1, 2 oder 3, was dazu führt, daß das Signal MPRASAOO auf den Binärwert "1" gesetzt wird. Zur gleichen Zeit wird keine der Positionen des Multiplexerschaltkreises 2o-84 ausgewählt, was dazu führt, daß das Signal MPRESBOO auf dem Binärwert "0" verbleibt.
Das NAND-Gatter 2o-89 setzt das Signal MMPRES10 auf den Binärwert "1". Dies führt dazu, daß das UND-Gatter 2o-142 die Umschaltung des Signales MMPRAS10 auf den Binärwert 11I" gestattet. Der Decodierschaltkreis 2o-11o setzt das Ausgangssignal MPCSOOOO auf den Binärwert "0",woraufhin das NAND-Gatter 2o-12o das Signal MSR0W010 auf den Binärwert "1" setzt. Infolgedessen setzt das NAND-Gatter 2o-13o das Zeilenauswahlsignal MTRASOOO auf den Binärwert "0", wodurch die Zeile der Chips 2o-2o bis 2o-35 für
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-21-den Betrieb freigegeben wird.
Wenn der Anwender eine Erweiterung des Speicher-Subsystems auf eine 32k-Kapazität wünscht, so wird eine weitere 16k-Speichermodulplatine mit gegenüber der ersten Platine identischem Aufbau zu dem Speicher-Subsystem 2o hinzugefügt. Erneut ist die Zeile der 16k RAM-Chips permanent in der Speicherzeile 0 angeordnet.
Im Falle der zweiten Platine sind nunmehr die verschiedenen Adresssammelschiene- und Datenanschlüsse mit denjenigen der ersten Platine identisch. Die Stellungen 5-8 des Segmentschalters 2o-82 sind jedoch geöffnet. Hierdurch wird ein Adressenbereich von 16k bis 32k an adressierbarem Speicherplatz gebildet. Ferner sind die Stellungen 7 und 8 des Funktionsschalters 2o-1oo auf einen Code von "01" eingestellt, wodurch angezeigt wird, daß die Adressierung mit der Speicherzeile 1 beginnt. Es wird dementsprechend ein Wert von "o1" von den eingehenden Zeilenadresssignalen abgezogen, die dem A-Operandeneingang des Addierers 2o-1o2 zugeführt werden. Es ergibt sich somit,daß der Addierschaltkreis 2o-1o2 die eingehenden Adresssignale modifiziert und eine Gruppe von logischen AdressSignalen erzeugt, die die Auswahl der Chips innerhalb der Speicherzeile 0 gestatten. Dies bedeutet, daß die logischen Adresssignale,die am Ausgangsanschluß des AddierSchaltkreises 2o-1o2 auftreten, den Decodierschaltkreis 2o-11o veranlassen, das Zeilenauswahlsignal MRCSOOO auf den Binärwert "0" zu setzen.
Um die Speicherkapazität des Speicher-Subsystems 2o auf 48k zu erweitern, wird eine weitere Speichermodulplatine mit zu den vorangegangenen Platinen identischem Aufbau dem Subsystem hinzugefügt. Das heißt, die Speicherplatine wird so angeschlossen, daß sie die gleichen Sammelschieneneingangssignale und Adress- und Datensignale empfängt. Die Segmentschalter
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2o-8o und 2ο-82 sowie der Funktionsschalter 2o-1oo werden jedoch folgendermaßen eingestellt. Die Stellungen 1-4 des Segmentschalters 2o-8o sind geöffnet, und die Stellungen 7 und 8 des Funktionsschalters 2o-1oo sind auf einen Code von "10" eingestellt. Letzteres bedeutet, daß die Stellung des Schalters geöffnet ist, während die Stellung 8 geschlossen ist. Durch diesen Code wird vorgegeben, daß die Adressierung mit der Speicherzeile 2 beginnt.
Im Betrieb wird von den eingehenden Zeilenadresssignalen ein Wert "10" durch den Addierschaltkreis 2o-1o2 subtrahiert. Die sich am Summenausgang des Addierschaltkreises 2o-1o2 ergebenden Signale veranlassen den Decodierschaltkreis 2o-11o erneut,das Auswahlsignal MRCOOOO auf den Binärwert "0" zu setzen.
Wenn das Speicher-Subsystem 2o auf seine maximale Kapazität von 64k erweitert wird, so wird eine vierte Speichermodulplatine mit gegenüber den ersten drei Platinen identischem Aufbau dem Subsystem 2o hinzugefügt. In diesem speziellen Fall werden die Stellungen 5-8 des Segmentschalters 2o-8o geöffnet, um einen Adressbereich zwischen 48 und 64k festzulegen. Der Funktionsschalter 2o-1oo wird so eingestellt, daß ein Code von "11" an die Eingänge der Inverterschaltkreise 2o-1o4 und 2o-1o6 angelegt wird. Dies bedeutet, daß die Adressierung mit der Speicherzeile 3 beginnt.
Während des Betriebs modifiziert der Addierschaltkreis 2o-1o2 die an den A-0perandeneingang angelegten Zeilenadresssignale mit dem die Start-Speicherzeile anzeigenden codierten Wert, um eine Gruppe von logischen Adresssignalen zu erzeugen, die die Auswahl der in der Speicherzeile 0 angeordneten Chips hervorrufen. Dies bedeutet, daß der Addierschaltkreis 2o-1o2 Ausgangssignale erzeugt, durch die der Decodierschaltkreis 2o-11o in die Lage versetzt wird, das Signal MRCSOOOO auf den
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-23-Binärwert "0" zu setzen.
Aus Vorstehendem ist erkennbar, daß die Kotierende Chipauswahlvorrichtung mit identischem Aufbau innerhalb der Speichermodulplatinen die Auswahl der Chips innerhalb der Speicherzeile 0 gestattet, wobei dies unabhängig von der Tatsache geschieht, daß die Eingangs-Adresssignale auf Grund ihrer Codierung eine unterschiedliche Speicherzeile festlegen.
In Figur 5b sind Typen von Speicherplatinen für verschiedene Kapazitäten des Speicher-Subsystems 2o dargestellt. Es sei darauf verwiesen, daß diese Platinentypen aufgebaut werden, indem die Speichermodulplatine mit 1,2 oder 4 Zeilen von Chips in der in Figur 5b dargestellten Weise bestückt wird. In jenen Fällen, in denen eine Erweiterung möglich ist (d.h. bei 16k und 32k Speicherkapazitäten) wird jedoch die Erweiterung durch die Verwendung der gleichen Platinentypen erzielt.
Es sei festgehalten, daß die Einrichtung gemäß der vorliegenden Erfindung den Aufbau von Speicher-Subsystemen mit einem einzigen Typ von Speichermodulplatine gestattet. Ferner können mit Ausnahme einer Speichermodulplatine, die vollständig bestückt ist, unterschiedliche Typen von Speichermodulplatinen unter Verwendung eines einzigen Platinentyps erweitert werden. Diese Einrichtung gestattet es dem Hersteller solcher Speicher-Subsysteme,einen Platinentyp zu bauen und für Wartungszwecke diesen einen Platinentyp auf Lager zu nehmen.
Der Fachmann sei darauf verwiesen, daß die gleiche Anordnung im Zusammenhang mit anderen Arten von Speicherchips/ wie beispielsweise programmierbaren Festwertspeichern (PROM), Festwertspeichern (ROM), usw. verwendet werden kann. Es sei vermerkt, daß dies erwünscht sein kann,wenn solche PROM-Chips fest in einer bestimmten Speicherzeile angeordnet sind. Der Ausdruck "fest angeordnet" bezieht sich jedoch nicht nur auf eine feste mechanische Verbindung; dieser Ausdruck soll auch
solche Anordnungen umfassen, bei denen die PROM- bzw.RAM-Chips für alle praktischen Anwendungszwecke permanent in einer solchen Speicherzeile angeordnet sind.
AndereÄnderungen können hinsichtlich des bevorzugten Ausführungsbeispieles vorgenommen werden; beispielsweise kann der Teil der Eingangsadresssignale als direkter Eingang dem AddierSchaltkreis 2o-1o2 zugeführt werden, wenn die Verwendung nur eines Types von RAM-Chip gewünscht ist. Ebenfalls können unterschiedliche Schaltkreisanordnungen für die Feststellung von Adressen innerhalb eines vorgegebenen Bereiches von Adressen zusammen mit der erfindungsgemäßen Einrichtung verwendet werden.
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Claims (1)

  1. HONEYWELL INFORMATION SYSTEMS INC. ^y JlFfil 1979 2oo Smith Street
    Waltham, Masssachsetts, USA 5101657 Ge
    Speicher-Subsystem
    Patentansprüche:
    Q .j Speicher-Subsystem mit wenigstens einer Speichermodulplatine, die einen Steuerabschnitt und einen Speicherabschnitt mit wenigsten einer Anzahl von Zeilenspeicherplätzen für Speicherchips aufweist, wobei jede Speicherzeile einem gleichgroßen Zuwachs des adressierbaren Speicherplatzes dient, dadurch gekennzeichnet, daß der Speicherabschnitt umfasst:
    eine Anzahl adressierbarer Speicherchips zur Bildung mehrerer Speicherplätze für den Zuwachs an Speicherplatz, wobei die Chips an vorbestimmten Speicherplätzen einer Zeile angeordnet sind; und
    daß der Steuerabschnitt umfasst:
    ein Register für die Aufnahme eines Teiles von mehreren Adressignalen zum Zugriff auf einen der Speicherplätze in dem Zuwachs an Speicherplatz, wobei dieser Teil der Adresssignale durch seine Codierung die Zeile von Chips festlegt, auf die zugegriffen wird;
    eine Rotationsauswahl-Schalteinrichtung für die selektive Erzeugung von Signalen, die durch ihre Codierung eine gesuchte Start-Speicherzeile für die Speicherchips dieses Speicherabschnittes festlegen;
    eine arithmetische Einrichtung, der dieser Teil der Adresssignale und die codierten Signale der Rotationsauswahl-
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    Hz/umw
    „ORIGINAL INSPECTED
    Schalteinrichtung zugeführt werden und die daraufhin logische Zeilen-Adresssignale erzeugt, um auf die Anzahl von Speicherchips Zugriff zu nehmen, wenn dieser Teil der Adresssignale einen Zeilenspeicherplatz vorgibt, der von dem vorbestimmten Speicherplatz verschieden ist.
    2. Speicher-Subsystem nach Anspruch 1, dadurch gekennzeichnet, daß der vorbestinunte Zeilenspeicherplatz dem Zeilenspeicherplatz 0 entspricht, was durch die Signale festgelegt ist, die die Start-Speicherzeile vorgeben.
    3. Speicher-Subsystem nach Anspruch 1, dadurch gekennzeichnet, daß der Steuerabschnitt ferner eine Decodiereinrichtung aufweist, die selektiv an die Anzahl von Speicherchips angeschlossen und in der vorbestimmten Anzahl von Zeilenspeicherplätzen enthalten ist, welche an die arithmetische Einrichtung für den Empfang der logischen Zeilenadresssignale angeschlossen sind, wobei die Decodiereinrichtung auf Grund der logischen Zeilenadresssignale Signale für die Freigabe des Betriebs der
    • Anzahl von adressierbaren Speicherchips in der vorbestimmten Anzahl von Zeilenspeicherplätzen erzeugt, wenn der genannte Teil der Adresssignale einen von dem vorbestimmten Zeilenspeicherplatz unterschiedlichen Zeilenspeicherplatz festlegt.
    4. Speicher-Subsystem nach Anspruch 3, dadurch gekennzeichnet, daß die Rotationsauswahl-Schalteinrichtung mehrere manuell auswählbare Schalterpositionen aufweist, die der Erzeugung binär codierter Signale dienen, welche die gesuchte Start-Speicherzeile festlegen.
    5. Speicher-Subsystem nach Anspruch 4, dadurch gekennzeichnet, daß die arithmetische Einrichtung einen Addierschaltkreis mit ersten und zweiten Gruppen von Eingangsanschlüssen und einer Gruppe von Ausgangsanschlüssen aufweist, wobei der ersten Gruppe von Eingangsanschlüssen der genannte Teil der Adresssignale und der zweiten Gruppe von Eingangsanschlüssen die
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    genannten binär codierten Signale zugeführt werden, und daß der Addierschaltkreis eine vorbestimmte arithmetische Operation mit den Eingangssignalen ausführt, wodurch an der Gruppe von Ausgangsanschlüssen die logischen Zeilenadresssignale erzeugt werden.
    6.Speicher-Subsystem nach Anspruch 5, dadurch gekennzeichnet, daß die vorbestimmte arithmetische Operation einerSubtraktion entspricht.
    7.Speicher-Subsystem nach Anspruch 5, dadurch gekennzeichnet, daß der Steuerabschnitt ferner mehrere Inverterschaltkreise umfaßt, von denen jeder mit einer der verschiedenen manuell auswählbaren Schalterpositionen und einem Eingangsanschluß der zweiten Gruppe in Reihe geschaltet ist, so daß das Komplement der codierten binären Signale den Eingangsanschlüssen der zweiten Gruppe zugeführt wird, und daß der Addierschaltkreis die Subtraktion durch 2er-Komplementaddition der Eingangssignale ausführt, um die logischen Zeilenadresssignale zu bilden.
    8.Speicher-Subsystem nach Anspruch 3, dadurch gekennzeichnet, daß jeder der Speicherchips einen Zeilenadress-Tast-Freigabesignaleingang aufweist und daß die Decodiereinrichtung einen Decodierschaltkreis mit mehreren an die Gruppe von Ausgangsanschlüssen des Addierschaltkreises angeschlossenen Eingangsanschlüssenund mit mehreren Ausgangsanschlüssen aufweist, wobei vorbestimmte Ausgangsanschlüsse an den Zeilenadress-Tast-Freigabesignaleingang eines jeden der Anzahl von Speicherchips der vorbestimmten Speicherzeile angeschlossen sind, um diese Anzahl von Speicherchips auf Grund der logischen Zeilenadresssignale in Betrieb zu nehmen.
    9.Speicher-Subsystem nach Anspruch 3, dadurch gekennzeichnet, daß der Steuerabschnitt ferner einen Speicherprä sensschaltkreis aufweist, welcher umfaßt:
    eine Segment-Auswahleinrichtung zur selektiven Erzeugung von Ausgangssignalen, die festlegen, welcher Zuwachs an Adress-
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    speicherplatz durch die in dem Speicherabschnitt enthaltenen adressierbaren Speicherchips vorzusehen ist;
    einen Selektor, de m die Ausgangssignale der Segment-Auswahl einrichtung und der genannte Teil der Speicheradresssignale zugeführt werden, um den Zuwachs an Adressspeicherplatz festzulegen, auf den Zugriff zu nehmen ist, wobei der Selektor auf Grund des genannten Teiles der Speicheradresssignale Signale erzeugt, die anzeigen, ob der Zuwachs, auf den zuzugreifen ist, innerhalb der durch die Segment-Auswahleinrichtung festgelegten Zuwächse liegt; und
    ein an den Selektor und die Decodiereinrichtung angeschlossenes Gatter, das deren Signale logisch kombiniert, um den Zugriff auf die Speicherchips des vorbestimmten Zeilenspeicherplatzes nur freizugeben, wenn die Segment-Auswahleinrichtung ein Ausgangssignal erzeugt, das anzeigt, daß dieser Speicherabschnitt diesen Zuwachs umfaßt.
    1o.Speicher-Subsystem nach Anspruch 9, dadurch gekennzeichnet, daß die Segment-Auswahleinrichtung eine Anzahl manuell auswählbarer Schalterpositionen aufweist, wobei jede Schalterposition ein verschiedenes Ausgangssignal für die Festlegung eines unterschiedlichen Zuwachses in dem adressierbaren Speicherraum erzeugt und eine vorbestimmte £chalterposition sich in einem vorbestimmtenZustand befindet, um das Ausgangssignal zu erzeugen.
    11.Speicher-Subsystem nach Anspruch 1ο, dadurch gekennzeichnet, daß der Selektor mehrere Daten-Auswahlanschlüsse, mehrere Eingangsanschlüsse, deren Anzahl der Anzahl auswählbarer Schalterpositionen entspricht, und wenigstens einen Ausgangsanschluß aufweist, wobei den Daten-Auswahlanschlüssen Signale entsprechend dem genannten Teil der Adresssignale zugeführt werden, jeder Eingangsanschluß an eine entsprechende auswählbare Schalterposition angeschlossen ist und der Ausgangsan-
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    Schluss an das Gatter angeschlossen ist, so daß der Selektor auf Grund des genannten Teiles der Adresssignale das Ausgangssignal einer auswählbaren Schalterposition an seinem Ausgangsanschluß ausgibt, um anzuzeigen, ob der Speicherabschnitt diesen Zuwachs enthält.
    12.Speicher-Subsystem nach Anspruch 11, dadurch gekennzeichnet, daß das Gatter mehrere NAND-Schaltkreise mit mehreren Eingangsanschlüssen umfaßt, wobei einem Eingangsanschluß eines jeden NAND-Schaltkreises das Ausgangssignal des Selektors und einem anderen Eingangsanschluß das Ausgangssignal des Decodierschaltkreises zugeführt wird.
    13.Speieher-Subsystem nach Anspruch 1, dadurch gekennzeichnet, daß die Anzahl der adressierbaren Speicherchips des Speicherabschnittes einen wahlfreien Zugriff aufweisen ( RAM Chips) und permanent in der vorbestimmten Speicherzeile angeordnet sind.
    14.Speicher-Subsystem nach Anspruch 1, dadurch gekennzeichnet, ■ daß die Anzahl der adressierbaren Speicherchips des Speicherabschnittes programmierbare Festwertspeicherchips (PROM Chips) darstellen und permanent in der vorbestimmten Speicherzeile angeordnet sind.
    15.Speicher-Subsystem nach Anspruch 9, dadurch gekennzeichnet, daß das Subsystem erweitert wird, um eine zweite Speichermodulplatine zu umfassen, die in ihrem Aufbau zu der ersten Speichermodulplatine identisch ist und die Anzahl von adressierbaren Speicherchips permanent nur in der genannten vorbestimmten Speicherzeile aufweist, wobei die Rotationsauswahl-Schalteinrichtung der ersten und zweiten Speichermodulplatine zur Erzeugung binär codierter Signalemit den Werten "00" und "01" veranlaßt wird, um einen aus zwei gleichen Zuwächsen von Speicherchips bestehenden aneinandergrenzenden Adressenspeicherraum unter Verwendung des gleichen Typs von Speichermodul-
    9 0 9 8 8-3/0770
    -6-platinen zu bilden.
    16.Speicher-Subsystem nach Anspruch 15, dadurch gekennzeichnet, daß die Segment-Auswahleinrichtungen der ersten und zweiten Speichermodulplatine Ausgangssignale erzeugen, die erste und zweite Zuwächse des Adress-Speicherraumes vorgeben.
    17.Speicher-Subsystem nach Anspruch 16, dadurch gekennzeichnet, daß das Subsystem erweitert wird, um eine dritte Speichermodulplatine zu umfassen, die in ihrem Aufbau zu der ersten Speichermoduleplatine identisch ist und die Anzahl von adressierbaren Speicherchips permanent nur in der genannten vorbestimmten Speicherzeile aufweist, wobei die Rotationsauswahl-Schalteinrichtung der dritten Speichermodulplatine binär codierte Signale mit dem Wert "10" erzeugt, um einen aus drei gleichen Zuwächsen von Speicherchips bestehenden aneinandergrenzenden Adressenspeicherraum unter Verwendung des gleichen Typs von Speichermodulplatinen zu bilden.
    18.Speicher-Subsystem nach Anspruch 17, dadurch gekennzeichnet, daß das Subsystem erweitert wird, um eine vierte Speichermodulplatine zu umfassen, die in ihrem Aufbau zu der ersten Speicher· modulplatine identisch ist und die Anzahl von adressierbaren Speicherchips permanent nur in der genannten vorbestimmten Speicherzeile aufweist, wobei die Rotationsauswahl-Schalteinrichtung der vierten Speichermodulplatine binär codierte Signale mit dem Wert "11" erzeugt, um einen aus vier gleichen Zuwächsen von Speicherchips bestehenden aneinandergrenzenden Adressenspeicherraum unter Verwendung des gleichen Typs von Speichermodulplatinen zu bilden.
    19.Speicher-Subsystem nach Anspruch 18, dadurch gekennzeichnet, daß die Segment-Auswahleinrichtungen der dritten und vierten Speichermodulplatinen Ausgangssignale erzeugen, die dritte und vierte Zuwächse des Adressspeicherraum»s vorgeben.
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