JPS5960786A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS5960786A JPS5960786A JP57169542A JP16954282A JPS5960786A JP S5960786 A JPS5960786 A JP S5960786A JP 57169542 A JP57169542 A JP 57169542A JP 16954282 A JP16954282 A JP 16954282A JP S5960786 A JPS5960786 A JP S5960786A
- Authority
- JP
- Japan
- Prior art keywords
- address
- peripheral
- line
- chip
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0669—Configuration or reconfiguration with decentralised address assignment
- G06F12/0676—Configuration or reconfiguration with decentralised address assignment the address being position dependent
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、半導体集積回路に関し、例えばメモリ装置ま
たは入出力制御装置等のＩＣチップのように中央処理装
置からのアドレス信号にもとづき選択使用される半導体
集積回路に関する。
たは入出力制御装置等のＩＣチップのように中央処理装
置からのアドレス信号にもとづき選択使用される半導体
集積回路に関する。
（２）技術の背景
一般ニ、コンピュータシステムにおいては、例えは１つ
の中央処理装置にメモリするいは入出力制御装置等の周
辺回路が複数個接続されている。
の中央処理装置にメモリするいは入出力制御装置等の周
辺回路が複数個接続されている。
各周辺回路は、例えばそれぞれ１個の周辺ＬＳＩチップ
によって構成され、メモリあるいは種々の入出力装置を
制御する入出力制御回路を構成する。
によって構成され、メモリあるいは種々の入出力装置を
制御する入出力制御回路を構成する。
このようなコンピュータシステムにおいて、中央処理装
置が例えば１つの周辺ＩＣチ、ｆをアクセスする場合に
は、該周辺ＩＣチップのチップセレクト端子にチップセ
レクト端子を入力して周辺ＩＣチップを選択し、しかる
後データの入出力等を行なう必要がある。
置が例えば１つの周辺ＩＣチ、ｆをアクセスする場合に
は、該周辺ＩＣチップのチップセレクト端子にチップセ
レクト端子を入力して周辺ＩＣチップを選択し、しかる
後データの入出力等を行なう必要がある。
（３）従来技術と問題点
第１図は、従来形の半導体集積回路が用いられているコ
ンピュータシステムの構成を示す。同図のシステムは、
中央処理装置１、アドレスレコーダ２、および周辺ＬＳ
Ｉ３．４等を具備する。同図のシステムにおいては、ア
ドレスレコーダ２が中央処理装置１と各周辺ＬＳＩ ３
、４等とのインターフェイス回路を構成しており、各
周辺ＬＳＩ３．４等はそれぞれ例えばメモリ、入出力制
御装置等である。
ンピュータシステムの構成を示す。同図のシステムは、
中央処理装置１、アドレスレコーダ２、および周辺ＬＳ
Ｉ３．４等を具備する。同図のシステムにおいては、ア
ドレスレコーダ２が中央処理装置１と各周辺ＬＳＩ ３
、４等とのインターフェイス回路を構成しており、各
周辺ＬＳＩ３．４等はそれぞれ例えばメモリ、入出力制
御装置等である。
第１図のシステムにおいては、中央処理装置１からのア
ドレス信号がアドレスバスを介してアドレスデコーダ２
に入力される。アドレスレコーダ２は入力されたアドレ
ス信号をデコードして対応する周辺ＬＳＩのチップセレ
クト端子Ｃ８を低レベルにする。例えば周辺ＬＳＩ３を
選択するためには中央処理装置ｉｔよアドレスバス上に
該周辺ＬＳＩ３に対応するアドレス信号を出力する。こ
のアドレス信号をアドレスデコーダ３が受けとり該周辺
ＬＳＩ３のＣ８端子のみを低レベルにする。これにより
、例えば周辺ＬＳＩ３が選択され、以後データバスを介
して中央処理装置１との間でデータの授受が行なわれる
。このようにして、中央処理装置１からアドレスを送出
することにより該アドレスに対応する周辺ＬＳＩを選択
して入出力動作等を行なうことができる。
ドレス信号がアドレスバスを介してアドレスデコーダ２
に入力される。アドレスレコーダ２は入力されたアドレ
ス信号をデコードして対応する周辺ＬＳＩのチップセレ
クト端子Ｃ８を低レベルにする。例えば周辺ＬＳＩ３を
選択するためには中央処理装置ｉｔよアドレスバス上に
該周辺ＬＳＩ３に対応するアドレス信号を出力する。こ
のアドレス信号をアドレスデコーダ３が受けとり該周辺
ＬＳＩ３のＣ８端子のみを低レベルにする。これにより
、例えば周辺ＬＳＩ３が選択され、以後データバスを介
して中央処理装置１との間でデータの授受が行なわれる
。このようにして、中央処理装置１からアドレスを送出
することにより該アドレスに対応する周辺ＬＳＩを選択
して入出力動作等を行なうことができる。
しかしながら、前記従来形においては、アドレスデコー
ダを必要とするため中央処理装置と各ＬＳＩ （！：
（’） 間のインターフェイス回路が複雑になるととも
に、各周辺ＬＳＩのアドレスがアドレスデコーダの構成
に応じて同定的に定められるため、１つのコンピュータ
システムで用いられるプログラムが他の同種の中央処理
装置を用いたコンピュータシステムにおいてはアドレス
が異なるため使用できずソフトウェアの互換性が確保さ
れないという不都合があった。
ダを必要とするため中央処理装置と各ＬＳＩ （！：
（’） 間のインターフェイス回路が複雑になるととも
に、各周辺ＬＳＩのアドレスがアドレスデコーダの構成
に応じて同定的に定められるため、１つのコンピュータ
システムで用いられるプログラムが他の同種の中央処理
装置を用いたコンピュータシステムにおいてはアドレス
が異なるため使用できずソフトウェアの互換性が確保さ
れないという不都合があった。
（４）発明の目的
本発明の目的は、前述の従来形における問題点に鑑み、
中央処理装置からのアドレスに基づき周辺ＩＣチップを
選択する半導体集積回路において、各周辺ＩＣチップ内
に自己のアドレスを記憶するアドレスメモリと比較器を
設けるという構想に基づき、中央処理装置と各周辺チッ
プ間のインターフェイス回路を簡単化すると共に、同種
の中央処理装飾、を用いたコンピュータシステム間にお
けるソフトウェアの互換性を確保できるようにすること
にある。
中央処理装置からのアドレスに基づき周辺ＩＣチップを
選択する半導体集積回路において、各周辺ＩＣチップ内
に自己のアドレスを記憶するアドレスメモリと比較器を
設けるという構想に基づき、中央処理装置と各周辺チッ
プ間のインターフェイス回路を簡単化すると共に、同種
の中央処理装飾、を用いたコンピュータシステム間にお
けるソフトウェアの互換性を確保できるようにすること
にある。
（５）発明の構成
そしてこの目的は、本発明によれば、自己のチップアド
レスを記憶するアドレスメモリおよび外部から入力され
たアドレス信号と該アドレスメモリの内容とを比較する
比較器を有し、該アドレスメモリに予め外部から自己の
チップアドレスを設定しておき、その後は外部から入力
されたアドレス信号と該アドレスメモリの内容との一致
に基き自己をチップ選択状態とするようにしたことを特
徴とする半導体集積回路を提供することによって達成さ
れる。
レスを記憶するアドレスメモリおよび外部から入力され
たアドレス信号と該アドレスメモリの内容とを比較する
比較器を有し、該アドレスメモリに予め外部から自己の
チップアドレスを設定しておき、その後は外部から入力
されたアドレス信号と該アドレスメモリの内容との一致
に基き自己をチップ選択状態とするようにしたことを特
徴とする半導体集積回路を提供することによって達成さ
れる。
（６）発明の実施例
以下図面により本発明の詳細な説明する。第２図は、本
発明の１実施例に係わる半導体集積回路を用いたシステ
ムの１例を示す。同図のシステムは、中央処理共＠１０
．バスバッファ１１、周辺ＬＳＩ１２およびアドレス設
定回路１３等によって構成される。バスバッファ１１は
中央処理装置１０と周辺ＬＳ１１２とを結ぶ例えばアド
レスバス等のパスライン１４の途中に挿入されている。
発明の１実施例に係わる半導体集積回路を用いたシステ
ムの１例を示す。同図のシステムは、中央処理共＠１０
．バスバッファ１１、周辺ＬＳＩ１２およびアドレス設
定回路１３等によって構成される。バスバッファ１１は
中央処理装置１０と周辺ＬＳ１１２とを結ぶ例えばアド
レスバス等のパスライン１４の途中に挿入されている。
中央処理装置１０と周辺ＬＳ１１２とはこのパスライン
１４の他に入出力セレクト線１５およびリセット信号線
１６によって接続されている。なお、第２図においては
、周辺ＬＳＩが１個のみ示されているが、実際には複数
のＬＳＩがパスライン１４、入出力セレクト線１５およ
びリセット信号線１６に接続されている。周辺ＬＳ１１
２ｔＪ、パスライン１４に接続された内部バッファ１２
１、アドレスメモリ１２２およびコンピュ−タ１２３、
を具備する。
１４の他に入出力セレクト線１５およびリセット信号線
１６によって接続されている。なお、第２図においては
、周辺ＬＳＩが１個のみ示されているが、実際には複数
のＬＳＩがパスライン１４、入出力セレクト線１５およ
びリセット信号線１６に接続されている。周辺ＬＳ１１
２ｔＪ、パスライン１４に接続された内部バッファ１２
１、アドレスメモリ１２２およびコンピュ−タ１２３、
を具備する。
壕だ、アドレス設定回路１３ｔよ、例えばパスライン１
４の複数の信号線のうち予め定められたビットに対応す
る信号線を抵抗１３１を介して電源Ｖｃｃに接続し、他
のビットに対応する信号線を抵抗１３２を介して接地す
ることにより予め定められた各ビットに高レベルまたは
低レベルの市、圧を印加し、それにより周辺ＬＳＩに所
定のアドレスが入力されるように構成されている。ある
いは、アドレス設定回路１３は各パスライン１４の各ビ
ットに対応する信号線にスイッチを接続しこれらのスイ
、チの設定状態に応じて各信号線に高レベルまたは低レ
ベルの電圧を与えることができるようにしても良い。
４の複数の信号線のうち予め定められたビットに対応す
る信号線を抵抗１３１を介して電源Ｖｃｃに接続し、他
のビットに対応する信号線を抵抗１３２を介して接地す
ることにより予め定められた各ビットに高レベルまたは
低レベルの市、圧を印加し、それにより周辺ＬＳＩに所
定のアドレスが入力されるように構成されている。ある
いは、アドレス設定回路１３は各パスライン１４の各ビ
ットに対応する信号線にスイッチを接続しこれらのスイ
、チの設定状態に応じて各信号線に高レベルまたは低レ
ベルの電圧を与えることができるようにしても良い。
第２図のシステムにおいては、例工ばシステムに電源を
投入する際等のシステム初期設定の際に中央処理装置１
０のリセット端子Ｒ８Ｔに接続されたリセット信号線１
６をアクティブ状態、例えば高レベル、にする。これに
より、バスバッファ１１が遮断状態となり中央処理装置
１０と周辺ＬＳ１１２等の周辺部等を切り離す。これに
より、周辺ＬＳ１１２側のパスライン１４に接続された
アドレス設定回路１３からアドレス信号が周辺ＬＳＩ
１２に入力される。即ち、パスライン１４の各ビットに
対応する信号線の内、抵抗１３１等によって電源にゾル
アップされた信号線は高レベルとなり、逆に抵抗１３２
等によってグランドに接続された信号線は低レベルとな
る。このようにしてパスライン１４に印加されたアドレ
ス信号は、周辺ＬＳ１１２の内部バッファ１２２を介し
てこの周辺ＬＳＩの論理番号としてアドレスメモリ１２
２に記憶される。
投入する際等のシステム初期設定の際に中央処理装置１
０のリセット端子Ｒ８Ｔに接続されたリセット信号線１
６をアクティブ状態、例えば高レベル、にする。これに
より、バスバッファ１１が遮断状態となり中央処理装置
１０と周辺ＬＳ１１２等の周辺部等を切り離す。これに
より、周辺ＬＳ１１２側のパスライン１４に接続された
アドレス設定回路１３からアドレス信号が周辺ＬＳＩ
１２に入力される。即ち、パスライン１４の各ビットに
対応する信号線の内、抵抗１３１等によって電源にゾル
アップされた信号線は高レベルとなり、逆に抵抗１３２
等によってグランドに接続された信号線は低レベルとな
る。このようにしてパスライン１４に印加されたアドレ
ス信号は、周辺ＬＳ１１２の内部バッファ１２２を介し
てこの周辺ＬＳＩの論理番号としてアドレスメモリ１２
２に記憶される。
この場合、リセット信号線１６からのリセット信号によ
りアドレスメモリ１２２が書き込み状態にセットされ、
該論理番号の書き込みが行なわれる。
りアドレスメモリ１２２が書き込み状態にセットされ、
該論理番号の書き込みが行なわれる。
このようにして各周辺ＬＳＩの論理番号即ちアドレスが
設定された後、中央処理装置１ｏが周辺ＬＳＩにアクセ
スする場合は、中央処理装Ｒ１Ｏかラハスライン１４を
介して周辺ＬＳＩのアドレスを送出すると共に、入出力
セレクト線１５を高レベルにして入出力セレクト信号を
アクティブにする。
設定された後、中央処理装置１ｏが周辺ＬＳＩにアクセ
スする場合は、中央処理装Ｒ１Ｏかラハスライン１４を
介して周辺ＬＳＩのアドレスを送出すると共に、入出力
セレクト線１５を高レベルにして入出力セレクト信号を
アクティブにする。
これにより、コンパレータ１２３がイネーブルされ中央
処理装５１０から入力されたアドレスデータとアドレス
メモリ１２２から読み出した自己の論理番号とを比較す
る。即ち、入出力セレクト線１５を高レベルにすること
により現在パスライン１４上にあるデータが周辺ＬＳＩ
に対するアドレスであることを表示する。コンノやレー
タ１２３による比較の結果、両者のデータが一致した場
合はコンノＪ？レータ１２３から一致信号が出力され、
この一致信号が周辺ＬＳＩ内に設けられた周辺回路のチ
ップセレクト端子に入力される。このようにして、例え
ばシステム初期設定の際に周辺ＬＳＩに論理番号即ちア
ドレスを記憶させておき、中央処理装置から送出したア
ドレスデコーダと各周辺ＬＳＩに記憶された論理番号と
を比較し、一致したＬＳＩのみが選択され入出力動作等
が行なわれる。なお、パスライン１４としてはデータバ
スおよびアドレスバスのいずれを用いても良い。
処理装５１０から入力されたアドレスデータとアドレス
メモリ１２２から読み出した自己の論理番号とを比較す
る。即ち、入出力セレクト線１５を高レベルにすること
により現在パスライン１４上にあるデータが周辺ＬＳＩ
に対するアドレスであることを表示する。コンノやレー
タ１２３による比較の結果、両者のデータが一致した場
合はコンノＪ？レータ１２３から一致信号が出力され、
この一致信号が周辺ＬＳＩ内に設けられた周辺回路のチ
ップセレクト端子に入力される。このようにして、例え
ばシステム初期設定の際に周辺ＬＳＩに論理番号即ちア
ドレスを記憶させておき、中央処理装置から送出したア
ドレスデコーダと各周辺ＬＳＩに記憶された論理番号と
を比較し、一致したＬＳＩのみが選択され入出力動作等
が行なわれる。なお、パスライン１４としてはデータバ
スおよびアドレスバスのいずれを用いても良い。
（７）発明の効果
この様に本発明によれば、従来形におけるようなアドレ
スデコーダ等の複雑なハードウェアが不要となり、中央
処理装置と周辺回路間のインターフェイス回路が簡単に
なる。また、中央処理装置と周辺ＬＳＩとを結ぶパスラ
インは、通常周辺ＬＳＩの数がそれほど多くないため、
すべてのビットに対応する信号線を接続する必要はなく
、周辺ＬＳＩの数に応じたビット数の信号線のみを接続
すれＶよ良いから、中央処理装置と周辺回路間の配線量
を少なくすることが可能となる。さらにアドレス設定回
路にスイッチを設けることにより各信号線に接続された
抵抗のパターンを電源またはアース等に切換接続するよ
うに構成することができこれにより各周辺ＬＳＩの論理
番号を任意に設定することが可能となり、同種の中央処
理装置を用いるコンピュータシステム間におけるプログ
ラムの互換性が確保される。
スデコーダ等の複雑なハードウェアが不要となり、中央
処理装置と周辺回路間のインターフェイス回路が簡単に
なる。また、中央処理装置と周辺ＬＳＩとを結ぶパスラ
インは、通常周辺ＬＳＩの数がそれほど多くないため、
すべてのビットに対応する信号線を接続する必要はなく
、周辺ＬＳＩの数に応じたビット数の信号線のみを接続
すれＶよ良いから、中央処理装置と周辺回路間の配線量
を少なくすることが可能となる。さらにアドレス設定回
路にスイッチを設けることにより各信号線に接続された
抵抗のパターンを電源またはアース等に切換接続するよ
うに構成することができこれにより各周辺ＬＳＩの論理
番号を任意に設定することが可能となり、同種の中央処
理装置を用いるコンピュータシステム間におけるプログ
ラムの互換性が確保される。
第１図は、従来形の半導体集積回路が用いられているコ
ンビーータシステムの構成を示すブロック回路図、そし
て 第２図は、本発明の１実施例に係わる半導体年債回路が
用いられているコンビ＝−タシステムの構成の１例を示
すブロック回路図である。 １・・・中央処理装置、２・・・アドレスデータ、３゜
４・・・周辺ＬＳＩ ｓ ５・・・アドレスバス、６
・・・データバス、１０・・・中央処理装置、１１・・
・パスバッファ、１２・・・周辺ＬＳＩ、１３・・・ア
ドレス設定回路、１４・・・パスライン、１５・・・入
出力セレノＵｊ！、１６・・・リセットイｇ号純、１２
１・・・内部バッファ、１２２・・・アドレスメモリ、
１２３・・・コンパレータ、１３１．１３２・・・抵抗
。 手続補正書 昭和５８年１０月 ７口 特許庁長官若杉 和夫 殿 １ 、 ”：ｌ’（十の表示 昭和５７年 特許願 第１６９５４２ 号２、発明
の名称 半導体集積回路 ３、補正をする者 事件との関係 特許出願人 名称（５２２）冨士曲株式会社 ４、代理人 （外３ 名） ５、 補正の対象 （１）明細書の［特ｉ′ｌｒ請求の範囲一１の（岡（２
）明細書の「発明の詳細な説明」の（碩６、 補正の内
容 （１）明細書の「特許ｄ）ν求の範囲」を別紙のとおり
補正する。 （２）明細書第４頁第２０行から第５直第９行に「そし
てこの目的は、・・・・・・・・・達成される。」とあ
るのを 「そしてこの目的は、本発明によれば、自己のチップア
ドレスを記憶するアドレスメモリおよび外部から入力さ
れたアドレス信号と該アドレスメモリの内容とを比較す
る比較器を有し、初期設定時に於けるバス上のアドレス
を該アドレスメモリに自己のチップアドレスとしてｄ己
憶しておき、その後は外部から入力されたアドレス信号
と該アドレスメモリの内容との一致に基き自己をチップ
那択状態とする様にしたことを特徴とする半導体集積回
路を提供することによって達成される。」と補正する。 ７ 添付Ｐｆ類の目録 Ｎｌｉ正１・！Ｆ ８１’請求のＮｉ１ｊＵｌｉ
１通自己のチップアドレスを記憶するアド
レスメモリおよび外部から入力されたアドレス信号と該
アドレスメモリの内容とを比較する比較器を有し、初期
設定時に於けるバス上のアドレスを該アドレスメモリに
自己のチップアドレスとして記１づしておき、その後は
外部から入力されたアドレス信叶と該アドレスメモリの
内容との一致に−Ｊ、！−ｉ自己をチップ選択状部とす
る４ｇにしたことを特徴とする半導体集ｔｘｔ回路。 −５５；
ンビーータシステムの構成を示すブロック回路図、そし
て 第２図は、本発明の１実施例に係わる半導体年債回路が
用いられているコンビ＝−タシステムの構成の１例を示
すブロック回路図である。 １・・・中央処理装置、２・・・アドレスデータ、３゜
４・・・周辺ＬＳＩ ｓ ５・・・アドレスバス、６
・・・データバス、１０・・・中央処理装置、１１・・
・パスバッファ、１２・・・周辺ＬＳＩ、１３・・・ア
ドレス設定回路、１４・・・パスライン、１５・・・入
出力セレノＵｊ！、１６・・・リセットイｇ号純、１２
１・・・内部バッファ、１２２・・・アドレスメモリ、
１２３・・・コンパレータ、１３１．１３２・・・抵抗
。 手続補正書 昭和５８年１０月 ７口 特許庁長官若杉 和夫 殿 １ 、 ”：ｌ’（十の表示 昭和５７年 特許願 第１６９５４２ 号２、発明
の名称 半導体集積回路 ３、補正をする者 事件との関係 特許出願人 名称（５２２）冨士曲株式会社 ４、代理人 （外３ 名） ５、 補正の対象 （１）明細書の［特ｉ′ｌｒ請求の範囲一１の（岡（２
）明細書の「発明の詳細な説明」の（碩６、 補正の内
容 （１）明細書の「特許ｄ）ν求の範囲」を別紙のとおり
補正する。 （２）明細書第４頁第２０行から第５直第９行に「そし
てこの目的は、・・・・・・・・・達成される。」とあ
るのを 「そしてこの目的は、本発明によれば、自己のチップア
ドレスを記憶するアドレスメモリおよび外部から入力さ
れたアドレス信号と該アドレスメモリの内容とを比較す
る比較器を有し、初期設定時に於けるバス上のアドレス
を該アドレスメモリに自己のチップアドレスとしてｄ己
憶しておき、その後は外部から入力されたアドレス信号
と該アドレスメモリの内容との一致に基き自己をチップ
那択状態とする様にしたことを特徴とする半導体集積回
路を提供することによって達成される。」と補正する。 ７ 添付Ｐｆ類の目録 Ｎｌｉ正１・！Ｆ ８１’請求のＮｉ１ｊＵｌｉ
１通自己のチップアドレスを記憶するアド
レスメモリおよび外部から入力されたアドレス信号と該
アドレスメモリの内容とを比較する比較器を有し、初期
設定時に於けるバス上のアドレスを該アドレスメモリに
自己のチップアドレスとして記１づしておき、その後は
外部から入力されたアドレス信叶と該アドレスメモリの
内容との一致に−Ｊ、！−ｉ自己をチップ選択状部とす
る４ｇにしたことを特徴とする半導体集ｔｘｔ回路。 −５５；
Claims (1)
- 自己のチップアドレスを記憶するアドレスメモリおよび
外部から入力されたアドレス信号と該アドレスメモリの
内容とを比較する比較器を鳴し、該アドレスメモリに予
め外部から自己のチップアドレスを設定しておき、その
後は外部から入力されたアドレス信号と該アドレスメモ
リの内容との一致に基き自己をチップ選択状態とする様
にしたことを特徴とする半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169542A JPS5960786A (ja) | 1982-09-30 | 1982-09-30 | 半導体集積回路 |
| US06/534,135 US4707802A (en) | 1982-09-30 | 1983-09-20 | Semiconductor integrated circuit device selected by an address signal |
| DE8383305969T DE3381477D1 (de) | 1982-09-30 | 1983-09-30 | Selektiver zugriff in datenverarbeitungsanlagen. |
| EP83305969A EP0105755B1 (en) | 1982-09-30 | 1983-09-30 | Selective accessing in data processing systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169542A JPS5960786A (ja) | 1982-09-30 | 1982-09-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5960786A true JPS5960786A (ja) | 1984-04-06 |
Family
ID=15888411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169542A Pending JPS5960786A (ja) | 1982-09-30 | 1982-09-30 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4707802A (ja) |
| EP (1) | EP0105755B1 (ja) |
| JP (1) | JPS5960786A (ja) |
| DE (1) | DE3381477D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8501632A (nl) * | 1985-06-06 | 1987-01-02 | Philips Nv | Inrichting voor identificatie van randapparaten zoals werkstations, printers en dergelijke, die op geografisch verschillende plaatsen door middel van zich aldaar bevindende koppeleenheden, naar keuze kunnen worden aangesloten op een communicatienetwerk. |
| US4959836A (en) * | 1987-12-09 | 1990-09-25 | Siemens Transmission Systems, Inc. | Register robustness improvement circuit and method |
| US5202968A (en) * | 1988-03-30 | 1993-04-13 | Kabushiki Kaisha Toshiba | Expansion system |
| FR2675605A1 (fr) * | 1991-04-19 | 1992-10-23 | Alcatel Business Systems | Procede et dispositif d'adressage de peripheriques pour le partage d'un canal de transmission de donnees entre les peripheriques. |
| JPH0628243A (ja) * | 1992-07-09 | 1994-02-04 | Fujitsu Ltd | 半導体集積回路 |
| JPH06342398A (ja) * | 1993-06-01 | 1994-12-13 | Fuoratsukusu:Kk | 入出力用メモリ空間の割り付け方法及びその装置 |
| US6078318A (en) | 1995-04-27 | 2000-06-20 | Canon Kabushiki Kaisha | Data transfer method, display driving circuit using the method, and image display apparatus |
| WO2010016817A1 (en) * | 2008-08-08 | 2010-02-11 | Hewlett-Packard Development Company, L.P. | Independently controllable and reconfigurable virtual memory devices in memory modules that are pin-compatible with standard memory modules |
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Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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