JPS5979366A - Ｃｐｕボ−ド - Google Patents
Ｃｐｕボ−ドInfo
- Publication number
- JPS5979366A JPS5979366A JP57189718A JP18971882A JPS5979366A JP S5979366 A JPS5979366 A JP S5979366A JP 57189718 A JP57189718 A JP 57189718A JP 18971882 A JP18971882 A JP 18971882A JP S5979366 A JPS5979366 A JP S5979366A
- Authority
- JP
- Japan
- Prior art keywords
- address
- board
- register
- output
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明１ＩＥＥＥ７９６バスなどの共通バス上で使用す
るＣＰＵボードに関する。
るＣＰＵボードに関する。
共通バス上ｘＨｃＰＵボード、メモリボード。
種々のＶｏボードがインターフェイスされる。これらの
インタフェイスボードで使用するアドレス領域も多様で
ある。一方〇ＰＵボードをメモリボードとしＯボードと
に結合させシステムとして構１ｆｆｌｆる場合にに、シ
ステムのアドレス領域を各機器に割り付けるから各機器
のアドレス領域が整合していることを要する。したしＣ
ＰＵボードとし”ｒ イ／）いるのシステムに使用でき
るアドレス領域をもつ標準ボードなどはないから、それ
ぞれそのシステム専用のボード全製作する必要があり、
そのための費用・時間がか〃）るという欠点がめった。
インタフェイスボードで使用するアドレス領域も多様で
ある。一方〇ＰＵボードをメモリボードとしＯボードと
に結合させシステムとして構１ｆｆｌｆる場合にに、シ
ステムのアドレス領域を各機器に割り付けるから各機器
のアドレス領域が整合していることを要する。したしＣ
ＰＵボードとし”ｒ イ／）いるのシステムに使用でき
るアドレス領域をもつ標準ボードなどはないから、それ
ぞれそのシステム専用のボード全製作する必要があり、
そのための費用・時間がか〃）るという欠点がめった。
本発明の目的は上記の欠点を除去するため、いかなるア
ドレス領域にあるボードともインターフェイスすること
のできるＣＰＵボードを提供すめことにある。
ドレス領域にあるボードともインターフェイスすること
のできるＣＰＵボードを提供すめことにある。
本発明によるＣＰＵボードはＣＰＵと、所定のビット数
のアドレス・バイアス・レジスタト、ＣＰＵからのアド
レス信号を前記アドレス・バイアス・レジスタからの信
号によって写像されたアドレス信号に変換し共通パスラ
インに出力する回路と、全有することを特徴とする。
のアドレス・バイアス・レジスタト、ＣＰＵからのアド
レス信号を前記アドレス・バイアス・レジスタからの信
号によって写像されたアドレス信号に変換し共通パスラ
インに出力する回路と、全有することを特徴とする。
以下本発明の実施例を図面を用いて説明する。
第１図は本発明の１実施例で、ある。点線でかこまれ友
部分が本発明の実施例であゐＣＰＵボードである。ＣＰ
ＵＩ、内部メモリ】０．アドレス・バイアス・レジスタ
２．加算器５およびＣＰ Ｕ ｌよりのアト１／ス信号
ライン３．所定のビット数ｋｌＫするアドレス・バイア
ス・レジスタ２エリのバイアス・アトＬ／ス信号ライン
４．加算器５．ｊ：ｐ共通バスに出さ′ｉＬる外部アド
レス信号ライン６〃）らなっている。アドレス・バイア
ス・レジスタ２の設定ニ電源ＶＯＯからプルアップ抵抗
９を介してスイッチ８によってなきノ′しる。またＣ
Ｉ） ｔＪ を汀°ｒドレス信号ライン３によって内部
メモリ１０に接続さＪしている。本発明のＣＰＵボード
では内部メモ１月ＯをアクセスするとｐｆｉｃＰＵから
出妊れろ“アドレスで直屡アクセスすることができる０
ＣＰＵボードにないアト１ノス領域をアクセスするとぎ
はアドレス・バイアス・レジスタ２を所定の値に設定し
。
部分が本発明の実施例であゐＣＰＵボードである。ＣＰ
ＵＩ、内部メモリ】０．アドレス・バイアス・レジスタ
２．加算器５およびＣＰ Ｕ ｌよりのアト１／ス信号
ライン３．所定のビット数ｋｌＫするアドレス・バイア
ス・レジスタ２エリのバイアス・アトＬ／ス信号ライン
４．加算器５．ｊ：ｐ共通バスに出さ′ｉＬる外部アド
レス信号ライン６〃）らなっている。アドレス・バイア
ス・レジスタ２の設定ニ電源ＶＯＯからプルアップ抵抗
９を介してスイッチ８によってなきノ′しる。またＣ
Ｉ） ｔＪ を汀°ｒドレス信号ライン３によって内部
メモリ１０に接続さＪしている。本発明のＣＰＵボード
では内部メモ１月ＯをアクセスするとｐｆｉｃＰＵから
出妊れろ“アドレスで直屡アクセスすることができる０
ＣＰＵボードにないアト１ノス領域をアクセスするとぎ
はアドレス・バイアス・レジスタ２を所定の値に設定し
。
その出力をバイアス・アドレス信号ライン４をとおして
ＣＰ Ｕ １からのアドレス信号ライン３の出力と加算
器５によって新しい写像アドレスにし外部アドレスライ
ン６をとおして共通パスライン７に出力する。その結果
新しい写像アトｌメスにエリ外部メモリ、又は外部内ボ
ードを容易に選択できる。
ＣＰ Ｕ １からのアドレス信号ライン３の出力と加算
器５によって新しい写像アドレスにし外部アドレスライ
ン６をとおして共通パスライン７に出力する。その結果
新しい写像アトｌメスにエリ外部メモリ、又は外部内ボ
ードを容易に選択できる。
第２シ１げ本発明によるＣＰＵボードのアドレス割付け
の状態側全動作の理解のために示（７たものである。１
１１ｉＣＰＵボード内で使用しているアドレス領域、１
２ｉ’ｚＣＰｔＪホードの論理的全アドレス領Ｌ１３ｏ
共通バス上にめろメモリ・ボードのアドレス領域、１４
ｉＣＰＵのアドレス・マツプに写像ネれる外部メモリ領
域である。この例でｎｃｐｖＣＰＵボードしている実ア
ドレス領域とメモリボードのもつ実アドレス領域は一部
同じとなっている。ＣＰ ＩＪ １からのアドレスとア
ドレス・バイアス・レジスタ２のアドレスとから写ｆ埃
生５Ｘｊれろアドレス領域が、ＣＰＵボードのアドレス
マツプのうちの外部メモリ領域１４ＶＣ相当するＯ なお、第１図ではアドレス写像に加算器５１／ｃよって
行なっているが、単にビット加算にがき゛られず、任意
に写像しうろことにいうまでもない０以上説明したよう
に本発明によるＣ Ｉ） Ｕボードｆ”Ｊ共ａｌバス上
のメモリボード・ＶＯボートがいかなるアト１ノス領域
をもっていてもアクセス可能であり、シスデム専用のボ
ードヶｌ侍ＶＣ製作１−る必璧が斤くなり、シスデム構
成の費用・工数全削減できる。
の状態側全動作の理解のために示（７たものである。１
１１ｉＣＰＵボード内で使用しているアドレス領域、１
２ｉ’ｚＣＰｔＪホードの論理的全アドレス領Ｌ１３ｏ
共通バス上にめろメモリ・ボードのアドレス領域、１４
ｉＣＰＵのアドレス・マツプに写像ネれる外部メモリ領
域である。この例でｎｃｐｖＣＰＵボードしている実ア
ドレス領域とメモリボードのもつ実アドレス領域は一部
同じとなっている。ＣＰ ＩＪ １からのアドレスとア
ドレス・バイアス・レジスタ２のアドレスとから写ｆ埃
生５Ｘｊれろアドレス領域が、ＣＰＵボードのアドレス
マツプのうちの外部メモリ領域１４ＶＣ相当するＯ なお、第１図ではアドレス写像に加算器５１／ｃよって
行なっているが、単にビット加算にがき゛られず、任意
に写像しうろことにいうまでもない０以上説明したよう
に本発明によるＣ Ｉ） Ｕボードｆ”Ｊ共ａｌバス上
のメモリボード・ＶＯボートがいかなるアト１ノス領域
をもっていてもアクセス可能であり、シスデム専用のボ
ードヶｌ侍ＶＣ製作１−る必璧が斤くなり、シスデム構
成の費用・工数全削減できる。
第１は１町本発明の一興施例を示す図、第２図に第１１
ＸＩのＣＰ Ｕボードのアドレス割付けの例ケ示す図で
ある。■・・・ＣＩ’Ｌｌ、２・・・アドレス・バイア
ス・レジスタ、３・・・アト１ノス信号ライン、４・・
・バイアス・アドレス信号ライン、５・・・加”１ｆ−
ｑｙ＋ ６・・・外部アドレス信号ライン、７・・・
共通パスライン。 １１・・・ＣＰＵボード内で使用してハるアドレス領域
、１２・・・ＣＰＵボードの論理的全アドレス領域、１
３・・・共通ハス上のメモリボードのアドレス領域。 １４・・・ＣＰＵのアドレスマツプに写像される外部メ
モリ領域。
ＸＩのＣＰ Ｕボードのアドレス割付けの例ケ示す図で
ある。■・・・ＣＩ’Ｌｌ、２・・・アドレス・バイア
ス・レジスタ、３・・・アト１ノス信号ライン、４・・
・バイアス・アドレス信号ライン、５・・・加”１ｆ−
ｑｙ＋ ６・・・外部アドレス信号ライン、７・・・
共通パスライン。 １１・・・ＣＰＵボード内で使用してハるアドレス領域
、１２・・・ＣＰＵボードの論理的全アドレス領域、１
３・・・共通ハス上のメモリボードのアドレス領域。 １４・・・ＣＰＵのアドレスマツプに写像される外部メ
モリ領域。
Claims (1)
- ＣＰＵと、所定のビット数のアドレス・バイアス・レジ
スタと、ＣＰＵからのアドレス信号を前記アドレス・バ
イアス・レジスタからの信号ＶＣよって写像されたアド
レス信号に変換し共通パスラインに出力する回路と、を
有することを特徴と丁６ ＣＰ Ｕボード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57189718A JPS5979366A (ja) | 1982-10-28 | 1982-10-28 | Ｃｐｕボ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57189718A JPS5979366A (ja) | 1982-10-28 | 1982-10-28 | Ｃｐｕボ−ド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979366A true JPS5979366A (ja) | 1984-05-08 |
Family
ID=16246023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57189718A Pending JPS5979366A (ja) | 1982-10-28 | 1982-10-28 | Ｃｐｕボ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979366A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6473839A (en) * | 1987-09-14 | 1989-03-20 | Nec Corp | Method and device for access control |
-
1982
- 1982-10-28 JP JP57189718A patent/JPS5979366A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6473839A (en) * | 1987-09-14 | 1989-03-20 | Nec Corp | Method and device for access control |
| JPH0624374B2 (ja) * | 1987-09-14 | 1994-03-30 | 日本電気株式会社 | アクセス制御方法および装置 |
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