JP2819329B2 - プログラム記憶装置 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明はプログラム記憶装置に関し、特にピギーバッ
ク型の１チップCPUに接続して使用されるプログラム記
憶装置に関する。

背景技術 周知のように、１チップICは、半導体基板上にCPU、
クロック発生回路、メモリ、入出力回路、コントロール
回路等が形成され、メモリはROMとRAMとから構成されて
いる。ROMにはCPUの処理内容を指示する固定化されたプ
ログラムを基板搭載前にROMライタで書き込むか、もし
くはチップ製造時にあらかじめ書き込まれ、CPUはROMに
記憶されたプログラムにしたがって処理を行う。１チッ
プICにおいては、このようなROMはRAMとともにチップに
内蔵されているため、基板に実装された段階においては
その処理内容を変更することができない。

そこで、ROMに記憶するプログラムの変更に関し、シ
ステム開発時のプログラムの評価用または少量生産の応
用システムに主として用いられるピギーバック型の１チ
ップCPUが知られている。このCPUは、１チップCPUにお
いて、着脱可能なROMの入出力端子を設け、例えば所定
の評価を行われたROMをこの入出力端子に接続し、１チ
ップCPUとして動作させるものである。

しかし、このようなピギーバック型の１チップCPUに
おいても、入出力端子に接続されるROMに記憶されたプ
ログラムデータは固定されているため、プログラムの処
理内容をその都度変更させたい要求がある場合に、この
ような要求を満たすことができなかった。

目 的 本発明はこのような従来技術の欠点を解消し、CPUを
含んだ制御装置に接続されて使用され、CPUの処理を規
定するプログラムを記憶し、かつプログラムの処理内容
をその都度変更させることのできるプログラム記憶装置
を提供することを目的とする。

発明の開示 本発明によれば、CPUを含み、CPUによって所定の処理
を行う制御装置のCPUの処理のためのプログラムを記憶
するプログラム記憶装置は、処理装置に設けられたメモ
リ入出力端子に接続するための接続手段と、プログラム
を記憶するRAMと、外部装置からプログラムデータをRAM
に入力するための外部入出力端子と、プログラムのRAM
への書き込みを制御する制御手段とを有し、制御手段
は、CPUが動作しない時に、外部装置からプログラムデ
ータを外部入出力端子を通してRAMへ書き込み、CPUの動
作時に、プログラムデータをRAMから接続手段を通してC
PUへ読み出すものである。

実施例の説明 次に添付図面を参照して本発明によるプログラム記憶
装置の実施例を詳細に説明する。

第１図には、本発明によるプログラム記憶装置の一実
施例が示されている。

プログラム記憶装置60はケーブルによって制御装置50
に接続されている。プログラム記憶装置60は、RAM30を
有する。RAM30には外部装置40から書き込まれた制御装
置50のCPU10の処理のためのプログラムが記憶される。
このプログラムは読み出されてピギーバック方式の１チ
ップCPU10により構成された制御装置50に送られ、CPU10
はプログラムに従い処理動作を行う。

プログラム記憶装置60は、外部装置40に接続される入
出力端子18を有する。入出力端子18は図示のような複数
の端子を有する。データバス32はRAM30および接続ケー
ブル12の一方の端子12bおよびデータ（DA）端子に接続
されている。データ端子には、外部装置40からRAM30に
記憶されるプログラムデータが入力される。FULL端子
は、アドレス生成用カウンタ回路20に接続され、アドレ
ス生成用カウンタ回路20から送られる、RAM30の容量が
一杯になった旨のFULL信号を外部装置40に出力する。す
なわち、アドレス生成用カウンタ回路20のカウンタ値が
RAM30の最大容量＋１になった場合に出力されるFULL信
号を出力する。

カウンタリセット端子は、アドレス生成用カウンタ回
路20に接続され、アドレス生成用カウンタ回路20のリセ
ット信号CCLR＊を外部装置40から入力する。このリセッ
ト信号CCLR＊により、アドレス生成用カウンタ回路20が
リセットされる。出力イネーブル端子は、アドレス生成
用カウンタ回路20およびインバータ24に接続され、アド
レス生成用カウンタ回路20からのアドレスの出力を可能
とするイネーブル信号CGATE＊が外部装置40から入力さ
れ、アドレス生成用カウンタ回路20およびインバータ24
へ送られる。インバータ24の出力はRAM30のアウトプッ
トイネーブル（OE）端子に接続されており、インバータ
24は出力イネーブル端子からのイネーブル信号CGATE＊
の反転信号をRAM30のアウトプットイネーブル端子に出
力する。したがって、出力イネーブル端子からのイネー
ブル信号CGATE＊が無効のときに、RAM30のアウトプット
イネーブル信号OE＊が有効となり、RAMの読み出しデー
タがデータバス32に出力される。

レジスタクロック端子は、アドレス生成用カウンタ回
路20に接続され、アドレス生成用カウンタ回路20内に設
けられた出力レジスタへカウンタの値を入力するための
レジスタクロック信号CRCK＊が外部装置40から入力され
る。

書き込みパルス端子は、アドレス生成用カウンタ回路
20、RAM30のライトイネーブル端子、およびアンド回路2
6の一方の入力に接続されている。書き込みパルス端子
には、RAM30への書き込みのためのパルス信号WE＊が外
部装置40から入力され、RAM30のライトイネーブル端子
に送られる。この書き込みパルス信号WE＊は、アドレス
生成用カウンタ回路20へ送られ、カウンタをインクリメ
ント（＋１）する。アンド回路26の他方の入力にはバッ
ファ回路14からのチップイネーブル信号CE＊が入力され
る。アンド回路26は、書き込みパルス端子からの書き込
みパルス信号WE＊およびバッファ回路14からのチップイ
ネーブル信号CEの双方が入力された場合に、RAM30のチ
ップイネーブル端子にチップイネーブル信号CE＊を出力
する。

リセット端子は、リセット回路22に接続され、RAM30
の書き込みと読み出しの状態の切り換えを指示するリセ
ット信号RES＊が外部装置40から入力される。リセット
回路22は、インバータ16を通してCPU10のリセット端子
に接続されるとともに、バッファ回路14のゲート端子に
接続されている。リセット回路22は、入出力端子18のリ
セット端子を通して入力されたリセット信号RES＊に従
い、CPUシステムのリセットを必要とする時にハイレベ
ルのリセット信号を出力する。これによりインバータ16
を介してCPU10のリセット端子にはローレベルのリセッ
ト信号が入力され、CPU10が動作不可能とされる。ま
た、バッファ回路14のゲート端子にはハイレベルのリセ
ット信号が入力され、バッファ回路14の出力はハイイン
ピーダンスとなり、アドレスデータは無効となる。

アドレス生成用カウンタ回路20は、アドレスバス34を
介してRAM30に接続され、外部装置40から入力されたプ
ログラムデータをRAM30に書き込むためのアドレスを生
成し、アドレスバス34を介してRAM30に出力する。

RAM30はまた、アドレスバス34を介してバッファ回路1
4に接続されるとともに、データバス32を介してケーブ
ル12の一方の端子12bに接続されている。バッファ回路1
4は、ケーブル12の端子12bに接続され、CPU10からケー
ブル12を介して送られるアドレスおよび制御信号をRAM3
0へ出力する。バッファ回路14から送られるアドレスデ
ータおよびアドレス生成用カウンタ回路20から送られる
アドレスデータはワイアードオア接続されていて、どち
らか一方の信号のみが有効となってRAMに送られ、この
とき他方はハイインピーダンスとなっており、アドレス
データの出力に影響を与えない。

ケーブル12は、たとえば第２図に示すようにフラット
ケーブルが用いられ、その両端部にはプラグタイプとソ
ケットタイプの端子12a,12bが設けられている。同図に
示す実施例においては、28ピンの端子12aと26ピンの端
子12bが用いられ、28ピンの端子12aは２本がカットさ
れ、26本の線によって26ピンがたがいに接続されてい
る。ケーブル12の端子12aは、第３図に示すようなICチ
ップ端子を介して、ピギーバック方式の１チップCPU10
に接続されている。

まず、プログラム記憶装置60によりCPU10のプログラ
ムを記憶する前に、ケーブル12の端子12aをCPU10から取
り外し、開発されたプログラムの書き込まれたROMを通
常のようにCPU10の端子に接続し、このプログラムによ
るCPU10の動作確認を行う。正常動作が確認された後、
このプログラムは、外部装置40から入力され、プログラ
ム記憶装置60のRAMに記憶することにより、使用可能と
なる。プログラムをプログラム記憶装置60に記憶する動
作および、プログラム記憶装置60に記憶されたプログラ
ムをCPU10へ読み出す動作を説明する。

ケーブル12の端子12aをピギーバック方式のCPU端子に
接続し、入出力端子18を外部装置40に接続する。電源を
オンすると、装置内部の初期リセット信号が発生する
が、これがなくならないうちに外部装置40からリセット
信号RES＊がリセット端子を通してリセット回路22に入
力される。これにより、リセット回路22からハイレベル
のリセット信号RES＊が出力され、インバータ16を通し
てローレベルの信号がCPU10のリセット端子に入力され
る。CPU10のデータ線はローレベル、コントロール線は
ハイレベルの状態を維持する。CPU10はリセットされて
いるので、RAM30からデータの読み込みを行う状態にな
っていない。

次に出力イネーブル端子から出力イネーブル信号CGAT
E＊がアドレス生成用カウンタ回路20に入力されると、
アドレス生成用カウンタ回路20はアドレスバス34への出
力が有効となる。また、出力イネーブル端子から出力イ
ネーブル信号CGATE＊がインバータ24に入力されるの
で、インバータ24はRAM30のアウトプットイネーブル端
子にアウトプットイネーブル信号OE＊を有効としないか
ら、RAM30からのデータの読み出しが禁止される。すな
わちRAM30は書き込み状態となる。

外部装置40からカウンタリセット端子を通して、アド
レス生成用カウンタ回路20のリセット信号RES＊が入力
される。このリセット信号RES＊により、アドレス生成
用カウンタ回路20がリセットされる。

アドレス生成用カウンタ回路20がリセットされ、RAM3
0にデータの書き込みを開始するためにレジスタクロッ
ク端子を通してレジスタクロック信号CRCK＊を外部装置
40から入力し、アドレス生成用カウンタ回路20のカウン
ト値を初期状態（０）とする。

書き込みパルス端子を通して書き込みパルス信号WE＊
が入力されると、アドレス生成用カウンタ回路20からRA
M30への書き込みのためのアドレスが生成され、RAM30へ
送られる。また、そのアドレスに対応するデータがデー
タ端子を通して外部装置40から入力され、RAM30に送ら
れる。これによりデータがRAM30に書き込まれる。デー
タが書き込まれると、レジスタクロック端子を通してレ
ジスタクロック信号CRCK＊が外部装置40から入力され、
アドレス生成用カウンタ回路20へ送られる。これにより
アドレス生成用カウンタ回路20のカウンタ値がインクリ
メント（＋１）される。

同様にしてRAM30へのデータの書き込みが行われる。
データの書き込みがRAM30の最終アドレスに達すると、
すなわち、アドレス生成用カウンタ回路20のカウンタ値
がRAM30の最大容量＋１になると、FULL信号が出力アド
レス生成用カウンタ回路20から出力され、FULL端子を通
して外部装置40へ出力される。これによりRAM30へのデ
ータの書き込みが終了する。

FULL信号が出力されると、外部装置40は出力イネーブ
ル信号CGATE＊をハイレベルに変化させて出力イネーブ
ル端子へ出力する。出力イネーブル端子から入力された
ハイレベルの出力イネーブル信号CGATE＊は、アドレス
生成用カウンタ回路20へ送られ、アドレス生成用カウン
タ回路20からのアドレスの出力がハイインピーダンスと
なる。ハイレベルの出力イネーブル信号CGATE＊はま
た、インバータ24に送られ、反転されてローレベルの信
号となり、RAM30のアウトプットイネーブル端子に送ら
れ、RAM30からのアウトプットがイネーブル状態にされ
る。

さらに外部装置40からリセット端子を通してリセット
信号RES＊が無効となり、リセット回路22を通してバッ
ファ回路のゲート端子にローレベルを与え、バッファ回
路14の出力を有効とする。さらに、リセット信号RES＊
はインバータ16で反転されてハイレベルの信号となり、
CPU10のリセット端子に送られる。これによりCPU10は動
作可能状態となり、RAM30からプログラムデータを読み
出すためのアドレスデータを出力する。アドレスデータ
はケーブル12およびアドレスバス36を通してバッファ回
路14に送られる。バッファ回路14は、ゲート端子からロ
ーレベルのゲート信号Ｇ＊が入力されているので、CPU1
0からのアドレスデータをRAM30へ出力可能な状態となっ
ており、アドレスデータはアドレスバス34を通してRAM3
0へ送られる。

RAM30はこの時、アウトプットイネーブルの状態にさ
れているから、CPU10からのアドレスによって指定され
たデータが読み出され、データバス32、ケーブル12を通
してCPU10に送られる。CPU10はこのプログラムデータに
よって処理を行うと、次のプログラムのアドレスデータ
を同様に出力する。これによりRAM30から次のデータが
読み出され、CPU10に送られる。同様の読み出しを繰り
返し、そのプログラムに従ってCPU10が動作する。

処理内容を変更する場合、再びリセット信号RES＊が
リセット端子から入力される。これにより、リセット回
路22からハイレベルの信号が出力され、インバータ16で
反転されてローレベルの信号となり、CPU10のリセット
端子に送られる。これによりCPU10はリセットされて動
作不能状態、すなわちRAM30からのデータの読み出しが
できない状態となる。

このようにリセットされた後、他のプログラムデータ
を外部装置40からRAM30に書き込むことができ、CPU10は
このデータを読み出して処理を行うことができる。この
書き込みおよび読み出しの動作は前記の動作と同様であ
るから、説明を省略する。

以上のように上記のプログラム記憶装置60によれば、
外部装置40から任意のプログラムデータをRAM30に書き
込み、記憶し、このプログラムデータをCPU10が読み出
して処理を行うことができる。CPU10が使用するプログ
ラムを変更したい場合には、再度外部装置40からデータ
を読み出してRAM30に書き込み、これを読み出して処理
することができる。したがって、CPU10の処理内容をそ
の都度外部装置40から転送されるデータによって任意に
規定することができるから、同一の制御装置50を用いて
種々の処理を行うことができ、種々の処理に対応した多
数のチップを用意する必要がない。

上記のプログラム記憶装置60を用いることによって、
チップを変えることなく、たとえば複数の固定動作の中
からその都度所望のものを選択して使用することができ
る。また、プログラム記憶装置60上のRAM30に記録され
たプログラム、データをCPU10へ転送する場合に、CPU10
が管理する入出力ポートを使用しないから、転送データ
を入力するためのプログラムが不要である。

このようなプログラム記憶装置60によれば、ROMを使
用した通常の開発手順によって制御装置50の１つの処理
が確認でき、そのデータを外部装置40からRAM30に転送
し、記憶させることによって、制御装置50にその動作を
させることができる。

効 果 本発明によれば、１チップCPUシステムの処理内容を
外部から送るデータによって容易に変更することができ
る。したがって、１つのシステムを使用して種々の異な
る処理を行うことができる。これにより、フレキシブル
・マニファクチュアリング・システム（FMS）等のよう
に、その対象物に合わせて生産工程を柔軟に組み変えて
いくことが可能である。

【図面の簡単な説明】

第１図は本発明によるプログラム記憶装置の一実施例を
示すブロック図、 第２図は第１図のケーブルを示す図、 第３図は第１図のCPUが接続されるICチップ端子を示す
図である。 主要部分の符号の説明 10……CPU 12……ケーブル 14……バッファ回路 18……入出力端子 20……アドレス生成用カウンタ回路 22……リセット回路 30……RAM 32……データバス 34,36……アドレスバス 50……制御装置 60……プログラム記憶装置

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 11/22 - 11/26 G06F 15/78 510

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】CPUを含み、該CPUによって所定の処理を行
   う制御装置の前記CPUの処理のためのプログラムを記憶
   するプログラム記憶装置において、 該記憶装置は、 前記制御装置に設けられたメモリ入出力端子に接続する
   ための接続手段と、 前記プログラムを記憶するRAMと、 外部装置からプログラムデータを前記RAMに入力するた
   めの外部入出力端子と、 前記プログラムの前記RAMへの書き込みを制御する制御
   手段とを備え、 前記制御手段は、 前記外部入出力端子から入力される前記プログラムデー
   タを前記RAMに記憶させるためのアドレスを生成する第
   １のアドレス生成手段と、 前記RAMから前記プログラムデータを前記接続手段へ読
   み出すためのアドレスを生成する第２のアドレス生成手
   段と、 前記CPUおよび前記第２のアドレス生成手段をリセット
   するためのリセット手段とを含み、 該リセット手段は、前記プログラムデータを前記RAMに
   書き込み、前記CPUが動作可能な状態となるまでリセッ
   トすることを特徴とするプログラム記憶装置。
2. 【請求項２】請求項１に記載の装置において、前記プロ
   グラム記憶装置は前記制御装置に搭載されたピギーバッ
   ク型の１チップCPUに接続されていることを特徴とする
   プログラム記憶装置。