JPH05233844A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH05233844A JPH05233844A JP4032116A JP3211692A JPH05233844A JP H05233844 A JPH05233844 A JP H05233844A JP 4032116 A JP4032116 A JP 4032116A JP 3211692 A JP3211692 A JP 3211692A JP H05233844 A JPH05233844 A JP H05233844A
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Abstract
(57)【要約】
【目的】チップ完成後においても、または電子機器内へ
の組み込み後においても、チップ内のユーザロジック回
路を変更可能とした１チップマイクロコンピュータを提
供する。 【構成】１チップマイクロコンピュータ１７内にＦＰＧ
Ａ（プログラマブル論理回路）６とＦＰＧＡ６に対する
回路データを記憶するＰＲＯＭ７を設ける。 【作用】外部からＰＲＯＭ７に対し回路データを書き込
み、またはＣＰＵ１が外部から回路データを読み取って
ＰＲＯＭ７に回路データを書き込み、さらにＰＲＯＭ７
内のデータをＦＰＧＡ６に書き込むことによって、ＦＰ
ＧＡ６に任意のユーザロジック回路を構成する。
の組み込み後においても、チップ内のユーザロジック回
路を変更可能とした１チップマイクロコンピュータを提
供する。 【構成】１チップマイクロコンピュータ１７内にＦＰＧ
Ａ（プログラマブル論理回路）６とＦＰＧＡ６に対する
回路データを記憶するＰＲＯＭ７を設ける。 【作用】外部からＰＲＯＭ７に対し回路データを書き込
み、またはＣＰＵ１が外部から回路データを読み取って
ＰＲＯＭ７に回路データを書き込み、さらにＰＲＯＭ７
内のデータをＦＰＧＡ６に書き込むことによって、ＦＰ
ＧＡ６に任意のユーザロジック回路を構成する。
Description
【０００１】
【産業上の利用分野】この発明は単一の半導体集積回路
上に構成したマイクロコンピュータに関する。
上に構成したマイクロコンピュータに関する。
【０００２】
【従来の技術】家電製品や情報機器の制御に用いられる
１チップマイクロコンピュータは、半導体装置メーカー
によって予め設計された機能を有するいわゆるスタンダ
ードタイプのものが一般に用いられている。このような
スタンダードタイプのマイクロコンピュータは、各種電
子機器に要求される一般的な機能を考慮して、そのアー
キテクチャーが設計されている。電子機器メーカーでは
このような１チップマイクロコンピュータを用いて、要
求される機能を実現するために、１チップマイクロコン
ピュータ内のＲＯＭに書き込むべきプログラムを開発し
ている。しかしこのような半導体装置メーカー側で開発
した１チップマイクロコンピュータだけでは、電子機器
において要求される機能が実現出来ない場合には、カス
タム仕様のマイクロコンピュータを半導体装置メーカー
に発注していた。たとえばＣＰＵ、メモリ（ＲＯＭ／Ｒ
ＡＭ）および周辺インタフェース（Ｉ／Ｏ）以外にタイ
マ、液晶駆動回路、Ａ／Ｄコンバータ、蛍光表示管駆動
回路、シリアルインタフェース、インバータ制御回路或
いはメロディ発生回路等の付加回路を設け、オリジナル
な機能を付加している。
１チップマイクロコンピュータは、半導体装置メーカー
によって予め設計された機能を有するいわゆるスタンダ
ードタイプのものが一般に用いられている。このような
スタンダードタイプのマイクロコンピュータは、各種電
子機器に要求される一般的な機能を考慮して、そのアー
キテクチャーが設計されている。電子機器メーカーでは
このような１チップマイクロコンピュータを用いて、要
求される機能を実現するために、１チップマイクロコン
ピュータ内のＲＯＭに書き込むべきプログラムを開発し
ている。しかしこのような半導体装置メーカー側で開発
した１チップマイクロコンピュータだけでは、電子機器
において要求される機能が実現出来ない場合には、カス
タム仕様のマイクロコンピュータを半導体装置メーカー
に発注していた。たとえばＣＰＵ、メモリ（ＲＯＭ／Ｒ
ＡＭ）および周辺インタフェース（Ｉ／Ｏ）以外にタイ
マ、液晶駆動回路、Ａ／Ｄコンバータ、蛍光表示管駆動
回路、シリアルインタフェース、インバータ制御回路或
いはメロディ発生回路等の付加回路を設け、オリジナル
な機能を付加している。
【０００３】
【発明が解決しようとする課題】ところが、このような
カスタムメイドのマイクロコンピュータを開発するため
には、多大な開発費用と長期にわたる開発期間が必要と
なり、近年の商品化傾向である多品種少量生産の要求に
そぐわなくなってきている。
カスタムメイドのマイクロコンピュータを開発するため
には、多大な開発費用と長期にわたる開発期間が必要と
なり、近年の商品化傾向である多品種少量生産の要求に
そぐわなくなってきている。
【０００４】そこで、半導体装置メーカーは、カスタム
メイドのマイクロコンピュータを短期間で開発し、安価
にユーザに提供するために、ＣＰＵコア方式と呼ばれる
手法を取り入れ、既存のＣＰＵとメモリ（ＲＯＭ／ＲＡ
Ｍ）およびタイマ、シリアルインタフェース等の周辺ブ
ロックにユーザロジックと呼ばれる回路をゲートアレイ
化する方法、またはスタンダードセル方式で１チップに
組み込む方法を採っている。また、従来ランダムロジッ
クしか対応できなかったＧＡ（ゲートアレイ）にＲＯＭ
やＲＡＭのみならずＣＰＵも内蔵できるようにしたマイ
クロセル方式のものも開発している。
メイドのマイクロコンピュータを短期間で開発し、安価
にユーザに提供するために、ＣＰＵコア方式と呼ばれる
手法を取り入れ、既存のＣＰＵとメモリ（ＲＯＭ／ＲＡ
Ｍ）およびタイマ、シリアルインタフェース等の周辺ブ
ロックにユーザロジックと呼ばれる回路をゲートアレイ
化する方法、またはスタンダードセル方式で１チップに
組み込む方法を採っている。また、従来ランダムロジッ
クしか対応できなかったＧＡ（ゲートアレイ）にＲＯＭ
やＲＡＭのみならずＣＰＵも内蔵できるようにしたマイ
クロセル方式のものも開発している。
【０００５】このように、カスタムメイドのマイクロコ
ンピュータを短期間で開発するために、様々な試みがな
されているが、いずれの方式にあっても、チップが完成
した後には回路を変更することはできない。そのため、
たとえば開発途中段階においてユーザロジックに誤りを
発見したり、使用の変更等で回路（ユーザロジック）を
変更する必要が生じた場合には、新たにチップを製造し
直さなければならず、開発の遅延と費用の増大は避けら
れない。
ンピュータを短期間で開発するために、様々な試みがな
されているが、いずれの方式にあっても、チップが完成
した後には回路を変更することはできない。そのため、
たとえば開発途中段階においてユーザロジックに誤りを
発見したり、使用の変更等で回路（ユーザロジック）を
変更する必要が生じた場合には、新たにチップを製造し
直さなければならず、開発の遅延と費用の増大は避けら
れない。
【０００６】この発明の目的は、チップの完成後にも、
内部のユーザロジック回路を変更できるようにして、前
述の問題を解消したマイクロコンピュータを提供するこ
とにある。
内部のユーザロジック回路を変更できるようにして、前
述の問題を解消したマイクロコンピュータを提供するこ
とにある。
【０００７】
【課題を解決するための手段】請求項１に係るマイクロ
コンピュータは、ＣＰＵと、そのＣＰＵの実行すべきプ
ログラムおよびデータを記憶するメモリと、外部に接続
される周辺回路に対する周辺インタフェース並びに回路
データの書き込みによって論理回路を構成するプログラ
マブル論理回路をそれぞれバスを介して接続し、単一の
半導体集積回路上に構成するとともに、前記プログラマ
ブル論理回路に対し回路データの書き込み信号を与える
バスを外部に出力したことを特徴とする。
コンピュータは、ＣＰＵと、そのＣＰＵの実行すべきプ
ログラムおよびデータを記憶するメモリと、外部に接続
される周辺回路に対する周辺インタフェース並びに回路
データの書き込みによって論理回路を構成するプログラ
マブル論理回路をそれぞれバスを介して接続し、単一の
半導体集積回路上に構成するとともに、前記プログラマ
ブル論理回路に対し回路データの書き込み信号を与える
バスを外部に出力したことを特徴とする。
【０００８】請求項２に係るマイクロコンピュータは、
ＣＰＵと、外部に接続される周辺回路に対する周辺イン
タフェースと、回路データの書き込みによって論理回路
を構成するプログラマブル論理回路と、不揮発性メモリ
と、ＣＰＵの実行によって前記不揮発性メモリ内のデー
タを前記プログラマブル論理回路に書き込むプログラム
を予め書き込んだメモリとをそれぞれバスを介して接続
し、単一の半導体集積回路上に構成するとともに、前記
不揮発性メモリに対し回路データの書き込み信号を与え
るバスを外部に出力したことを特徴とする。
ＣＰＵと、外部に接続される周辺回路に対する周辺イン
タフェースと、回路データの書き込みによって論理回路
を構成するプログラマブル論理回路と、不揮発性メモリ
と、ＣＰＵの実行によって前記不揮発性メモリ内のデー
タを前記プログラマブル論理回路に書き込むプログラム
を予め書き込んだメモリとをそれぞれバスを介して接続
し、単一の半導体集積回路上に構成するとともに、前記
不揮発性メモリに対し回路データの書き込み信号を与え
るバスを外部に出力したことを特徴とする。
【０００９】請求項３に係るマイクロコンピュータは、
ＣＰＵと、外部に接続される周辺回路に対する周辺イン
タフェースと、回路データの書き込みによって論理回路
を構成するプログラマブル論理回路と、不揮発性メモリ
と、ＣＰＵの実行によって、外部から回路データを読み
取るとともに、前記不揮発性メモリ内へ前記回路データ
を書き込むプログラム、およびＣＰＵの実行によって前
記不揮発性メモリ内のデータを前記プログラマブル論理
回路に書き込むプログラムを予め書き込んだメモリとを
それぞれバスを介して接続し、単一の半導体集積回路上
に構成するとともに、前記ＣＰＵが外部から回路データ
を読み取る信号入力部を設けたことを特徴とする。
ＣＰＵと、外部に接続される周辺回路に対する周辺イン
タフェースと、回路データの書き込みによって論理回路
を構成するプログラマブル論理回路と、不揮発性メモリ
と、ＣＰＵの実行によって、外部から回路データを読み
取るとともに、前記不揮発性メモリ内へ前記回路データ
を書き込むプログラム、およびＣＰＵの実行によって前
記不揮発性メモリ内のデータを前記プログラマブル論理
回路に書き込むプログラムを予め書き込んだメモリとを
それぞれバスを介して接続し、単一の半導体集積回路上
に構成するとともに、前記ＣＰＵが外部から回路データ
を読み取る信号入力部を設けたことを特徴とする。
【００１０】
【作用】請求項１に係るマイクロコンピュータでは、Ｃ
ＰＵと、そのＣＰＵの実行すべきプログラムおよびデー
タを記憶するメモリ、外部に接続される周辺回路に対す
る周辺インタフェース並びに回路データの書き込みによ
って論理回路を構成するプログラマブル論理回路がそれ
ぞれバスを介して接続され、単一の半導体集積回路上に
構成されている。そして、半導体集積回路の外部に対し
て前記プログラマブル論理回路に対する回路データの書
き込み信号を与えるバスを出力している。
ＰＵと、そのＣＰＵの実行すべきプログラムおよびデー
タを記憶するメモリ、外部に接続される周辺回路に対す
る周辺インタフェース並びに回路データの書き込みによ
って論理回路を構成するプログラマブル論理回路がそれ
ぞれバスを介して接続され、単一の半導体集積回路上に
構成されている。そして、半導体集積回路の外部に対し
て前記プログラマブル論理回路に対する回路データの書
き込み信号を与えるバスを出力している。
【００１１】したがって、外部からバスを介してプログ
ラマブル論理回路に対し回路データを書き込むことによ
って、そのプログラマブル論理回路は目的とするユーザ
ロジック回路として作用する。したがって、チップの完
成後においてもユーザロジック回路を任意に変更するこ
とが可能となり、また電子機器に対し組み込んだ後にも
プログラマブル論理回路に対し回路データを書き込み可
能なように構成しておくことによって、必要な時点でユ
ーザロジック回路を変更することが可能となる。
ラマブル論理回路に対し回路データを書き込むことによ
って、そのプログラマブル論理回路は目的とするユーザ
ロジック回路として作用する。したがって、チップの完
成後においてもユーザロジック回路を任意に変更するこ
とが可能となり、また電子機器に対し組み込んだ後にも
プログラマブル論理回路に対し回路データを書き込み可
能なように構成しておくことによって、必要な時点でユ
ーザロジック回路を変更することが可能となる。
【００１２】請求項２に係るマイクロコンピュータは、
ＣＰＵ、周辺インタフェース、プログラマブル論理回
路、不揮発性メモリおよびプログラムを予め書き込んだ
メモリがそれぞれバスを介して接続され、単一の半導体
集積回路上に構成されている。
ＣＰＵ、周辺インタフェース、プログラマブル論理回
路、不揮発性メモリおよびプログラムを予め書き込んだ
メモリがそれぞれバスを介して接続され、単一の半導体
集積回路上に構成されている。
【００１３】前記メモリには、ＣＰＵの実行によって不
揮発性メモリ内のデータをプログラマブル論理回路に書
き込むプログラムが予め書き込まれていて、外部から不
揮発性メモリに対し回路データを書き込むことによっ
て、ＣＰＵはその不揮発性メモリに書き込まれた回路デ
ータを読み出し、プログラマブル論理回路に書き込む。
このことによって、プログラマブル論理回路はユーザロ
ジック回路として作用する。このように回路データを一
旦不揮発性メモリに書き込むようにしたため、プログラ
マブル論理回路がＳＲＡＭセル方式のＦＰＧＡ（Ｆｉｅ
ｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒ
ａｙ）であっても、ＰＲＯＭ等の不揮発性メモリに対
し、ＰＲＯＭライタを用いて書き込むことができる。
揮発性メモリ内のデータをプログラマブル論理回路に書
き込むプログラムが予め書き込まれていて、外部から不
揮発性メモリに対し回路データを書き込むことによっ
て、ＣＰＵはその不揮発性メモリに書き込まれた回路デ
ータを読み出し、プログラマブル論理回路に書き込む。
このことによって、プログラマブル論理回路はユーザロ
ジック回路として作用する。このように回路データを一
旦不揮発性メモリに書き込むようにしたため、プログラ
マブル論理回路がＳＲＡＭセル方式のＦＰＧＡ（Ｆｉｅ
ｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒ
ａｙ）であっても、ＰＲＯＭ等の不揮発性メモリに対
し、ＰＲＯＭライタを用いて書き込むことができる。
【００１４】請求項３に係るマイクロコンピュータで
は、ＣＰＵ、周辺インタフェース、プログラマブル論理
回路、不揮発性メモリおよびプログラムを記憶するメモ
リとがそれぞれバスを介して接続され、単一の半導体集
積回路上に構成されていて、前記メモリには、外部から
回路データを読み取るとともに、不揮発性メモリ内へ回
路データを書き込むプログラムおよび不揮発性メモリ内
のデータをプログラマブル論理回路に書き込むプログラ
ムが予め書き込まれている。したがって、ＣＰＵは外部
から回路データを読み取って、これを不揮発性メモリ内
へ一旦書き込み、その不揮発性メモリ内のデータをプロ
グラマブル論理回路に書き込むことによって、プログラ
マブル論理回路はユーザロジック回路として作用する。
この場合ＰＲＯＭライタ等を用いなくとも、たとえばシ
リアルＩ／Ｏ等の信号入力部を介してＣＰＵが回路デー
タを読み取るように構成しておくだけで、電子機器に対
し組み込んだ後にもユーザロジック回路の変更が可能と
なる。
は、ＣＰＵ、周辺インタフェース、プログラマブル論理
回路、不揮発性メモリおよびプログラムを記憶するメモ
リとがそれぞれバスを介して接続され、単一の半導体集
積回路上に構成されていて、前記メモリには、外部から
回路データを読み取るとともに、不揮発性メモリ内へ回
路データを書き込むプログラムおよび不揮発性メモリ内
のデータをプログラマブル論理回路に書き込むプログラ
ムが予め書き込まれている。したがって、ＣＰＵは外部
から回路データを読み取って、これを不揮発性メモリ内
へ一旦書き込み、その不揮発性メモリ内のデータをプロ
グラマブル論理回路に書き込むことによって、プログラ
マブル論理回路はユーザロジック回路として作用する。
この場合ＰＲＯＭライタ等を用いなくとも、たとえばシ
リアルＩ／Ｏ等の信号入力部を介してＣＰＵが回路デー
タを読み取るように構成しておくだけで、電子機器に対
し組み込んだ後にもユーザロジック回路の変更が可能と
なる。
【００１５】
【実施例】この発明の実施例であるマイクロコンピュー
タの構成をブロック図として図１に示す。図１において
ＲＯＭ２にはＰＲＯＭ７内のデータをＦＰＧＡ６へ書き
込むためのプログラムや必要に応じて外部から回路デー
タを読み取ってＰＲＯＭ７に書き込むためのプログラム
など、ＣＰＵ１が実行すべきプログラムを予め書き込ん
でいる。ＣＰＵ１はＲＯＭ２に予め書き込まれているプ
ログラムを実行して、外部から回路データをＰＲＯＭ７
へ書き込む処理やＰＲＯＭ７内の回路データをＦＰＧＡ
６へ書き込む処理を行い、その後はＲＯＭ２に書き込ま
れているその他のプログラムの処理によって電子機器の
各種制御を行う。ＲＡＭ３はＣＰＵ１のプログラムの実
行に際して、各種ワーキングエリアとして用いる。ＳＩ
Ｏ４はＩ／Ｏ端子を介してシリアルデータの入出力を行
う。タイマ回路５はタイマ割り込みやウオッチドッグタ
イマなどのタイマ処理を行う。ＦＰＧＡ６はプログラマ
ブル論理回路であり、ＡＮＤゲートアレイとＯＲゲート
アレイを組み合わせたもの、またはプログラム可能な論
理モジュールと配線領域から構成している。ＰＲＯＭ７
はＦＰＧＡ６の回路データを蓄えておく書換え可能な不
揮発性メモリであり、たとえばＥＥＰＲＯＭからなる。
また、同図において８はＰＲＯＭ７のデータをＦＰＧＡ
６の回路情報に変換して書き込み制御を行う書き込み制
御回路である。さらに９はスイッチマトリックスであ
り、ＰＲＯＭ７のデータによって、バスおよびＣＰＵの
制御線とＦＰＧＡ６のＩ／Ｏ端子との接続を可能にす
る。２３はアドレスバスのバスバッファ、２３はデータ
バスのバスバッファであり、Ｔ端子からの制御信号によ
って、アドレスバス２０およびデータバス２１をＡＤ端
子およびＤＢ端子へ出力する。上記ＣＰＵ１、ＲＯＭ
２、ＲＡＭ３、ＳＩＯ４、タイマ回路５、ＦＰＧＡ６お
よびＰＲＯＭ７はそれぞれアドレスバス２０およびデー
タバス２１を介して接続し、これによって１チップマイ
クロコンピュータ１７を構成している。
タの構成をブロック図として図１に示す。図１において
ＲＯＭ２にはＰＲＯＭ７内のデータをＦＰＧＡ６へ書き
込むためのプログラムや必要に応じて外部から回路デー
タを読み取ってＰＲＯＭ７に書き込むためのプログラム
など、ＣＰＵ１が実行すべきプログラムを予め書き込ん
でいる。ＣＰＵ１はＲＯＭ２に予め書き込まれているプ
ログラムを実行して、外部から回路データをＰＲＯＭ７
へ書き込む処理やＰＲＯＭ７内の回路データをＦＰＧＡ
６へ書き込む処理を行い、その後はＲＯＭ２に書き込ま
れているその他のプログラムの処理によって電子機器の
各種制御を行う。ＲＡＭ３はＣＰＵ１のプログラムの実
行に際して、各種ワーキングエリアとして用いる。ＳＩ
Ｏ４はＩ／Ｏ端子を介してシリアルデータの入出力を行
う。タイマ回路５はタイマ割り込みやウオッチドッグタ
イマなどのタイマ処理を行う。ＦＰＧＡ６はプログラマ
ブル論理回路であり、ＡＮＤゲートアレイとＯＲゲート
アレイを組み合わせたもの、またはプログラム可能な論
理モジュールと配線領域から構成している。ＰＲＯＭ７
はＦＰＧＡ６の回路データを蓄えておく書換え可能な不
揮発性メモリであり、たとえばＥＥＰＲＯＭからなる。
また、同図において８はＰＲＯＭ７のデータをＦＰＧＡ
６の回路情報に変換して書き込み制御を行う書き込み制
御回路である。さらに９はスイッチマトリックスであ
り、ＰＲＯＭ７のデータによって、バスおよびＣＰＵの
制御線とＦＰＧＡ６のＩ／Ｏ端子との接続を可能にす
る。２３はアドレスバスのバスバッファ、２３はデータ
バスのバスバッファであり、Ｔ端子からの制御信号によ
って、アドレスバス２０およびデータバス２１をＡＤ端
子およびＤＢ端子へ出力する。上記ＣＰＵ１、ＲＯＭ
２、ＲＡＭ３、ＳＩＯ４、タイマ回路５、ＦＰＧＡ６お
よびＰＲＯＭ７はそれぞれアドレスバス２０およびデー
タバス２１を介して接続し、これによって１チップマイ
クロコンピュータ１７を構成している。
【００１６】図１に示したＦＰＧＡ６に対する回路情報
をＰＲＯＭ７に書き込む方法としては次の二通りがあ
る。
をＰＲＯＭ７に書き込む方法としては次の二通りがあ
る。
【００１７】図１に示すＴ端子を制御することによ
り、アドレスバス２０およびデータバス２１をそれぞれ
ＡＤ端子，ＤＢ端子から外部へ出力し、汎用のＰＲＯＭ
ライタにより回路データを直接ＰＲＯＭ７へ書き込む。
り、アドレスバス２０およびデータバス２１をそれぞれ
ＡＤ端子，ＤＢ端子から外部へ出力し、汎用のＰＲＯＭ
ライタにより回路データを直接ＰＲＯＭ７へ書き込む。
【００１８】Ｉ／Ｏ端子からＳＩＯ４を介して、ＣＰ
Ｕの制御により回路データを取り込み、ＣＰＵ１が回路
データをＰＲＯＭ７に書き込む。
Ｕの制御により回路データを取り込み、ＣＰＵ１が回路
データをＰＲＯＭ７に書き込む。
【００１９】の方法は、予めＦＰＧＡ６に構成すべき
ユーザロジック回路を設計し、その回路データをＰＲＯ
Ｍ７に書き込むことによってオリジナルの１チップマイ
クロコンピュータを作成し、これを電子機器に組み込む
場合に有効である。の方法は、マイクロコンピュータ
を電子機器内に組み込んだ後であっても、マイクロコン
ピュータとの間で通信を行うことによって、回路データ
を書き換えることが可能となる。
ユーザロジック回路を設計し、その回路データをＰＲＯ
Ｍ７に書き込むことによってオリジナルの１チップマイ
クロコンピュータを作成し、これを電子機器に組み込む
場合に有効である。の方法は、マイクロコンピュータ
を電子機器内に組み込んだ後であっても、マイクロコン
ピュータとの間で通信を行うことによって、回路データ
を書き換えることが可能となる。
【００２０】次に、前記の方法によって回路を変更す
るようにしたメモリカードの例を図２に示す。図２にお
いて１１，１２，１３，１４・・・１５，１６はそれぞ
れメモリであり、各メモリにはアドレスバス２４とデー
タバス２５を結線している。
るようにしたメモリカードの例を図２に示す。図２にお
いて１１，１２，１３，１４・・・１５，１６はそれぞ
れメモリであり、各メモリにはアドレスバス２４とデー
タバス２５を結線している。
【００２１】コントロール回路１８はアドレスバス２４
とデータバス２５を外部のコネクタ１９と接続する制御
を行う。コントロール回路１８に制御線２６を介して、
図１に示したマイクロコンピュータ１７を接続してい
る。これらを基板１０の上に構成することによって、メ
モリカード１０を構成している。ホストコンピュータは
コネクタ１９およびコントロール回路１８を介してマイ
クロコンピュータ１７との間で通信を行う。具体的に
は、このメモリカード１０が真正なメモリカードである
ことを確かめるために、通信により暗号化回路情報を送
り込み、マイクロコンピュータ１７内のＦＰＧＡ（６）
にその暗号化回路を構成させる。ホストコンピュータは
次にマイクロコンピュータ１７に暗号データを送信し、
マイクロコンピュータ１７からの応答を待つ。マイクロ
コンピュータ１７はＦＰＧＡによって構成された暗号化
回路を作動させ、ホストコンピュータから受信した暗号
データをさらに暗号化しホストコンピュータへ返送す
る。これらのやり取りによって、ホストコンピュータが
このメモリカードを真正あると認めれば、コントロール
回路１８によって内部アドレスバス２４および内部デー
タバス２５をコネクタ１９に接続して、ホストコンピュ
ータとの間で通常のアクセスを開始することが可能とな
る。なお、前記暗号化回路のロジックを通信を行う毎に
変更すればメモリカードのセキュリテイ性が極めて高く
なる。そのため、第三者による贋のメモリカードの生産
およびデータの改ざんは実質上ほとんど不可能となる。
とデータバス２５を外部のコネクタ１９と接続する制御
を行う。コントロール回路１８に制御線２６を介して、
図１に示したマイクロコンピュータ１７を接続してい
る。これらを基板１０の上に構成することによって、メ
モリカード１０を構成している。ホストコンピュータは
コネクタ１９およびコントロール回路１８を介してマイ
クロコンピュータ１７との間で通信を行う。具体的に
は、このメモリカード１０が真正なメモリカードである
ことを確かめるために、通信により暗号化回路情報を送
り込み、マイクロコンピュータ１７内のＦＰＧＡ（６）
にその暗号化回路を構成させる。ホストコンピュータは
次にマイクロコンピュータ１７に暗号データを送信し、
マイクロコンピュータ１７からの応答を待つ。マイクロ
コンピュータ１７はＦＰＧＡによって構成された暗号化
回路を作動させ、ホストコンピュータから受信した暗号
データをさらに暗号化しホストコンピュータへ返送す
る。これらのやり取りによって、ホストコンピュータが
このメモリカードを真正あると認めれば、コントロール
回路１８によって内部アドレスバス２４および内部デー
タバス２５をコネクタ１９に接続して、ホストコンピュ
ータとの間で通常のアクセスを開始することが可能とな
る。なお、前記暗号化回路のロジックを通信を行う毎に
変更すればメモリカードのセキュリテイ性が極めて高く
なる。そのため、第三者による贋のメモリカードの生産
およびデータの改ざんは実質上ほとんど不可能となる。
【００２２】
【発明の効果】この発明によれば、チップ完成後、また
は電子機器に対する組み込み後においても、１チップマ
イクロコンピュータ内のユーザロジック回路を変更する
ことができ、カスタムメイドのマイクロコンピュータの
開発期間を大幅に短縮することができる。また、電子機
器内に組み込んだ後に回路の変更を行うことによって、
随時必要な回路によってデータ処理を行うシステムも容
易に構成できるようになる。
は電子機器に対する組み込み後においても、１チップマ
イクロコンピュータ内のユーザロジック回路を変更する
ことができ、カスタムメイドのマイクロコンピュータの
開発期間を大幅に短縮することができる。また、電子機
器内に組み込んだ後に回路の変更を行うことによって、
随時必要な回路によってデータ処理を行うシステムも容
易に構成できるようになる。
【図１】この発明の実施例である１チップマイクロコン
ピュータの構成を示すブロック図である。
ピュータの構成を示すブロック図である。
【図２】図１に示す１チップマイクロコンピュータを用
いたメモリカードの構成を示すブロック図である。
いたメモリカードの構成を示すブロック図である。
８−書き込み制御回路 ９−スイッチマトリックス １０−メモリカード １７−１チップマイクロコンピュータ ２０−アドレスバス ２１−データバス ２２，２３−バスバッファ ２４−アドレスバス ２５−データバス ２６−制御線
Claims (3)
- 【請求項１】ＣＰＵと、そのＣＰＵの実行すべきプログ
ラムおよびデータを記憶するメモリと、外部に接続され
る周辺回路に対する周辺インタフェース並びに回路デー
タの書き込みによって論理回路を構成するプログラマブ
ル論理回路をそれぞれバスを介して接続し、単一の半導
体集積回路上に構成するとともに、前記プログラマブル
論理回路に対し回路データの書き込み信号を与えるバス
を外部に出力したことを特徴とするマイクロコンピュー
タ。 - 【請求項２】ＣＰＵと、外部に接続される周辺回路に対
する周辺インタフェースと、回路データの書き込みによ
って論理回路を構成するプログラマブル論理回路と、不
揮発性メモリと、ＣＰＵの実行によって前記不揮発性メ
モリ内のデータを前記プログラマブル論理回路に書き込
むプログラムを予め書き込んだメモリとをそれぞれバス
を介して接続し、単一の半導体集積回路上に構成すると
ともに、前記不揮発性メモリに対し回路データの書き込
み信号を与えるバスを外部に出力したことを特徴とする
マイクロコンピュータ。 - 【請求項３】ＣＰＵと、外部に接続される周辺回路に対
する周辺インタフェースと、回路データの書き込みによ
って論理回路を構成するプログラマブル論理回路と、不
揮発性メモリと、ＣＰＵの実行によって、外部から回路
データを読み取るとともに、前記不揮発性メモリ内へ前
記回路データを書き込むプログラム、およびＣＰＵの実
行によって前記不揮発性メモリ内のデータを前記プログ
ラマブル論理回路に書き込むプログラムを予め書き込ん
だメモリとをそれぞれバスを介して接続し、単一の半導
体集積回路上に構成するとともに、前記ＣＰＵが外部か
ら回路データを読み取る信号入力部を設けたことを特徴
とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4032116A JPH05233844A (ja) | 1992-02-19 | 1992-02-19 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4032116A JPH05233844A (ja) | 1992-02-19 | 1992-02-19 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05233844A true JPH05233844A (ja) | 1993-09-10 |
Family
ID=12349930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4032116A Pending JPH05233844A (ja) | 1992-02-19 | 1992-02-19 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05233844A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020633A (en) * | 1998-03-24 | 2000-02-01 | Xilinx, Inc. | Integrated circuit packaged for receiving another integrated circuit |
| US6823069B1 (en) | 1996-08-09 | 2004-11-23 | Fujitsu Limited | Encrypting/decrypting system with programmable logic device/unit and method thereof |
| US6907126B2 (en) | 2000-04-19 | 2005-06-14 | Nec Corporation | Encryption-decryption apparatus |
| US7020764B2 (en) | 2002-07-24 | 2006-03-28 | Renesas Technology Corp. | Semiconductor processing device |
| JP2007279826A (ja) * | 2006-04-03 | 2007-10-25 | Toshiba Corp | コンフィグレーションデータ更新装置およびその方法 |
| JP2018533250A (ja) * | 2015-08-31 | 2018-11-08 | 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． | 端末の識別子を取得するための方法および装置 |
-
1992
- 1992-02-19 JP JP4032116A patent/JPH05233844A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6823069B1 (en) | 1996-08-09 | 2004-11-23 | Fujitsu Limited | Encrypting/decrypting system with programmable logic device/unit and method thereof |
| US6020633A (en) * | 1998-03-24 | 2000-02-01 | Xilinx, Inc. | Integrated circuit packaged for receiving another integrated circuit |
| US6907126B2 (en) | 2000-04-19 | 2005-06-14 | Nec Corporation | Encryption-decryption apparatus |
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| JP2007279826A (ja) * | 2006-04-03 | 2007-10-25 | Toshiba Corp | コンフィグレーションデータ更新装置およびその方法 |
| JP2018533250A (ja) * | 2015-08-31 | 2018-11-08 | 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． | 端末の識別子を取得するための方法および装置 |
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