JPH06161809A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06161809A JPH06161809A JP4314976A JP31497692A JPH06161809A JP H06161809 A JPH06161809 A JP H06161809A JP 4314976 A JP4314976 A JP 4314976A JP 31497692 A JP31497692 A JP 31497692A JP H06161809 A JPH06161809 A JP H06161809A
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- JP
- Japan
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- microprocessor
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Abstract
(57)【要約】
【目的】 開発時間と開発コストを可及的に低減するこ
とを可能にする。 【構成】 アドレスデータを出力し、命令コードに基づ
いて演算動作を行うマイクロプロセッサ２と、命令コー
ドを記憶する記憶手段７と、マイクロプロセッサからの
アドレスデータおよび演算結果をシリアルデータに変換
して外部に出力するとともに、外部からシリアルに送出
されてくる命令コードおよび制御信号をパラレルに変換
するシリアル‐パラレル変換手段６と、第１のモードお
よび第２のモードのいずれか一方のモードを選択するモ
ード選択信号に基づいて動作し、第１のモードが選択さ
れた場合はマイクロプロセッサをシリアル‐パラレル変
換手段に電気的に接続し、第２のモードが選択された場
合は接続を切換えてマイクロプロセッサを記憶手段に電
気的に接続する接続切換手段と、を備え、マイクロプロ
セッサ、記憶手段、シリアル‐パラレル変換手段、およ
び接続切換手段は１チップ上に形成されることを特徴と
する。
とを可能にする。 【構成】 アドレスデータを出力し、命令コードに基づ
いて演算動作を行うマイクロプロセッサ２と、命令コー
ドを記憶する記憶手段７と、マイクロプロセッサからの
アドレスデータおよび演算結果をシリアルデータに変換
して外部に出力するとともに、外部からシリアルに送出
されてくる命令コードおよび制御信号をパラレルに変換
するシリアル‐パラレル変換手段６と、第１のモードお
よび第２のモードのいずれか一方のモードを選択するモ
ード選択信号に基づいて動作し、第１のモードが選択さ
れた場合はマイクロプロセッサをシリアル‐パラレル変
換手段に電気的に接続し、第２のモードが選択された場
合は接続を切換えてマイクロプロセッサを記憶手段に電
気的に接続する接続切換手段と、を備え、マイクロプロ
セッサ、記憶手段、シリアル‐パラレル変換手段、およ
び接続切換手段は１チップ上に形成されることを特徴と
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
するもので、特にマイクロコントローラの評価に用いら
れるものである。
するもので、特にマイクロコントローラの評価に用いら
れるものである。
【０００２】
【従来の技術】一般にＲＯＭを内蔵したシングルチップ
マイクロコントローラのシステム評価時には、内蔵ＲＯ
Ｍの機能を代行する手段が必要となる。この目的のため
につくられるものが評価用半導体集積回路装置（以下Ｌ
ＳＩともいう）である。この評価用ＬＳＩには、ＲＯＭ
なし版評価用ＬＳＩ（以下、エバリュエーションチッ
プ）とＰＲＯＭ内蔵版評価用ＬＳＩとがある。このエバ
リュエーションチップは本来のマイクロコントローラで
は不要なプログラムメモリへのアドレス出力、およびデ
ータ入力端子（ピン）を有する一種のマイクロプロセッ
サである。そして内部ＲＯＭの機能は外部メモリにより
代行させる。したがって評価対象のマイクロコントロー
ラと比べて多端子となり、しかも外部メモリを要するた
めに、実装上の問題から製品上での組込評価には適さな
い。
マイクロコントローラのシステム評価時には、内蔵ＲＯ
Ｍの機能を代行する手段が必要となる。この目的のため
につくられるものが評価用半導体集積回路装置（以下Ｌ
ＳＩともいう）である。この評価用ＬＳＩには、ＲＯＭ
なし版評価用ＬＳＩ（以下、エバリュエーションチッ
プ）とＰＲＯＭ内蔵版評価用ＬＳＩとがある。このエバ
リュエーションチップは本来のマイクロコントローラで
は不要なプログラムメモリへのアドレス出力、およびデ
ータ入力端子（ピン）を有する一種のマイクロプロセッ
サである。そして内部ＲＯＭの機能は外部メモリにより
代行させる。したがって評価対象のマイクロコントロー
ラと比べて多端子となり、しかも外部メモリを要するた
めに、実装上の問題から製品上での組込評価には適さな
い。
【０００３】これに対してＰＲＯＭ内蔵版評価用ＬＳＩ
はＲＯＭの代りに１回しか書込むことのできないＰＲＯ
Ｍを内蔵し、評価対象のマイクロコントローラと同一の
端子構成を有している。このためデバッグが終了したプ
ログラムを上記ＰＲＯＭに書込み、製品上でのシステム
評価を行える。そしてこのＰＲＯＭ内蔵版評価用ＬＳＩ
（以下、ＯＴＰマイコンともいう）は、少量多品種の製
品に応用されたり、大量小品種の製品でもマスクＲＯＭ
を内蔵したマイクロコントローラが出荷されるまでの間
のつなぎ用の製品として用いることができる。
はＲＯＭの代りに１回しか書込むことのできないＰＲＯ
Ｍを内蔵し、評価対象のマイクロコントローラと同一の
端子構成を有している。このためデバッグが終了したプ
ログラムを上記ＰＲＯＭに書込み、製品上でのシステム
評価を行える。そしてこのＰＲＯＭ内蔵版評価用ＬＳＩ
（以下、ＯＴＰマイコンともいう）は、少量多品種の製
品に応用されたり、大量小品種の製品でもマスクＲＯＭ
を内蔵したマイクロコントローラが出荷されるまでの間
のつなぎ用の製品として用いることができる。
【０００４】したがって、シングルチップマイクロコン
トローラのシステム評価は、まずエバリュエータチップ
を用いてプログラムの開発及びチェック（デバッグ）を
行い、その後にＯＴＰマイコンに上記プログラムを書込
んで、製品上でのシステム評価を行う。なお、ＯＴＰマ
イコンの代わりにピギー版用ＬＳＩを用いる場合もあ
る。
トローラのシステム評価は、まずエバリュエータチップ
を用いてプログラムの開発及びチェック（デバッグ）を
行い、その後にＯＴＰマイコンに上記プログラムを書込
んで、製品上でのシステム評価を行う。なお、ＯＴＰマ
イコンの代わりにピギー版用ＬＳＩを用いる場合もあ
る。
【０００５】
【発明が解決しようとする課題】このようにシングルチ
ップマイクロコントローラが製造されるまでには、エバ
リュエーションチップ、ＯＴＰマイコン又はピギーバッ
グ版用ＬＳＩ等の評価用ＬＳＩを開発する必要がある。
そして、これらの評価用ＬＳＩを開発するには時間とコ
ストが非常にかかるという問題があった。
ップマイクロコントローラが製造されるまでには、エバ
リュエーションチップ、ＯＴＰマイコン又はピギーバッ
グ版用ＬＳＩ等の評価用ＬＳＩを開発する必要がある。
そして、これらの評価用ＬＳＩを開発するには時間とコ
ストが非常にかかるという問題があった。
【０００６】本発明は、開発時間と開発コストを可及的
に低減することのできる評価用の半導体集積回路装置を
提供することを目的とする。
に低減することのできる評価用の半導体集積回路装置を
提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明による半導体集積
回路装置は、アドレスデータを出力し、命令コードに基
づいて演算動作を行うマイクロプロセッサと、前記命令
コードを記憶する記憶手段と、前記マイクロプロセッサ
からのアドレスデータおよび演算結果をシリアルデータ
に変換して外部に出力するとともに、外部からシリアル
に送出されてくる命令コードおよび制御信号をパラレル
に変換するシリアル‐パラレル変換手段と、第１のモー
ドおよび第２のモードのいずれか一方のモードを選択す
るモード選択信号に基づいて動作し、第１のモードが選
択された場合は前記マイクロプロセッサを前記シリアル
‐パラレル変換手段に電気的に接続し、第２のモードが
選択された場合は接続を切換えて前記マイクロプロセッ
サを前記記憶手段に電気的に接続する接続切換手段と、
を備え、前記マイクロプロセッサ、記憶手段、シリアル
‐パラレル変換手段、および接続切換手段は１チップ上
に形成されることを特徴とする。
回路装置は、アドレスデータを出力し、命令コードに基
づいて演算動作を行うマイクロプロセッサと、前記命令
コードを記憶する記憶手段と、前記マイクロプロセッサ
からのアドレスデータおよび演算結果をシリアルデータ
に変換して外部に出力するとともに、外部からシリアル
に送出されてくる命令コードおよび制御信号をパラレル
に変換するシリアル‐パラレル変換手段と、第１のモー
ドおよび第２のモードのいずれか一方のモードを選択す
るモード選択信号に基づいて動作し、第１のモードが選
択された場合は前記マイクロプロセッサを前記シリアル
‐パラレル変換手段に電気的に接続し、第２のモードが
選択された場合は接続を切換えて前記マイクロプロセッ
サを前記記憶手段に電気的に接続する接続切換手段と、
を備え、前記マイクロプロセッサ、記憶手段、シリアル
‐パラレル変換手段、および接続切換手段は１チップ上
に形成されることを特徴とする。
【０００８】
【作用】このように構成された本発明の半導体集積回路
装置によれば、第１のモードが選択された場合は接続切
換手段によってマイクロプロセッサとシリアル‐パラレ
ル変換手段が電気的に接続される。そしてマイクロプロ
セッサからのアドレスデータおよび演算結果がシリアル
‐パラレル変換手段によってシリアルデータに変換され
て外部に出力されるとともに、外部からの命令コード及
び制御信号がシリアル‐パラレル変換手段によってパラ
レルデータに変換されてマイクロプロセッサに送出され
る。これにより、第１のモードを選択すると本発明の半
導体集積回路装置はエバリュエーションチップとして用
いることができる。又、第２のモードが選択された場合
はマイクロプロセッサとシリアル‐パラレル変換手段が
電気的に切離されるとともにマイクロプロセッサと記憶
手段が電気的に接続される。この記憶手段に開発中のソ
フトウェアを書込むことによって本発明の半導体集積回
路装置をＯＴＰマイクロコントローラとして用いること
ができる。
装置によれば、第１のモードが選択された場合は接続切
換手段によってマイクロプロセッサとシリアル‐パラレ
ル変換手段が電気的に接続される。そしてマイクロプロ
セッサからのアドレスデータおよび演算結果がシリアル
‐パラレル変換手段によってシリアルデータに変換され
て外部に出力されるとともに、外部からの命令コード及
び制御信号がシリアル‐パラレル変換手段によってパラ
レルデータに変換されてマイクロプロセッサに送出され
る。これにより、第１のモードを選択すると本発明の半
導体集積回路装置はエバリュエーションチップとして用
いることができる。又、第２のモードが選択された場合
はマイクロプロセッサとシリアル‐パラレル変換手段が
電気的に切離されるとともにマイクロプロセッサと記憶
手段が電気的に接続される。この記憶手段に開発中のソ
フトウェアを書込むことによって本発明の半導体集積回
路装置をＯＴＰマイクロコントローラとして用いること
ができる。
【０００９】これにより、開発時間と開発コストを可及
的に低減することができる。
的に低減することができる。
【００１０】
【実施例】本発明による評価用半導体集積回路装置（以
下、ＬＳＩともいう）の一実施例の構成を図１に示す。
この評価用ＬＳＩ１はマイクロプロセッサ（以下、ＣＰ
Ｕともいう）２と、選択回路４と、シリアル‐パラレル
変換回路６と、ＰＲＯＭ７とを備えている。ＣＰＵ２は
外部から入力されるモード選択信号Ｓ１を選択回路４に
送って選択動作させるとともに、アドレスデータをアド
レスバス３ｃに送り、制御バス３ａおよびデータバス３
ｂから制御信号およびデータ（命令コード等）を受取
り、これらの制御信号及び命令コードに基づいて動作す
る。なお、モード選択信号Ｓ１はＯＴＰモード又はエバ
リュエーションチップモード（以下、ＥＶＡモードとも
いう）のいずれか一方のモードが選択されているかを示
す信号であり、例えばＯＴＰモードが選択されている場
合は信号Ｓ１は“Ｈ”レベル、ＥＶＡモードの場合は信
号Ｓ１は“Ｌ”レベルとなる。選択回路４はクロックド
バッファ４Ａ，４Ｃ，４Ｄ，４Ｅと、トランスファゲー
ト４ｂと有している。これらのバッファ４ａ，４ｃ，４
ｄ，４ｅおよびゲート４ｂはモード選択信号Ｓ１に基づ
いて動作する。バッファ４ａはＥＶＡモード時にのみＯ
Ｎし、シリアル‐パラレル変換回路６を介して外部の制
御装置１２から送られてくる制御信号を、制御バス３ａ
を介してＣＰＵ２に送出する。ゲート４ｂはＥＶＡモー
ド時にのみＯＮし、データバス３ｂを介してＣＰＵ２か
ら送られてくるデータをシリアル‐パラレル変換回路６
を介して制御装置１２に送るとともに、シリアル‐パラ
レル変換回路６を介して制御装置１２から送られてくる
データをデータバス３ｂを介してＣＰＵ２に送出する。
バッファ４ｃはＥＶＡモード得にのみＯＮし、アドレス
バス３ｃを介してＣＰＵ２から送られてくるアドレスデ
ータを、シリアル‐パラレル変換回路６を介して制御装
置１２に送る。
下、ＬＳＩともいう）の一実施例の構成を図１に示す。
この評価用ＬＳＩ１はマイクロプロセッサ（以下、ＣＰ
Ｕともいう）２と、選択回路４と、シリアル‐パラレル
変換回路６と、ＰＲＯＭ７とを備えている。ＣＰＵ２は
外部から入力されるモード選択信号Ｓ１を選択回路４に
送って選択動作させるとともに、アドレスデータをアド
レスバス３ｃに送り、制御バス３ａおよびデータバス３
ｂから制御信号およびデータ（命令コード等）を受取
り、これらの制御信号及び命令コードに基づいて動作す
る。なお、モード選択信号Ｓ１はＯＴＰモード又はエバ
リュエーションチップモード（以下、ＥＶＡモードとも
いう）のいずれか一方のモードが選択されているかを示
す信号であり、例えばＯＴＰモードが選択されている場
合は信号Ｓ１は“Ｈ”レベル、ＥＶＡモードの場合は信
号Ｓ１は“Ｌ”レベルとなる。選択回路４はクロックド
バッファ４Ａ，４Ｃ，４Ｄ，４Ｅと、トランスファゲー
ト４ｂと有している。これらのバッファ４ａ，４ｃ，４
ｄ，４ｅおよびゲート４ｂはモード選択信号Ｓ１に基づ
いて動作する。バッファ４ａはＥＶＡモード時にのみＯ
Ｎし、シリアル‐パラレル変換回路６を介して外部の制
御装置１２から送られてくる制御信号を、制御バス３ａ
を介してＣＰＵ２に送出する。ゲート４ｂはＥＶＡモー
ド時にのみＯＮし、データバス３ｂを介してＣＰＵ２か
ら送られてくるデータをシリアル‐パラレル変換回路６
を介して制御装置１２に送るとともに、シリアル‐パラ
レル変換回路６を介して制御装置１２から送られてくる
データをデータバス３ｂを介してＣＰＵ２に送出する。
バッファ４ｃはＥＶＡモード得にのみＯＮし、アドレス
バス３ｃを介してＣＰＵ２から送られてくるアドレスデ
ータを、シリアル‐パラレル変換回路６を介して制御装
置１２に送る。
【００１１】バッファ４ｄはＯＴＰモード時にのみＯＮ
し、ＰＲＯＭ７からのデータ（命令コード）を、データ
バス３ｂを介してＣＰＵ２に送出する。バッファ４ｅは
ＯＴＰモード時にのみＯＮし、アドレスバス３ｃを介し
てＣＰＵ２から送られてくるアドレスデータをＰＲＯＭ
７に送出する。
し、ＰＲＯＭ７からのデータ（命令コード）を、データ
バス３ｂを介してＣＰＵ２に送出する。バッファ４ｅは
ＯＴＰモード時にのみＯＮし、アドレスバス３ｃを介し
てＣＰＵ２から送られてくるアドレスデータをＰＲＯＭ
７に送出する。
【００１２】シリアル‐パラレル変換回路６はＣＰＵ２
から送られてくるデータ転送要求信号Ｓ２を制御装置１
２に送るとともに、ＣＰＵ２から送られてくるアドレス
データを転送クロック信号Ｓ３に基づいてシリアルアド
レスデータに変換し、このシリアルアドレスデータをシ
リアル転送用バス１０を介して制御装置１２に送り、更
に制御装置１２から送られてくるシリアルな命令コード
及び制御信号をパラレルに変換し、変換された命令コー
ドを、ゲート４ｂおよびデータバス３ｂを介してＣＰＵ
２に送り、変換された制御信号をバッファ４ａおよび制
御バス３ａを介してＣＰＵ２に送る。
から送られてくるデータ転送要求信号Ｓ２を制御装置１
２に送るとともに、ＣＰＵ２から送られてくるアドレス
データを転送クロック信号Ｓ３に基づいてシリアルアド
レスデータに変換し、このシリアルアドレスデータをシ
リアル転送用バス１０を介して制御装置１２に送り、更
に制御装置１２から送られてくるシリアルな命令コード
及び制御信号をパラレルに変換し、変換された命令コー
ドを、ゲート４ｂおよびデータバス３ｂを介してＣＰＵ
２に送り、変換された制御信号をバッファ４ａおよび制
御バス３ａを介してＣＰＵ２に送る。
【００１３】制御装置１２は内部メモリ又は外部メモリ
を有し、データ転送要求信号Ｓ２に基づいて上記メモリ
に格納されている。命令コードや、制御信号をシリアル
‐パラレル変換回路６を介してＣＰＵ２に送る。
を有し、データ転送要求信号Ｓ２に基づいて上記メモリ
に格納されている。命令コードや、制御信号をシリアル
‐パラレル変換回路６を介してＣＰＵ２に送る。
【００１４】次に本実施例の動作を説明する。まず評価
用ＬＳＩ１がＥＶＡモードとして使用される場合を考え
る。この場合、外部から入力されるモード選択信号Ｓ１
のレベルは例えば“Ｌ”であり、このモード選択信号Ｓ
１が入力されるピン（図示せず）は接地電源に接続され
る。すると、ＣＰＵ２から選択回路４にモード選択信号
Ｓ１が送られて、バッファ４ａ，４ｃおよびゲート４ｂ
がＯＮするとともにバッファ４ｄ，４ｅがＯＦＦする。
そしてＣＰＵ２からアドレスデータがアドレスバス３ｃ
およびバッファ４ｃを介してシリアル‐パラレル変換回
路６に送られてシリアルデータに変換される。その後Ｃ
ＰＵ２からのデータ転送要求信号Ｓ２がシリアル‐パラ
レル変換回路６を介して制御装置１２に送られるととも
にＣＰＵ２からの転送クロック信号Ｓ３に同期して、上
記シリアルに変換されたアドレスデータが制御装置１２
に送られる。すると、この制御装置１２のメモリの上記
アドレスデータに対応するアドレスに格納されている命
令コードおよびＣＰＵ制御信号が制御装置１２からシリ
アルに出力されてシリアル転送用バス１０を介してシリ
アル‐パラレル変換回路６に送出されるとともに、デー
タ転送要求信号Ｓ２が制御装置１２からシリアル‐パラ
レル変換回路６を介してＣＰＵ２に送出される。する
と、上記命令コードおよび制御信号はシリアル‐パラレ
ル変換回路６によってパラレルデータに変換され、命令
コードはゲート４ｂを介して、制御信号はバッファ４ａ
を介して各々ＣＰＵ２に送られる。これによりＣＰＵ２
が実行サイクルに入る。そして次のサイクルで上記実行
サイクルの結果情報をデータバス３ｂおよびゲート４ｂ
を介して、アドレスデータをアドレスバス３ｃおよびバ
ッファ４ｃを介して各々シリアル‐パラレル変換回路６
に送り、上述と同様の動作を繰り返す。これにより開発
したソフトウェアを制御装置１２のメモリに記憶すれ
ば、このソフトウェアの評価を本実施例の評価用ＬＳＩ
１を用いて行うことができる。
用ＬＳＩ１がＥＶＡモードとして使用される場合を考え
る。この場合、外部から入力されるモード選択信号Ｓ１
のレベルは例えば“Ｌ”であり、このモード選択信号Ｓ
１が入力されるピン（図示せず）は接地電源に接続され
る。すると、ＣＰＵ２から選択回路４にモード選択信号
Ｓ１が送られて、バッファ４ａ，４ｃおよびゲート４ｂ
がＯＮするとともにバッファ４ｄ，４ｅがＯＦＦする。
そしてＣＰＵ２からアドレスデータがアドレスバス３ｃ
およびバッファ４ｃを介してシリアル‐パラレル変換回
路６に送られてシリアルデータに変換される。その後Ｃ
ＰＵ２からのデータ転送要求信号Ｓ２がシリアル‐パラ
レル変換回路６を介して制御装置１２に送られるととも
にＣＰＵ２からの転送クロック信号Ｓ３に同期して、上
記シリアルに変換されたアドレスデータが制御装置１２
に送られる。すると、この制御装置１２のメモリの上記
アドレスデータに対応するアドレスに格納されている命
令コードおよびＣＰＵ制御信号が制御装置１２からシリ
アルに出力されてシリアル転送用バス１０を介してシリ
アル‐パラレル変換回路６に送出されるとともに、デー
タ転送要求信号Ｓ２が制御装置１２からシリアル‐パラ
レル変換回路６を介してＣＰＵ２に送出される。する
と、上記命令コードおよび制御信号はシリアル‐パラレ
ル変換回路６によってパラレルデータに変換され、命令
コードはゲート４ｂを介して、制御信号はバッファ４ａ
を介して各々ＣＰＵ２に送られる。これによりＣＰＵ２
が実行サイクルに入る。そして次のサイクルで上記実行
サイクルの結果情報をデータバス３ｂおよびゲート４ｂ
を介して、アドレスデータをアドレスバス３ｃおよびバ
ッファ４ｃを介して各々シリアル‐パラレル変換回路６
に送り、上述と同様の動作を繰り返す。これにより開発
したソフトウェアを制御装置１２のメモリに記憶すれ
ば、このソフトウェアの評価を本実施例の評価用ＬＳＩ
１を用いて行うことができる。
【００１５】次に評価用ＬＳＩ１がＯＴＰモードとして
使用される場合を考える。この場合は、まず開発したソ
フトウェアを図示しない書込手段を用いてＰＲＯＭ７に
書込んでおく。その後、モード選択信号Ｓ１が入力され
るピンを駆動電源に接続することによってモード選択信
号Ｓ１のレベルは“Ｈ”とする。すると選択回路４内の
バッファ４ａ，４ｃおよびゲート４ｂがＯＦＦし、バッ
ファ４ｄおよび４ｅはＯＮする。これによりＣＰＵ２と
ＰＲＯＭ７はバッファ４ｄ，４ｅおよびバス３ｂ，３ｃ
を介して電気的に接続されるがＣＰＵ２とシリアル‐パ
ラレル変換回路６は電気的に接続されないことになる。
この状態でＣＰＵ２からのアドレスデータがアドレスバ
ス３ｃを介してＰＲＯＭ７に送られると、このアドレス
データに対応するＰＲＯＭ７のアドレスに格納されてい
る命令コードがデータパス３ｂを介してＣＰＵ２に送ら
れ、そしてＣＰＵ２が上記命令コードに基づいて演算を
する。以降は上述のアドレスデータの送出、命令コード
の送出、演算実行のサイクルが、ＰＲＯＭ７に格納され
ているソフトウェアに従って繰り返される。これによ
り、本実施例の評価用ＬＳＩ１はＯＴＰマイコンの動き
をすることになる。
使用される場合を考える。この場合は、まず開発したソ
フトウェアを図示しない書込手段を用いてＰＲＯＭ７に
書込んでおく。その後、モード選択信号Ｓ１が入力され
るピンを駆動電源に接続することによってモード選択信
号Ｓ１のレベルは“Ｈ”とする。すると選択回路４内の
バッファ４ａ，４ｃおよびゲート４ｂがＯＦＦし、バッ
ファ４ｄおよび４ｅはＯＮする。これによりＣＰＵ２と
ＰＲＯＭ７はバッファ４ｄ，４ｅおよびバス３ｂ，３ｃ
を介して電気的に接続されるがＣＰＵ２とシリアル‐パ
ラレル変換回路６は電気的に接続されないことになる。
この状態でＣＰＵ２からのアドレスデータがアドレスバ
ス３ｃを介してＰＲＯＭ７に送られると、このアドレス
データに対応するＰＲＯＭ７のアドレスに格納されてい
る命令コードがデータパス３ｂを介してＣＰＵ２に送ら
れ、そしてＣＰＵ２が上記命令コードに基づいて演算を
する。以降は上述のアドレスデータの送出、命令コード
の送出、演算実行のサイクルが、ＰＲＯＭ７に格納され
ているソフトウェアに従って繰り返される。これによ
り、本実施例の評価用ＬＳＩ１はＯＴＰマイコンの動き
をすることになる。
【００１６】以上述べたように本実施例の評価用ＬＳＩ
１はエバリュエーションチップとしてもＯＴＰマイコン
としても使用することができ、これにより、開発時間と
開発コストを可及的に低減することができる。
１はエバリュエーションチップとしてもＯＴＰマイコン
としても使用することができ、これにより、開発時間と
開発コストを可及的に低減することができる。
【００１７】
【発明の効果】本発明によれば、開発時間と開発コスト
を可及的に低減することができる。
を可及的に低減することができる。
【図１】本発明の一実施例の構成を示すブロック図。
１ 評価用半導体集積回路装置 ２ マイクロプロセッサ ３ａ 制御信号用バス ３ｂ データバス ３ｃ アドレスバス ４ 選択回路 ６ シリアル‐パラレル変換回路 ７ ＰＲＯＭ １０ シリアル転送用バス １２ 制御装置 Ｓ１ モード選択信号 Ｓ２ データ転送要求信号 Ｓ３ 転送用クロック
Claims (2)
- 【請求項１】アドレスデータを出力し、命令コードに基
づいて演算動作を行うマイクロプロセッサと、 前記命令コードを記憶する記憶手段と、 前記マイクロプロセッサからのアドレスデータおよび演
算結果をシリアルデータに変換して外部に出力するとと
もに、外部からシリアルに送出されてくる命令コードお
よび制御信号をパラレルに変換するシリアル‐パラレル
変換手段と、 第１のモードおよび第２のモードのいずれか一方のモー
ドを選択するモード選択信号に基づいて動作し、第１の
モードが選択された場合は前記マイクロプロセッサを前
記シリアル‐パラレル変換手段に電気的に接続し、第２
のモードが選択された場合は接続を切換えて前記マイク
ロプロセッサを前記記憶手段に電気的に接続する接続切
換手段と、 を備え、前記マイクロプロセッサ、記憶手段、シリアル
‐パラレル変換手段、および接続切換手段は１チップ上
に形成されることを特徴とする半導体集積回路装置。 - 【請求項２】前記記憶手段は書込みが１回だけ可能なＰ
ＲＯＭであることを特徴とする請求項１記載の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4314976A JPH06161809A (ja) | 1992-11-25 | 1992-11-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4314976A JPH06161809A (ja) | 1992-11-25 | 1992-11-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06161809A true JPH06161809A (ja) | 1994-06-10 |
Family
ID=18059935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4314976A Pending JPH06161809A (ja) | 1992-11-25 | 1992-11-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06161809A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08185336A (ja) * | 1994-12-28 | 1996-07-16 | Hewlett Packard Japan Ltd | マイクロプロセッサ、マイクロプロセッサ−デバッグツール間信号伝送方法及びトレース方法 |
| KR20070093230A (ko) * | 2006-03-13 | 2007-09-18 | 엘지전자 주식회사 | 데이터 입출력 장치 |
-
1992
- 1992-11-25 JP JP4314976A patent/JPH06161809A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08185336A (ja) * | 1994-12-28 | 1996-07-16 | Hewlett Packard Japan Ltd | マイクロプロセッサ、マイクロプロセッサ−デバッグツール間信号伝送方法及びトレース方法 |
| KR20070093230A (ko) * | 2006-03-13 | 2007-09-18 | 엘지전자 주식회사 | 데이터 입출력 장치 |
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