JP2594130B2 - 半導体回路 - Google Patents
半導体回路Info
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- JP2594130B2 JP2594130B2 JP63221166A JP22116688A JP2594130B2 JP 2594130 B2 JP2594130 B2 JP 2594130B2 JP 63221166 A JP63221166 A JP 63221166A JP 22116688 A JP22116688 A JP 22116688A JP 2594130 B2 JP2594130 B2 JP 2594130B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、内部バスを通じてインタフェイス回路に接
続されたレジスタからデータを取込んで論理演算を行
い、またその結果をレジスタに格納する論理回路のため
の試験回路を備える半導体回路に関する。
続されたレジスタからデータを取込んで論理演算を行
い、またその結果をレジスタに格納する論理回路のため
の試験回路を備える半導体回路に関する。
第２図は、内部バスを通じてインタフェイス回路に接
続されたレジスタからデータが与えられ、また演算結果
のデータをこのレジスタに格納する論理回路を有する従
来の一般的な半導体回路、たとえばワンチップ・マイク
ロコンピュータ等の構成を示すブロック図である。
続されたレジスタからデータが与えられ、また演算結果
のデータをこのレジスタに格納する論理回路を有する従
来の一般的な半導体回路、たとえばワンチップ・マイク
ロコンピュータ等の構成を示すブロック図である。
図中、１は命令コードの入力端子であり、図示しない
CPU等の制御により命令コード101が入力される。
CPU等の制御により命令コード101が入力される。
２は命令デコーダであり、入力端子１から入力された
命令コード101をデコードする。この命令デコーダ２に
よりデコード結果は制御信号102としてレジスタ制御回
路３及びインタフェイス制御回路４等に与えられる。
命令コード101をデコードする。この命令デコーダ２に
よりデコード結果は制御信号102としてレジスタ制御回
路３及びインタフェイス制御回路４等に与えられる。
３はレジスタ制御回路であり、命令デコーダ２から与
えられる制御信号102に従って後述するレジスタ５と内
部バス８との間のデータの送受を制御するための制御信
号103を出力する。
えられる制御信号102に従って後述するレジスタ５と内
部バス８との間のデータの送受を制御するための制御信
号103を出力する。
４は上述の如くインタフェイス制御回路であり、命令
デコーダ２から与えられる制御信号102に従って後述す
るインタフェイス回路６を制御するための制御信号104
を出力する。
デコーダ２から与えられる制御信号102に従って後述す
るインタフェイス回路６を制御するための制御信号104
を出力する。
５は内部バス８に接続されたレジスタである。このレ
ジスタ５はレジスタ制御回路３から与えられる制御信号
103により制御され、自身に格納しているデータを内部
バス８へ出力し、また内部バス８からデータを入力して
自身に格納する。またこのレジスタ５にはたとえばALU
等の内部論理回路20が接続されている。
ジスタ５はレジスタ制御回路３から与えられる制御信号
103により制御され、自身に格納しているデータを内部
バス８へ出力し、また内部バス８からデータを入力して
自身に格納する。またこのレジスタ５にはたとえばALU
等の内部論理回路20が接続されている。
内部論理回路20は、レジスタ５に格納されているデー
タを取込んで所定の論理演算を実行し、その結果を再度
レジスタ５に格納する。
タを取込んで所定の論理演算を実行し、その結果を再度
レジスタ５に格納する。
６はインタフェイス回路であり、内部バス８に接続さ
れている。このインタフェイス回路６はインタフェイス
制御回路４から与えられる制御信号104により制御さ
れ、外部端子７から入力されたデータを内部バス８へ出
力し、またインタフェイス回路６からデータを取込んで
外部端子７へ出力する。
れている。このインタフェイス回路６はインタフェイス
制御回路４から与えられる制御信号104により制御さ
れ、外部端子７から入力されたデータを内部バス８へ出
力し、またインタフェイス回路６からデータを取込んで
外部端子７へ出力する。
このような従来の論理回路を含む半導体回路の動作は
以下の如くである。
以下の如くである。
入力端子１に命令コード101が入力されると、この命
令コードは命令デコーダ２によりデコードされて制御信
号102が命令デコーダ２から出力される。以下、仮に命
令コード101がデータ転送の命令コード、即ちインタフ
ェイス回路６の外部端子７からレジスタ５へ内部バス８
を介してデータを格納し、あるいはレジスタ５から内部
バス８及びインタフェイス回路６を介して外部端子７へ
データを出力する命令コードであるとする。
令コードは命令デコーダ２によりデコードされて制御信
号102が命令デコーダ２から出力される。以下、仮に命
令コード101がデータ転送の命令コード、即ちインタフ
ェイス回路６の外部端子７からレジスタ５へ内部バス８
を介してデータを格納し、あるいはレジスタ５から内部
バス８及びインタフェイス回路６を介して外部端子７へ
データを出力する命令コードであるとする。
制御信号102はレジスタ制御回路３及びインタフェイ
ス制御回路４に与えられるので、レジスタ制御回路３は
制御信号102に対応する制御信号103をレジスタ５へ、ま
たインタフェイス制御回路４は制御信号102に対応する
制御信号104をインタフェイス回路６に出力する。
ス制御回路４に与えられるので、レジスタ制御回路３は
制御信号102に対応する制御信号103をレジスタ５へ、ま
たインタフェイス制御回路４は制御信号102に対応する
制御信号104をインタフェイス回路６に出力する。
入力端子１に入力された命令コード101がレジスタ５
から外部端子７へのデータの出力である場合には、レジ
スタ５はレジスタ制御回路３から与えられた制御信号10
3に従って、データを内部バス８へ出力し、インタフェ
イス回路６はインタフェイス制御回路４から与えられた
制御信号104に従って内部バス８からデータを取込んで
外部端子７へ出力する。また入力端子１に入力された命
令コードが外部端子７からレジスタ５へのデータのセッ
トである場合は、インタフェイス回路６はインタフェイ
ス制御回路４から与えられた制御信号104に従って外部
端子７からデータを取込んで内部バス８へ出力し、レジ
スタ５はレジスタ制御回路３から与えられた制御信号10
3に従って内部バス８からデータを取込み格納する。レ
ジスタ５に格納されたデータは内部論理回路20へ与えら
れる。
から外部端子７へのデータの出力である場合には、レジ
スタ５はレジスタ制御回路３から与えられた制御信号10
3に従って、データを内部バス８へ出力し、インタフェ
イス回路６はインタフェイス制御回路４から与えられた
制御信号104に従って内部バス８からデータを取込んで
外部端子７へ出力する。また入力端子１に入力された命
令コードが外部端子７からレジスタ５へのデータのセッ
トである場合は、インタフェイス回路６はインタフェイ
ス制御回路４から与えられた制御信号104に従って外部
端子７からデータを取込んで内部バス８へ出力し、レジ
スタ５はレジスタ制御回路３から与えられた制御信号10
3に従って内部バス８からデータを取込み格納する。レ
ジスタ５に格納されたデータは内部論理回路20へ与えら
れる。
従来の論理回路を含む半導体回路は以上のような構成
を採っているので、たとえば内部論理回路20の動作、即
ちその演算機能が正常か否かを調べるためには、図示し
ないCPU等に所定のプログラムを実行させて、インタフ
ェイス回路６の外部端子７からデータを内部論理回路20
へ転送し、その演算結果を内部論理回路20から再度イン
タフェイス回路６の外部端子７へ出力させる処理が必要
である。
を採っているので、たとえば内部論理回路20の動作、即
ちその演算機能が正常か否かを調べるためには、図示し
ないCPU等に所定のプログラムを実行させて、インタフ
ェイス回路６の外部端子７からデータを内部論理回路20
へ転送し、その演算結果を内部論理回路20から再度イン
タフェイス回路６の外部端子７へ出力させる処理が必要
である。
即ち、入力端子１にデータ転送の命令コードをその都
度入力してデータのインタフェイス回路６からレジスタ
５への転送及びレジスタ５からインタフェイス回路６へ
の転送を実行する必要がある。
度入力してデータのインタフェイス回路６からレジスタ
５への転送及びレジスタ５からインタフェイス回路６へ
の転送を実行する必要がある。
以上のような事情に鑑みて、たとえば特開昭59−2084
76号，特開昭61−168051号及び特開昭62−132182号の発
明等が提案されている。
76号，特開昭61−168051号及び特開昭62−132182号の発
明等が提案されている。
特開昭59−208476号の発明は、入力された「シリアル
データを受けて、所定の入力端子から直接テストパター
ン信号を内部論理回路に対して供給し、及び／又は内部
論理回路の信号を所定の出力端子に送出させるテストモ
ード信号を形成するテスト回路を内蔵させることによっ
て、外部端子数を増加させることなくテスト効率の向上
を達成するものである」。またこの特開昭59−208476号
の発明では、入力される「シリアルデータは、通常の信
号レベルより高い信号レベル」として、外部端子数を増
加させないようにしている。
データを受けて、所定の入力端子から直接テストパター
ン信号を内部論理回路に対して供給し、及び／又は内部
論理回路の信号を所定の出力端子に送出させるテストモ
ード信号を形成するテスト回路を内蔵させることによっ
て、外部端子数を増加させることなくテスト効率の向上
を達成するものである」。またこの特開昭59−208476号
の発明では、入力される「シリアルデータは、通常の信
号レベルより高い信号レベル」として、外部端子数を増
加させないようにしている。
従って、この特開昭59−208476号の発明では、試験回
路は入力されるシリアルデータのレベルを検出するレベ
ル検出回路，これを保持するシフトレジスタ，デコーダ
等の種々の部品が必要である。しかし、試験回路は半導
体回路に作り付けにして製造段階で使用するものであ
り、ユーザにとっては半導体回路の実容量を減少させる
のみであるから、あまり複雑で構成部品が多い試験回路
は好ましいとは言えない。
路は入力されるシリアルデータのレベルを検出するレベ
ル検出回路，これを保持するシフトレジスタ，デコーダ
等の種々の部品が必要である。しかし、試験回路は半導
体回路に作り付けにして製造段階で使用するものであ
り、ユーザにとっては半導体回路の実容量を減少させる
のみであるから、あまり複雑で構成部品が多い試験回路
は好ましいとは言えない。
また特開昭61−168051号の発明はシングルチップ・マ
イクロコンピュータのRAMの試験回路に関するものであ
る。このため、ALU等の論理回路の演算結果が正常であ
るか否かを調べるには、RAMの特定のアドレスを適宜の
タイミングでアクセスしてデータを外部へ取出す必要が
生じる。
イクロコンピュータのRAMの試験回路に関するものであ
る。このため、ALU等の論理回路の演算結果が正常であ
るか否かを調べるには、RAMの特定のアドレスを適宜の
タイミングでアクセスしてデータを外部へ取出す必要が
生じる。
また特開昭62−132182号の発明は、大規模集積回路の
試験回路に関するものであり、試験対象の大規模集積回
路を複数のブロックに分割してそれぞれを個別に試験し
得る構成を採っている。従って、特定の論理回路の演算
結果が正しいか否かを調べるような目的には不適当であ
る。
試験回路に関するものであり、試験対象の大規模集積回
路を複数のブロックに分割してそれぞれを個別に試験し
得る構成を採っている。従って、特定の論理回路の演算
結果が正しいか否かを調べるような目的には不適当であ
る。
本発明は以上のような事情に鑑みてなされたものであ
り、たとえばワンチップ・マイクロコンピュータ等の半
導体回路に含まれる種々の論理回路が正常に動作してい
るか否かを迅速に、かつ簡単な操作にて試験し得る半導
体回路の提供を目的とする。
り、たとえばワンチップ・マイクロコンピュータ等の半
導体回路に含まれる種々の論理回路が正常に動作してい
るか否かを迅速に、かつ簡単な操作にて試験し得る半導
体回路の提供を目的とする。
本発明の半導体回路は、論理回路の試験を行うべき試
験信号が外部から入力された場合に、レジスタへのデー
タ入出力を制御する試験用レジスタ制御信号及び該試験
用レジスタ制御信号を選択するための選択信号を出力す
る試験回路と、レジスタ制御回路から出力されるレジス
タ制御信号及び前記試験用レジスタ制御信号が入力さ
れ、前記選択信号により試験用レジスタ制御信号を選択
する選択回路とを備えて、外部からレジスタへのデータ
の入出力を制御する構成にする。
験信号が外部から入力された場合に、レジスタへのデー
タ入出力を制御する試験用レジスタ制御信号及び該試験
用レジスタ制御信号を選択するための選択信号を出力す
る試験回路と、レジスタ制御回路から出力されるレジス
タ制御信号及び前記試験用レジスタ制御信号が入力さ
れ、前記選択信号により試験用レジスタ制御信号を選択
する選択回路とを備えて、外部からレジスタへのデータ
の入出力を制御する構成にする。
本発明の半導体回路では、論理回路の試験を行うべき
試験信号を外部から入力すると、試験回路から、レジス
タへのデータの入出力を制御する試験用レジスタ制御信
号及びこの試験用レジスタ制御信号を選択するための選
択信号を出力する。選択回路は選択信号により試験用レ
ジスタ制御信号を選択してレジスタへのデータの入出力
を可能にする。
試験信号を外部から入力すると、試験回路から、レジス
タへのデータの入出力を制御する試験用レジスタ制御信
号及びこの試験用レジスタ制御信号を選択するための選
択信号を出力する。選択回路は選択信号により試験用レ
ジスタ制御信号を選択してレジスタへのデータの入出力
を可能にする。
これにより、データ転送命令を実行せずに、外部から
の試験信号により、レジスタへのデータの入出力を制御
できる。
の試験信号により、レジスタへのデータの入出力を制御
できる。
以下、本発明をその実施例を示す図面に基づいて詳述
する。
する。
第１図は本発明に係る半導体回路の構成を示すブロッ
ク図である。
ク図である。
図中、１は命令コードの入力端子であり、図示しない
CPU等の制御により命令コード101が入力される。
CPU等の制御により命令コード101が入力される。
２は命令デコーダであり、入力端子１から入力された
命令コード101をデコードする。この命令デコーダ２に
よるデコード結果は制御信号102としてレジスタ制御回
路３及びインタフェイス制御回路４等に与えられる。
命令コード101をデコードする。この命令デコーダ２に
よるデコード結果は制御信号102としてレジスタ制御回
路３及びインタフェイス制御回路４等に与えられる。
３はレジスタ制御回路であり、命令デコーダ２から与
えられる制御信号102に従って後述するレジスタ５と内
部バス８との間のデータの送受を制御するための制御信
号103を出力する。この制御信号103は後述する２入力の
マルチプレクサ９の一方の入力になっている。
えられる制御信号102に従って後述するレジスタ５と内
部バス８との間のデータの送受を制御するための制御信
号103を出力する。この制御信号103は後述する２入力の
マルチプレクサ９の一方の入力になっている。
４は上述の如くインタフェイス制御回路であり、命令
デコーダ２から与えられる制御信号102に従って後述す
るインタフェイス回路６を制御するための制御信号104
を出力する。
デコーダ２から与えられる制御信号102に従って後述す
るインタフェイス回路６を制御するための制御信号104
を出力する。
５は内部バス８に接続されたレジスタである。このレ
ジスタ５はレジスタ制御回路３から与えられる制御信号
103により制御され、自身に格納しているデータを内部
バス８へ出力し、また内部バス８からデータを入力して
自身に格納する。またこのレジスタ５には本発明回路の
試験対象であるたとえばALU等の内部論理回路20が接続
されている。
ジスタ５はレジスタ制御回路３から与えられる制御信号
103により制御され、自身に格納しているデータを内部
バス８へ出力し、また内部バス８からデータを入力して
自身に格納する。またこのレジスタ５には本発明回路の
試験対象であるたとえばALU等の内部論理回路20が接続
されている。
内部論理回路20は、レジスタ５に格納されているデー
タを取込んで所定の論理演算を実行し、その結果を再度
レジスタ５に格納する。
タを取込んで所定の論理演算を実行し、その結果を再度
レジスタ５に格納する。
６はインタフェイス回路であり、内部バス８に接続さ
れている。このインタフェイス回路６はインタフェイス
制御回路４から与えられる制御信号104により制御さ
れ、外部端子７から入力されたデータを内部バス８へ出
力し、またインタフェイス回路６からデータを取込んで
外部端子７へ出力する。
れている。このインタフェイス回路６はインタフェイス
制御回路４から与えられる制御信号104により制御さ
れ、外部端子７から入力されたデータを内部バス８へ出
力し、またインタフェイス回路６からデータを取込んで
外部端子７へ出力する。
９は２入力のマルチプレクサであり、レジスタ制御回
路３から出力される制御信号103が一方の入力になって
いる。また他方の入力は、後述する試験回路10から出力
される試験用レジスタ制御信号108となっている。更
に、このマルチプレクサ９の出力信号110を制御信号103
とするか試験用レジスタ制御信号108とするかを選択す
る信号が試験回路10から制御信号切換え信号105として
与えられている。このマルチプレクサ９の出力信号11
0、即ち制御信号103または試験用レジスタ制御信号108
のいずれかがレジスタ制御信号110としてレジスタ５に
与えられている。
路３から出力される制御信号103が一方の入力になって
いる。また他方の入力は、後述する試験回路10から出力
される試験用レジスタ制御信号108となっている。更
に、このマルチプレクサ９の出力信号110を制御信号103
とするか試験用レジスタ制御信号108とするかを選択す
る信号が試験回路10から制御信号切換え信号105として
与えられている。このマルチプレクサ９の出力信号11
0、即ち制御信号103または試験用レジスタ制御信号108
のいずれかがレジスタ制御信号110としてレジスタ５に
与えられている。
10は上述の如く本発明の半導体回路に備える論理回路
の試験回路であり、モード、即ち回路全体を通常の動作
状態とするか、または試験状態とするかを切換えるため
の第１の信号、即ちモード切換え信号が入力される第１
の外部入力端子12,マルチプレクサ９及びインタフェイ
ス回路６に対する試験状態時の制御信号（第２の信号）
が入力される第２の外部入力端子11a,11b,11c,11d等が
備えられている。またこの試験回路10の出力としては、
上述の試験用レジスタ制御信号108,レジスタ制御回路３
用の制御信号切換え信号105の他に、試験用インタフェ
イス回路制御信号109及びインタフェイス回路６をイン
タフェイス制御回路４からの制御信号104で制御するか
または上述の試験用インタフェイス回路制御信号109で
制御するかを指示するインタフェイス回路６用の制御信
号切換え信号106がある。
の試験回路であり、モード、即ち回路全体を通常の動作
状態とするか、または試験状態とするかを切換えるため
の第１の信号、即ちモード切換え信号が入力される第１
の外部入力端子12,マルチプレクサ９及びインタフェイ
ス回路６に対する試験状態時の制御信号（第２の信号）
が入力される第２の外部入力端子11a,11b,11c,11d等が
備えられている。またこの試験回路10の出力としては、
上述の試験用レジスタ制御信号108,レジスタ制御回路３
用の制御信号切換え信号105の他に、試験用インタフェ
イス回路制御信号109及びインタフェイス回路６をイン
タフェイス制御回路４からの制御信号104で制御するか
または上述の試験用インタフェイス回路制御信号109で
制御するかを指示するインタフェイス回路６用の制御信
号切換え信号106がある。
このような本発明の論理回路用試験回路10を含む半導
体回路の動作は以下の如くである。
体回路の動作は以下の如くである。
まず、試験回路10の第１の外部入力端子12にローレベ
ルの信号が与えられている場合には、通常の動作を行
う。即ち、第１の外部入力端子12への信号入力がローレ
ベルである場合には、レジスタ制御回路３用の制御信号
切換え信号105及びインタフェイス回路６用の制御信号
切換え信号106は共にローレベルであり、レジスタ５に
はレジスタ制御回路３から出力される制御信号103が、
またインタフェイス回路６にはインタフェイス制御回路
４から出力される制御信号104がそれぞれ与えられる。
ルの信号が与えられている場合には、通常の動作を行
う。即ち、第１の外部入力端子12への信号入力がローレ
ベルである場合には、レジスタ制御回路３用の制御信号
切換え信号105及びインタフェイス回路６用の制御信号
切換え信号106は共にローレベルであり、レジスタ５に
はレジスタ制御回路３から出力される制御信号103が、
またインタフェイス回路６にはインタフェイス制御回路
４から出力される制御信号104がそれぞれ与えられる。
従って、このような場合には前述の従来例同様に動作
する。
する。
入力端子１に命令コード101が入力されると、この命
令コードは命令デコーダ２によりデコードされて制御信
号102が命令デコーダ２から出力される。以下、仮に命
令コード101がデータ転送の命令コード、即ちインタフ
ェイス回路６の外部端子７からレジスタ５へ内部バス８
を介してデータを格納し、あるいはレジスタ５から内部
バス８及びインタフェイス回路６を介して外部端子７へ
データを出力する命令コードであるとする。
令コードは命令デコーダ２によりデコードされて制御信
号102が命令デコーダ２から出力される。以下、仮に命
令コード101がデータ転送の命令コード、即ちインタフ
ェイス回路６の外部端子７からレジスタ５へ内部バス８
を介してデータを格納し、あるいはレジスタ５から内部
バス８及びインタフェイス回路６を介して外部端子７へ
データを出力する命令コードであるとする。
制御信号102はレジスタ制御回路３及びインタフェイ
ス制御回路４に与えられるので、レジスタ制御回路３は
制御信号102に対応する制御信号103をレジスタ５へ、ま
たインタフェイス制御回路４は制御信号102に対応する
制御信号104をインタフェイス回路６に出力する。
ス制御回路４に与えられるので、レジスタ制御回路３は
制御信号102に対応する制御信号103をレジスタ５へ、ま
たインタフェイス制御回路４は制御信号102に対応する
制御信号104をインタフェイス回路６に出力する。
入力端子１に入力された命令コード101がレジスタ５
から外部端子７へのデータの出力である場合には、レジ
スタ５はレジスタ制御回路３から与えられた制御信号10
3に従って、データを内部バス８へ出力し、インタフェ
イス回路６はインタフェイス制御回路４から与えられた
制御信号104に従って内部バス８からデータを取込んで
外部端子７へ出力する。また入力端子１に入力された命
令コードが外部端子７からレジスタ５へのデータのセッ
トである場合は、インタフェイス回路６はインタフェイ
ス制御回路４から与えられた制御信号104に従って外部
端子７からデータを取込んで内部バス８へ出力し、レジ
スタ５はレジスタ制御回路３から与えられた制御信号10
3に従って内部バス８からデータを取込み格納する。レ
ジスタ５に格納されたデータは内部論理回路20へ与えら
れる。
から外部端子７へのデータの出力である場合には、レジ
スタ５はレジスタ制御回路３から与えられた制御信号10
3に従って、データを内部バス８へ出力し、インタフェ
イス回路６はインタフェイス制御回路４から与えられた
制御信号104に従って内部バス８からデータを取込んで
外部端子７へ出力する。また入力端子１に入力された命
令コードが外部端子７からレジスタ５へのデータのセッ
トである場合は、インタフェイス回路６はインタフェイ
ス制御回路４から与えられた制御信号104に従って外部
端子７からデータを取込んで内部バス８へ出力し、レジ
スタ５はレジスタ制御回路３から与えられた制御信号10
3に従って内部バス８からデータを取込み格納する。レ
ジスタ５に格納されたデータは内部論理回路20へ与えら
れる。
一方、試験回路10の第１の外部入力端子12にハイレベ
ルの信号（第１の信号）が与えられている場合には、試
験状態となる。即ち、第１の外部入力端子12への信号入
力がハイレベルである場合には、レジスタ制御回路３用
の制御信号切換え信号105及びインタフェイス回路６用
の制御信号切換え信号106は共にハイレベルに転じ、レ
ジスタ５には試験回路10から出力される試験用レジスタ
制御信号108が、またインタフェイス回路６には試験回
路10から出力される試験用インタフェイス回路制御信号
109がそれぞれ与えられる。
ルの信号（第１の信号）が与えられている場合には、試
験状態となる。即ち、第１の外部入力端子12への信号入
力がハイレベルである場合には、レジスタ制御回路３用
の制御信号切換え信号105及びインタフェイス回路６用
の制御信号切換え信号106は共にハイレベルに転じ、レ
ジスタ５には試験回路10から出力される試験用レジスタ
制御信号108が、またインタフェイス回路６には試験回
路10から出力される試験用インタフェイス回路制御信号
109がそれぞれ与えられる。
従ってこのような状態で、レジスタ５にインタフェイ
ス回路６の外部端子７から内部バス８を介してデータを
セットさせる命令を意味するデータ（第２の信号）を試
験回路10の第２の外部入力端子11a,11b,11c,11dへ入力
すると、試験回路10はこの第２の外部入力端子11a,11b,
11c,11dに入力されたデータに従って試験用レジスタ制
御信号108及び試験用インタフェイス回路制御信号109を
出力する。
ス回路６の外部端子７から内部バス８を介してデータを
セットさせる命令を意味するデータ（第２の信号）を試
験回路10の第２の外部入力端子11a,11b,11c,11dへ入力
すると、試験回路10はこの第２の外部入力端子11a,11b,
11c,11dに入力されたデータに従って試験用レジスタ制
御信号108及び試験用インタフェイス回路制御信号109を
出力する。
これにより、インタフェイス回路６では試験回路10か
ら与えられた試験用インタフェイス回路制御信号109に
従って、外部端子７からデータを取込んで内部バス８へ
出力する。そして、レジスタ５では、試験回路10から与
えられた試験用レジスタ制御信号108に従って、既にイ
ンタフェイス回路６から内部バス８へ出力されているデ
ータを取込み格納する。このレジスタ５に格納されたデ
ータは内部論理回路20に与えられて所定の論理演算が実
行される。そして、この内部論理回路20による演算結果
のデータは再度レジスタ５に格納される。
ら与えられた試験用インタフェイス回路制御信号109に
従って、外部端子７からデータを取込んで内部バス８へ
出力する。そして、レジスタ５では、試験回路10から与
えられた試験用レジスタ制御信号108に従って、既にイ
ンタフェイス回路６から内部バス８へ出力されているデ
ータを取込み格納する。このレジスタ５に格納されたデ
ータは内部論理回路20に与えられて所定の論理演算が実
行される。そして、この内部論理回路20による演算結果
のデータは再度レジスタ５に格納される。
一方、上述のようにしてレジスタ５に格納されている
内部論理回路20による演算結果のデータを内部バス８を
介してインタフェイス回路６から外部端子７へ出力させ
る命令を意味するデータ（第２の信号）を試験回路10の
第２の外部入力端子11a,11b,11c,11dへ入力すると、試
験回路10はこの第２の外部入力端子11a,11b,11c,11dに
入力されたデータに従って試験用レジスタ制御信号108
及び試験用インタフェイス回路制御信号109を出力す
る。
内部論理回路20による演算結果のデータを内部バス８を
介してインタフェイス回路６から外部端子７へ出力させ
る命令を意味するデータ（第２の信号）を試験回路10の
第２の外部入力端子11a,11b,11c,11dへ入力すると、試
験回路10はこの第２の外部入力端子11a,11b,11c,11dに
入力されたデータに従って試験用レジスタ制御信号108
及び試験用インタフェイス回路制御信号109を出力す
る。
レジスタ５では、試験回路10から与えられた試験用レ
ジスタ制御信号108に従って、自身に格納されているデ
ータ、即ちレジスタ５に接続されている論理回路20の演
算結果のデータを内部バス８へ出力する。またインタフ
ェイス回路６では、試験回路10から与えられた試験用イ
ンタフェイス回路制御信号109に従って、既にレジスタ
５から内部バス８へ出力されているデータを内部バス８
から取込み、外部端子７へ出力する。
ジスタ制御信号108に従って、自身に格納されているデ
ータ、即ちレジスタ５に接続されている論理回路20の演
算結果のデータを内部バス８へ出力する。またインタフ
ェイス回路６では、試験回路10から与えられた試験用イ
ンタフェイス回路制御信号109に従って、既にレジスタ
５から内部バス８へ出力されているデータを内部バス８
から取込み、外部端子７へ出力する。
従って、インタフェイス回路６の外部端子７からデー
タを入力してレジスタ５にセットし、このデータに対す
る内部論理回路20の演算結果を再度レジスタ５に格納
し、これをインタフェイス回路６に転送して外部端子７
から出力する処理が、入力端子１にデータ転送命令の命
令コードを入力すること無く、試験回路10の制御により
直接実行されるので、外部端子７から出力されたデータ
を調べることにより論理回路が正常に動作しているか否
かを迅速に且つ比較的簡単な処理にて試験することが出
来る。
タを入力してレジスタ５にセットし、このデータに対す
る内部論理回路20の演算結果を再度レジスタ５に格納
し、これをインタフェイス回路６に転送して外部端子７
から出力する処理が、入力端子１にデータ転送命令の命
令コードを入力すること無く、試験回路10の制御により
直接実行されるので、外部端子７から出力されたデータ
を調べることにより論理回路が正常に動作しているか否
かを迅速に且つ比較的簡単な処理にて試験することが出
来る。
以上に詳述した如く、本発明によれば、半導体回路に
含まれる論理回路それぞれが正常に動作しているか否か
を、迅速に且つ比較的簡易な処理にて試験することが可
能な半導体回路を提供できる。
含まれる論理回路それぞれが正常に動作しているか否か
を、迅速に且つ比較的簡易な処理にて試験することが可
能な半導体回路を提供できる。
第１図は本発明に係る半導体回路の構成を示すブロック
図、第２図は従来の論理回路を含む半導体回路の構成を
含むブロック図である。 ３……レジスタ制御回路、４……インタフェイス制御回
路、５……レジスタ、６……インタフェイス回路、８…
…内部バス、９……マルチプレクサ、10……試験回路、
11a,11b,11c,11d……第２の外部入力端子、12……第１
の外部入力端子、20……内部論理回路、103……レジス
タ用制御信号、104……インタフェイス回路用制御信
号、105……レジスタ用制御信号切換え信号、106……イ
ンタフェイス回路用制御信号切換え信号、108……試験
用レジスタ制御信号、109……試験用インタフェイス回
路制御信号 なお、各図中同一符号は同一又は相当部分を示す。
図、第２図は従来の論理回路を含む半導体回路の構成を
含むブロック図である。 ３……レジスタ制御回路、４……インタフェイス制御回
路、５……レジスタ、６……インタフェイス回路、８…
…内部バス、９……マルチプレクサ、10……試験回路、
11a,11b,11c,11d……第２の外部入力端子、12……第１
の外部入力端子、20……内部論理回路、103……レジス
タ用制御信号、104……インタフェイス回路用制御信
号、105……レジスタ用制御信号切換え信号、106……イ
ンタフェイス回路用制御信号切換え信号、108……試験
用レジスタ制御信号、109……試験用インタフェイス回
路制御信号 なお、各図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】レジスタへのデータの入出力を制御するた
めのレジスタ制御信号を出力するレジスタ制御回路と、
前記レジスタに格納されているデータに対して論理演算
を行い、またこの論理演算の結果を前記レジスタへ与え
る論理回路とを備えた半導体回路において、 前記論理回路の試験を行うべき試験信号が外部から入力
された場合に、前記レジスタへのデータの入出力を制御
する試験用レジスタ制御信号及び該試験用レジスタ制御
信号を選択するための選択信号を出力する試験回路と、
前記レジスタ制御信号及び前記試験用レジスタ制御信号
が入力され、前記選択信号により試験用レジスタ制御信
号を選択する選択回路とを備え、該選択回路が選択した
信号を、前記レジスタへデータの入出力を制御すべく与
える構成にしてあることを特徴とする半導体回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221166A JP2594130B2 (ja) | 1988-09-02 | 1988-09-02 | 半導体回路 |
| US07/269,507 US4961191A (en) | 1988-09-02 | 1988-11-10 | Test circuit for logic circuits |
| DE3911840A DE3911840A1 (de) | 1988-09-02 | 1989-04-11 | Testschaltung fuer logische schaltungen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221166A JP2594130B2 (ja) | 1988-09-02 | 1988-09-02 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0267979A JPH0267979A (ja) | 1990-03-07 |
| JP2594130B2 true JP2594130B2 (ja) | 1997-03-26 |
Family
ID=16762505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63221166A Expired - Lifetime JP2594130B2 (ja) | 1988-09-02 | 1988-09-02 | 半導体回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4961191A (ja) |
| JP (1) | JP2594130B2 (ja) |
| DE (1) | DE3911840A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2584673B2 (ja) * | 1989-06-09 | 1997-02-26 | 株式会社日立製作所 | テストデータ変更回路を有する論理回路テスト装置 |
| US5048021A (en) * | 1989-08-28 | 1991-09-10 | At&T Bell Laboratories | Method and apparatus for generating control signals |
| US5132973A (en) * | 1989-11-06 | 1992-07-21 | Hewlett-Packard Company | Testable embedded RAM arrays for bus transaction buffering |
| US5023485A (en) * | 1989-12-04 | 1991-06-11 | Texas Instruments Incorporated | Method and circuitry for testing a programmable logic device |
| GB9008544D0 (en) * | 1990-04-17 | 1990-06-13 | Smiths Industries Plc | Electrical assemblies |
| US5869979A (en) * | 1996-04-05 | 1999-02-09 | Altera Corporation | Technique for preconditioning I/Os during reconfiguration |
| US5828985A (en) * | 1996-11-20 | 1998-10-27 | Advantest Corp. | Semiconductor test system |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4357703A (en) * | 1980-10-09 | 1982-11-02 | Control Data Corporation | Test system for LSI circuits resident on LSI chips |
| US4507727A (en) * | 1982-02-11 | 1985-03-26 | Texas Instruments Incorporated | Microcomputer with ROM test mode of operation |
| JPS59208476A (ja) * | 1983-05-13 | 1984-11-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61168051A (ja) * | 1985-01-22 | 1986-07-29 | Nec Corp | シングルチツプ・マイクロコンピユ−タ |
| JPS62132182A (ja) * | 1985-12-04 | 1987-06-15 | Nec Corp | 試験回路付大規模集積回路 |
| JPH0691140B2 (ja) * | 1986-07-11 | 1994-11-14 | 日本電気株式会社 | 半導体集積回路 |
| US4710927A (en) * | 1986-07-24 | 1987-12-01 | Integrated Device Technology, Inc. | Diagnostic circuit |
| US4831623A (en) * | 1987-07-16 | 1989-05-16 | Raytheon Company | Swap scan testing of digital logic |
| JPH089047A (ja) * | 1994-06-23 | 1996-01-12 | Matsushita Electric Ind Co Ltd | ホームエレクトロニクス装置 |
-
1988
- 1988-09-02 JP JP63221166A patent/JP2594130B2/ja not_active Expired - Lifetime
- 1988-11-10 US US07/269,507 patent/US4961191A/en not_active Expired - Lifetime
-
1989
- 1989-04-11 DE DE3911840A patent/DE3911840A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3911840A1 (de) | 1990-03-15 |
| US4961191A (en) | 1990-10-02 |
| DE3911840C2 (ja) | 1991-04-25 |
| JPH0267979A (ja) | 1990-03-07 |
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