JPH0260145B2 - - Google Patents

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JPH0260145B2
JPH0260145B2 JP18086783A JP18086783A JPH0260145B2 JP H0260145 B2 JPH0260145 B2 JP H0260145B2 JP 18086783 A JP18086783 A JP 18086783A JP 18086783 A JP18086783 A JP 18086783A JP H0260145 B2 JPH0260145 B2 JP H0260145B2
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data
chip
gate
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International Business Machines Corp
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Publication of JPH0260145B2 publication Critical patent/JPH0260145B2/ja
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    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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    • G01R31/318555—Control logic
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • Test And Diagnosis Of Digital Computers (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)
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  • Testing Of Individual Semiconductor Devices (AREA)
  • Control Of Motors That Do Not Use Commutators (AREA)
  • Selective Calling Equipment (AREA)
  • Maintenance And Management Of Digital Transmission (AREA)

Description

【発明の詳細な説明】 〔発明の分野〕 本発明はデイジタル・コンピユータで用いるた
めのLSSD論理システムに関し、更に詳細にいえ
ば、集積回路チツプ上のLSSDスキヤン・ストリ
ングを多重使用するための論理に関する。
〔背景技術〕
論理回路のテスト技術として、LSSD（レベ
ル・センシテイブ・スキヤン・デザイン）技術が
知られている。最も基本的な形では、LSSDの原
理は、入力パツドからLSSDシフト・レジスタの
直列入力への専用の直列データ路を使用してテス
ト・データをスキヤン・インし、そしてテスト期
間にテスト・データを、テストされるべき集積回
路チツプ上の組込み論理（embedded logic）へ
出力することを含む。テスト期間に、組込み論理
はLSSDスキヤン・ストリング即ちLSSDスキヤ
ン経路からのテスト・データ入力を処理し、その
論理処理の結果を、その組込み論理と関連する出
力LSSDシフト・レジスタへ出力する。出力
LSSDシフト・レジスタはテスト結果データを、
同じまたは別のLSSDスキヤン・ストリング直列
に出力し、またテスト結果データはテスト結果の
分析のためにチツプから直列に出力される。これ
らの原理は例えば、特公昭52−25287号公報、特
公昭52−28614号公報、特公昭52−30337号公報、
および特開昭53−3752号公報に示されている。
〔発明の概要〕
本発明の目的は集積回路チツプ上のLSSDスト
リングを多重使用することである。
他の目的は検出されたパリテイ・エラーに応答
して集積回路論理チツプ上の論理経路を再構成す
ることである。
他の目的は集積回路チツプ上のLSSDストリン
グを多重使用することにより、検出されたパリテ
イ・エラーに応答して集積回路論理チツプ上の論
理経路を再構成することである。
他の目的はテストが行なわれていない期間に、
LSSDストリングにより集積回路論理チツプ上の
論理ブロツク制御パラメータを与えることであ
る。
本発明によれば、集積デイジタル論理回路チツ
プ上のLSSDストリングは、集積回路チツプ上の
種々の部分へテスト・データを転送する正規の機
能に加えて、集積回路チツプ上の論理ブロツクへ
制御パラメータを与える機能及び集積回路チツプ
上の再構成論理へ再構成メツセージを与える機能
の多重機能を行なうのに用いられる。これによれ
ば、これらの機能に用いられる集積回路チツプ上
のＩ／Ｏパツドの数を減じることができる。
〔実施例〕
第１図は本発明を適用しうる多チツプ・システ
ムの構成を示している。この図では、４つのデイ
ジタル論理集積回路チツプ２４Ａ〜２４Ｄがアレ
イ処理のため縦続形で接続されている。例えば、
16点高速フーリエ変換が入力線２０２のデータ入
力について行なわれるものとすると、最初のチツ
プ２４Ａは最初の２点バタフライ計算（two−
point butterfly computation）を行ない、その
結果は次のチツプ２４Ｂの入力への線２０２Ｂに
出力される。チツプ２４Ｂは次に第２の２点バタ
フライ計算を行ない、その結果はチツプ２４Ｃへ
の線２０２Ｃに出力される。チツプ２４Ｃは第３
の２点バタフライ計算を行ない、最後のチツプ２
４Ｄへの線２０２Ｄにその結果を出力する。チツ
プ２４Ｄは第４の２点バタフライ計算を行ない、
線２０にその結果を出力する。16点バタフライ計
算は夫々のチツプの動作に依存するから、16点バ
タフライ計算をうまく実行するためには、夫々の
チツプにより実行される算術演算を統制的に制御
する必要があり、各チツプは信頼性をもつてその
動作を実行しなければならない。
グループ制御装置２２はプログラムされたマイ
クロプロセツサであり、夫々の入力１０Ａ〜１０
Ｄを介してデイジタル論理集積回路チツプ２４Ａ
〜２４Ｄに接続された制御バス１０を有する。制
御バス１０はグループ制御装置２２とチツプ２４
Ａ〜２４Ｄとの間で制御情報を通し、相互依存性
のあるチツプの算術演算を統制する所要の演算制
御機能を実行する。制御バス１０は更にグループ
制御装置２２とチツプ２４Ａ〜２４Ｄとの間でテ
スト情報を通し、選択されたテスト期間の間に
LSSD技術を用いて動作テストを行なう。このよ
うなテストの結果、チツプ２４Ａ〜２４Ｄの特定
の１つで障害状態が示されたときは、グループ制
御装置２２から制御バス１０を介してその障害チ
ツプへ再構成情報を伝送し、障害チツプの再構成
を制御することができる。このとき障害チツプは
所望の結果を発生するように、例えば、上述の16
点バタフライ計算をうまく完了されるように、低
下モードで動作することができる。
第１図に示されているチツプに接続された他の
線はメモリ・バスＭ１〜Ｍ４を含み、そのうちの
いくつかは例えばＡ／Ｄコンバータのような周辺
装置へのＩ／Ｏバスとしても働く。補助データ入
力線２０３Ａ〜２０３Ｄは低下モードでも動作で
きない障害チツプを迂回してデータを送るのに用
いられる。補助テスト入力線１４は製造期間にチ
ツプ２４Ａ〜２４Ｄの特殊テストを行なうのに用
いられる。
第２図はチツプ２４Ａ〜２４Ｄの１つ（以下チ
ツプ２４と示す）の詳細を示している。制御バス
１０は７つのデイジタル信号線、即ち直列制御／
テスト入力線50、直列制御／テスト出力線５２、
タイプＡ線５４、タイプＢ線５６、選択線５８、
クロツク線６０、および信号出力線６２を含む。
これらの線は第３図に詳細に示されているチツプ
２４上のモニタ回路１００に接続される。モニタ
回路１００は制御バス１０とチツプ２４の間の制
御インタフエイスとして働き、チツプ２４上の
種々の制御及び演算論理と相互接続する。デー
タ・バス２０２Ａ〜２０２Ｄは第２図ではデー
タ・バス２０２として参照する。データ・バス２
０２は８つのデータ線Ｄ０〜Ｄ７及びパリテイ線
Ｐを有する。この例では奇数パリテイ則が用いら
れ、したがつてデータ・バス２０２により入力さ
れる２進１の総数は常に奇数でなければならず、
パリテイ線Ｐはこの奇数パリテイ則に従つて２進
０または２進１の値をとる。データ・バス２０２
のデータ入力が偶数パリテイを持つ場合、これは
８つのデータ線Ｄ０〜Ｄ７の１つにデータ・エラ
ーが生じたことを表わす。チツプ２４上の再構成
論理２２５はグループ制御装置２２から送られる
コマンドに応答し、妥当な８ビツト情報が線２４
８を介してチツプ２４上の組合せ論理機能ブロツ
ク１１０へ出力されるようにデータ線Ｄ０〜Ｄ７
及びパリテイ線Ｐを再構成する。この状態下で動
作している場合、チツプはパリテイ線Ｐのパリテ
イ・エラー表示を利用できなくなり、このモード
の動作は低下モードの動作といわれる。再構成論
理２２５を制御する再構成メツセージはグループ
制御装置２２からバス１０の線５０を介してビツ
ト直列にモニタ１００に送られる。線５０の再構
成メツセージ・データ入力はスキヤン・ゲート７
８を通し、直列スキヤン・ストリング２１０を介
して再構成シフト・レジスタ２１２に送られる。
再構成デコーダ２１６はシフト・レジスタ２１２
の再構成メツセージに応答して再構成論理２２５
を制御し、パリテイ線Ｐとデータ入力線Ｄ０〜Ｄ
７のうちの１つの障害データ入力線とに対する経
路を変更する。この動作は第４図に関連して後述
する。再構成論理２２５及び再構成デコーダ２１
６はインタフエンス・ポート２００の一部を形成
する。
チツプ上の組合せ論理回路１１０の動作可能性
を調べるため周期的にテストが行なわれる。これ
は、テスト期間に線５０を介してモニタ１００の
スキヤン・ゲート７８へテスト・パターンをビツ
ト直列に入力するLSSDの原理を用いて行なわれ
る。この直列テスト・パターンは直列スキヤン・
ストリング２１０を介して例えばLSSDシフト・
レジスタ１０４へ出力される。テスト・パターン
のビツトは線１１１により組合せ論理機能ブロツ
ク１１０の入力へ並列に出力され、１サイクルの
算術演算が実行される。この算術演算の結果は線
１１８によりLSSDシフト・レジスタ１１４の並
列入力に出力される。次に、結果データ・ビツト
は線１２２により直列スキヤン・ストリング１１
２の出力線１１２′に直列に出力され、スキヤ
ン・ゲート７８に戻される。次いで、テスト結果
ビツトは直列制御／テスト出力線５２によりグル
ープ制御装置２２へ直列に出力され、グループ制
御装置２２でテスト結果の分析が行なわれる。
アレイ処理における算術演算は典型的には、基
本的な算術演算の反復シーケンスを含む。このよ
うな非常に反復性の高い算術演算は汎用コンピユ
ータの場合よりもブランチ及び割込みがはるかに
少ない。そのため、この分野で周知のパイプライ
ン技術を用いて、算術演算の順次部分を同時に実
行することができる。したがつて、特定の集積回
路チツプ２４演算論理では、ある限られたレパー
トリーの命令セツトを利用でき、命令記憶装置か
ら新しい命令セツトを頻繁にアクセスする必要が
ない。したがつて、特定のアレイ処理算術演算で
は、その限られた数の命令セツトのうちのどれが
実行されるべきであるかを指定する制御パラメー
タを使用することが可能になる。
本発明によれば、制御セツトアツプ期間に集積
回路チツプ２４の組合せ論理機能ブロツク１１０
へ制御パラメータを伝えるのにビツト直列の
LSSDストリングが用いられる。ある特定の制御
セツトアツプ期間に、制御パラメータ・メツセー
ジは線５０を介してモニタ１００のスキヤン・ゲ
ート７８にビツト直列に入力される。制御パラメ
ータ・メツセージは次に、例えば、直列スキヤ
ン・ストリング２１０を介して制御パラメータ・
シフト・レジスタ１０２の直列入力へ出力され
る。次に制御パラメータ・ビツトは線１０３によ
り組合せ論理ブロツク１１０の制御入力に並列に
出力される。１１２のような付加的なスキヤン・
ストリングは１１４のような付加的なLSSDシフ
ト・レジスタ及び１１５のような付加的な制御パ
ラメータ・シフト・レジスタをスキヤン・ゲート
７８に接続する。スキヤン・ゲート７８はスキヤ
ン・ストリング２１０，１１２は選択的に線５
０，５２へ接続することができる。このように、
集積回路チツプ上のＩ／Ｏパツド及び直列スキヤ
ン・ストリングを効率的に使用でき、直列スキヤ
ン・ストリングを、LSSDテスト、障害データ経
路の再構成及び集積回路チツプ２４上の組合せ論
理機能ブロツクへの制御パラメータの伝達のため
に多重使用できる。
典型的な集積回路チツプ２４は５万個ものゲー
トを含み、その回路の信頼性のあるテストを行な
いうる程度に十分に短いスキヤン・ストリング及
び十分な機能的分離を与えるためには、1000個程
度のLSSDラツチを必要とする。実際のLSSDテ
スト技術では一般に、スキヤン・ストリング当り
200個のLSSDラツチが限界と考えられるから、
この例の場合はチツプ２４上に少なくとも５つの
直列スキヤン・ストリングがある。線５０，５２
を複数の直列スキヤン・ストリング１１２，２１
０などへ選択的に接続するため、モニタ１００の
スキヤン・ゲート７８はこれらの線の間で選択的
にスイツチできる。これについては第３図と連関
して説明する。
第３図に示されるモニタ１００はタイプ・デコ
ーダ５５へのタイプＡ線５４及びタイプＢ線５６
の入力を有し、タイプ・デコーダ５５は入力ゲー
ト５１及び出力ゲート５３への出力を有する。タ
イプＡ線５４及びタイプＢ線５６の信号の２進値
は４つのタイプのメツセージのどれが直列制御／
テスト入力線５０に入力されるかを表わす。Ａが
０でＢが０または１の場合、線５０のメツセージ
入力はコマンドである。Ａが１でＢが０の場合、
線５０のメツセージ入力は割込みである。Ａが１
でＢが１の場合、線５０のメツセージ入力はスキ
ヤン・データである。
入力ゲート５１は線５４のＡの値が０のときタ
イプ・デコーダ５５からの信号に応答して線５０
のメツセージ入力を線８２へ転送する。入力ゲー
ト５１は線５４のＡの値が１で線５６のＢの値が
０のとき線５０のメツセージ入力を線８６へ転送
する。入力ゲート５１は線５４のＡの値及び線５
６のＢの値が１のとき線５０のメツセージ入力を
線８４へ転送する。
次に、第３図のモニタ１００の３つの異なるタ
イプの動作、即ち、制御パラメータの変更、
LSSDテスト、及び検出されたパリテイ・エラー
に基づくデータ線の再構成、の実行に関連してモ
ニタ１００の構造について詳しく説明する。
〔制御パラメータの変更〕
チツプ２４の演算論理における制御パラメータ
を変更するためには、その制御パラメータ・シフ
ト・レジスタを含むスキヤン・ストリングを選択
し、演算動作を停止させ、その制御パラメータ・
シフト・レジスタへ新しい制御パラメータをスキ
ヤン・インし、次に演算動作を再開する必要があ
る。これは、次に述べる６ステツプ・シーケンス
で達成される。
最初の時間間隔では、タイプＡ線の信号及びタ
イプＢ線の信号は２進０であり、直列入力線５０
に受取られるイメージがコマンドであることを示
す。コマンド・メツセージは16ビツトの長さであ
り、入力ゲート５１、線８２を介して命令レジス
タ６４へ転送される。コマンド・メツセージは３
つの基本フイールドを有する、即ち、ビツト０〜
２は命令フイールドを構成し、ビツト３〜７はア
ドレス・フイールドを構成し、ビツト８〜15はモ
ード・フイールドを構成する。ビツト０〜２は命
令レジスタ６４から線６６を介してデコーダ６８
へ入力される。このフイールドからは５つの命令
がデコードされる、即ち、モード・レジスタ・ロ
ード命令、ステータス・レジスタ読取り命令、ス
テータス・レジスタ・リセツト命令、命令レジス
タ６４の16ビツト情報をマルチプレクサMPX８
５及び応答レジスタ８７を介して出力線５２へ戻
す命令レジスタ・エコー命令、及びノー・オペレ
ーシヨン命令である。この最初の時間間隔では、
ビツト０〜２はモード・レジスタ・ロードを指示
する。
ビツド３〜７はアドレスであつて、デコーダ７
２，９５，１０６によつてデコードされ、モー
ド・レジスタ７４，９６，１０７のどれが線８０
のモード・ビツト８〜15を受取るべきかを決め
る。この例では、線７０のアドレスはデコーダ７
２によつてデコードされ、モニタのスキヤン・セ
クシヨンのモード・レジスタ７４が線８０のビツ
ト８〜15を受取るべきであるものとして指示す
る。モード・レジスタ７４にロードされた８ビツ
トはデコーダ７６によつてデコードされ、スキヤ
ン・ストリング２１０を選択する。この選択はス
キヤン・ゲート７８によつて実行され、スキヤ
ン・ゲート７８は入力ゲート５１からのデータ入
力線８４をスキヤン・ストリング２１０の入力線
に接続し、スキヤン・ストリング２１０の出力線
２１０′からのデータ出力線８８を出力線５２に
接続する。
この例における第２の時間間隔では、選択線５
８によりチツプ２４が選択された場合、タイプＡ
線５４及びタイプＢ線５６は２進０であり、デー
タ入力線５０の直列メツセージ入力はコマンドで
ある。このコマンドは、割込み信号を受取つたと
き集積回路チツプ２４での演算処理を停止させる
ように働く割込み時停止コマンドである。この16
ビツト・コマンドは入力ゲート５１から線８２を
介して命令レジスタ６４へ転送される。ビツト０
〜２はモード・レジスタ・ロード命令としてデコ
ーダ６８によりデコードされる。ビツト３〜７は
デコーダ１０６によりデコードされ、モニタのタ
イミング・セクシヨンのモード・レジスタ１０７
がビツト８〜15の情報を受取るべきであることを
指示する。ビツト８〜15は線８０によりモード・
レジスタ１０７に出力され、これは次の割込み信
号を受取つたとき、チツプ上の演算処理をタイミ
ング制御装置１０８により停止させることを指示
するコマンドである。
この例における第３の時間間隔では、チツプ２
４が選択線５８によつて選択されたとき、タイプ
Ａ線は２進１、タイプＢ線は２進０であり、デー
タ入力線５０の直列メツセージが割込み信号であ
ることを示す。線５０のメツセージは入力ゲート
５１から線８６を介してタイミング制御装置１０
８へ転送され、これはチツプ２４の演算論理ブロ
ツクへ停止信号を出力して演算論理動作を停止さ
せる。
この例における第４の時間間隔では、タイプＡ
線５４及びタイプＢ線５６は２進１であり、入力
線５０のメツセージ入力がデータであることを示
す。入力ゲート５１は線８４を介してこのメツセ
ージをスキヤン・ゲート７８へ出力し、スキヤ
ン・ゲート７８は、制御パラメータであるこのデ
ータを、スキヤン線２１０を介して第２図の制御
パラメータ・シフト・レジスタ１０２へ転送す
る。所望に応じて、シフト・レジスタ１０２の制
御パラメータはチツプ上のリセツト信号により組
合せ論理ブロツク１１０へ並列に出力される。
この例における第５の時間間隔では、タイプＡ
線５４及びタイプＢ線は２進０であり、データ入
力線５０のメツセージがコマンドであることを示
す。このコマンド・メツセージは、次の割込み信
号の受信時に集積回路チツプ２４上の演算論理ブ
ロツクにおける演算処理をを再開させるラン・メ
ツセージである。このメツセージは入力ゲート５
１から線８２を介して命令レジスタ６４へ転送さ
れる。ビツト０〜２はデコーダ６８によつてデコ
ードされ、モード・レジスタ・ロードを示す。デ
コーダ１０６は線７０のアドレスをデコードし、
モード・レジスタ１０７が線８０のメツセージを
受取るべきを指示する。ラン・コマンドはタイミ
ング制御装置１０８にロードされ、次の割込み信
号を待機する。
この例における第６の時間間隔では、タイプＡ
線５４は２進１、タイプＢ線５６は２進０であ
り、データ線５０のメツセージが割込み信号であ
ることを示す。この割込み信号は入力ゲート５１
から線８６を介してタイミング制御回路１０８へ
転送され、集積回路チツプ２４の演算論理ブロツ
ク１１０にある演算論理動作を再開させる。
このように、集積回路チツプ上のLSSD直列ス
キヤン・ストリング２１０は集積回路チツプ上の
組合せ論理機能ブロツク１１０の論理動作を制御
する制御パラメータを変更するのに使用できる。
第２のLSSD直列スキヤン・ストリング１１２の
一部である制御パラメータ・シフト・レジスタ１
１５も、制御パラメータ・シフト・レジスタ１０
２に対して述べたように動作できる。
〔LSSDテスト〕
この例ではLSSDテストは次のように行なわれ
る、即ち、グループ制御装置２２（第１図）から
第１の直列スキヤン・ストリング２１０を介して
第１のLSSDシフト・レジスタ１０４へ入力テス
ト・パターンを転送して論理機能ブロツク１１０
へ入力を与え、１つの論理サイクルを実行した
後、そのテスト・パターンの処理結果を第２の
LSSDシフト・レジスタ１１４からスキヤン・ア
ウトし、第２の直列スキヤン・ストリング１１２
を介してグループ制御装置２２に戻しテスト結果
を分析することによつて行なわれる。
この例の第１の時間間隔では、選択線５８がオ
ンにされた場合、タイプＡ線及びタイプＢ線は２
進０であり、入力データ線５０のメツセージがコ
マンドであることを示す。このコマンドは第１の
スキヤン・ストリング２１０を選択する。このコ
マンド・メツセージは入力ゲート５１から線８２
を介して命令レジスタ６４へ転送される。メツセ
ージのビツト８〜15は線８０によりモード・レジ
スタ７４へ転送され、デコーダ７６でデコードさ
れて、スキヤン・ゲート７８はスキヤン・ストリ
ング２１０をデータ入力線８４へ接続する。
この例における第２の時間間隔では、タイプＡ
線及びタイプＢ線は２進０であり、データ線５０
のメツセージ入力がコマンドであることを示す。
このコマンドは割込み時停止コマンドである。こ
のコマンドは入力ゲート５１から線８２を介して
命令レジスタ６４へ転送される。ビツト８〜15は
線８０を介してモード・レジスタ１０７へ転送さ
れてタイミング制御装置１０８へ入力され、次の
割込み信号の受信時に論理ブロツク１１０へ停止
信号が出されることを示す。
この例における第３の時間間隔では、選択線５
８がオンのとき、タイプＡ線５４は２進１、タイ
プＢ線５６は２進０であり、データ入力線５０の
メツセージが割込み信号であることを示す。この
割込み信号は入力ゲート５１から線８６と介して
タイミング制御装置１０８へ転送され、論理機能
ブロツク１１０へ停止信号を発生する。
この例における第４の時間間隔では、選択線が
オンのとき、タイプＡ線５４及びタイプＢ線５６
は２進１であり、直列データ入力線５０のメツセ
ージがデータであることを示す。これはグループ
制御装置２２からのテスト・パターン入力データ
であり、スキヤン・ゲート７８からスキヤン線２
１０を介してLSSDシフト・レジスタ１０４へ転
送される。
この例における第５の時間間隔では、選択線５
８がオンのとき、タイプＡ線５４及びタイプＢ線
５６は２進０であり、直列データ入力線５０のメ
ツセージがコマンドであることを示す。このコマ
ンドは割込み時単一サイクル・コマンドである。
このコマンド・メツセージは線８２を介して命令
レジスタ６４へ転送され、ビツト８〜15は線８０
によりモニタのタイミング・セクシヨンのモー
ド・レジスタ１０７へ転送される。このコマン
ド・メツセージはタイミング制御装置１０８へ転
送され、したがつて次の割込み信号の受信時にタ
イミング制御装置１０８により単一サイクルの論
理動作が開始される。
この例の第６の時間間隔では、選択信号が線５
８に受取られたとき、タイプＡ線５４は２進１、
タイプＢ線５６は２進０であり、割込み信号がデ
ータ線５０に受取られていることを示す。この割
込み信号は入力ゲート５１から線８６を介してタ
イミング制御装置１０８へ転送される。タイミン
グ制御装置は論理ブロツク１１０へ信号を出力
し、論理ブロツク１１０を単一サイクル実行させ
てLSSDシフト・レジスタ１０４の内容に基いて
演算機能を行なわせると共に、その演算機能の結
果を線１１８を介して出力LSSDシフト・レジス
タ１１４へ出力させる。
この例における第７の時間間隔では、選択線５
８がオンのとき、タイプＡ線５４及びタイプＢ線
５６は２進０であり、直列データ線５０のメツセ
ージ入力がコマンドであることを示す。このコマ
ンドはスキヤン・ストリング１１２を選択するコ
マンドである。このコマンド・メツセージは入力
ゲート５１から線８２を介して命令レジスタ６４
に転送され、メツセージのビツト８〜15は線８０
によりモード・レジスタ７４へ転送されデコーダ
７６でデコードされる。デコーダ７６はスキヤ
ン・ゲート７８へ制御信号を出力し、スキヤン・
ストリング１１２の出力線１１２′が信号出力線
８８及び出力ゲート５３を介して直列データ出力
線５２へ接続されるようにスキヤン・ストリング
１１２を接続する。
この例の第８の時間間隔では、選択線５８がオ
ンのとき、タイプＡ線５４及びタイプＢ線は２進
１であり、データがスキヤン・ゲート７８、デー
タ出力線８８、出力ゲート５３を介してデータ出
力線５２へ転送されるべきであることを示す。デ
ータ入力線５０にはダミー・ビツトが受取られ、
入力ゲート５１からデータ入力線８４、スキヤ
ン・ゲート７８を介してスキヤン・ストリング１
１２へ転送される。ダミー・ビツトの代わりに、
線５０のビツト入力は次に行なわれるべきテスト
のためのテスト・パターン入力であつてもよい。
出力LSSDシフト・レジスタ１１４のテスト結果
ビツトは線１２２、直列スキヤン・ストリング１
１２の出力線１１２′、スキヤン・ゲート７８、
データ出力線８８、出力ゲート５３、データ出力
線５２の経路で出力される。テスト結果ビツトは
グループ制御装置２２で受取られ、続くテスト結
果分析のために用いられる。
この例における第９の時間間隔では、選択線５
８がオンのとき、タイプＡ線５４及びタイプＢ線
５６は２進０であり、直列データ入力線５０のメ
ツセージがコマンド・メツセージであり、これは
次の割込みの受取り時に論理ブロツク１１０にお
いて演算動作を再始動させるコマンドである。こ
のコマンドは線８２により命令レジスタ６４へ転
送され、ビツト８〜15は線８０によりモード・レ
ジスタ１０７へ転送され、次の割込み信号の受取
り時にタイミング制御装置１０８からラン信号を
発生させる。
この例の第10の時間間隔では、選択線５８がオ
ンのとき、タイプＡ線５４は２進１、タイプＢ線
５６は２進０であり、データ線５０のメツセージ
が割込み信号であることを示す。このメツセージ
は入力ゲート５１から線８６を介してタイミング
制御装置１０８へ送られる。タイミング制御装置
１０８はこれに応答してチツプ２４の論理ブロツ
ク１１０へラン信号を供給し、チツプにおける演
算動作を再始動させる。このようにして、LSSD
テスト動作が行なわれる。スキヤン・ストリング
２１０の一部であるLSSDシフト・レジスタ２０
４もLSSDシフト・レジスタ１０４に対して述べ
たように動作できる。
〔パリテイ・エラーによる再構成〕
第４図はインタフエンス・ポート２００の再構
成論理２２５を示している。データ・バス２０２
はLSSDシフト・レジスタ２０４に接続され、レ
ジスタ２０４はANDゲート２０８を介して、EX
−OR（排他的OR）２２２〜２３６よりなるパリ
テイ・エラー検出器へ接続される。EX−OR２
２２〜２３４はデータ入力線Ｄ０〜Ｄ７と関連
し、EX−OR２３６はパリテイ線Ｐと関連して
いる。EX−OR２３６へのもう１つの入力はEX
−OR２２２〜２３４の出力である。EX−OR２
３６の出力はパリテイ・エラー検出信号であり、
集積回路チツプ２４へのデータ線Ｄ０〜Ｄ７にパ
リテイ・エラーが生じたことを示す。このような
パリテイ・エラーが検出されたとき、モニタの信
号セクシヨンにおける信号ゲート９７（第３Ｂ
図）は線６２（第３Ｂ図）に信号を出力し、この
信号はバス１０を介してグループ制御装置２２に
送られ、チツプ２４にパリテイ・エラーが存在す
ることを示す。このときグループ制御装置２２
は、LSSDシフト・レジスタ２０４，１０４，１
１４と関連して上述したLSSDテスト手順を用い
て、データ線Ｄ０〜Ｄ７についてテスト・シーケ
ンスを行なう。特定のデータ線Ｄ０〜Ｄ７が障害
データ線として識別されたとき、グループ制御装
置２２はチツプ２４へ再構成メツセージを出力
し、これは次に述べるステツプ・シーケンスで実
行される。
この例における第１の時間間隔では、選択線５
８がオンのとき、タイプＡ線５４及びタイプＢ線
５６は２進０であり、直列データ入力線５０のメ
ツセージがコマンドであることを示す。このコマ
ンドはスキヤン・ストリング２１０を選択する。
このメツセージは入力ゲート５１から線８２を介
して命令レジスタ６４へ転送され、メツセージの
ビツト８〜15はモード・レジスタ７４へ転送され
る。モード・レジスタ７４はこのメツセージをデ
コーダ７６へ出力し、デコーダ７６の出力を受け
てスキヤン・ゲート７８はスキヤン線２１０をデ
ータ入力線８４へ接続する。
この例の第２の時間間隔では、選択線５８がオ
ンのとき、タイプＡ線５４及びタイプＢ線５６は
２進０であり、データ入力線５０のメツセージが
コマンドであることを示す。このコマンドは次の
割込み信号の受信時に演算論理ブロツク１１０が
演算動作を停止すべきであることを示す。コマン
ド・メツセージは入力ゲート５１から線８２を介
して命令レジスタ６４に転送され、ビツト８〜15
は線８０によりタイミング・セクシヨンのモー
ド・レジスタ１０７へ転送される。タイミング制
御装置１０８はモード・レジスタ１０７からメツ
セージを受取り、次の割込み信号の受信時にチツ
プ２４の演算動作を停止させるための準備をす
る。
この例の第３の時間間隔では、選択線５８がオ
ンのとき、タイプＡ線５４は２進１で、タイプＢ
線５６は２進０であり、直列入力データ線５０の
メツセージが割込み信号であることを示す。この
割込み信号は入力ゲート５１から線８６を介して
タイミング制御装置１０８へ転送される。タイミ
ング制御装置１０８は論理ブロツク１１０へ停止
信号を発生し、チツプ２４での演算機能を停止さ
せる。
この例の第４の時間間隔では、選択線５８がオ
ンのとき、タイプＡ線５４及びタイプＢ線５６は
２進１であり、データ線５０のメツセージがデー
タであることを示す。このデータは再構成論理２
２５によりデータ線Ｄ０〜Ｄ７を再構成するため
のスキヤン・データである。再構成メツセージは
データ線５０から入力ゲート５１、データ入力線
８４、スキヤン・ゲート７８を介して、選択され
たスキヤン線２１０へ転送される。再構成メツセ
ージは直列スキヤン・ストリング２１０、制御パ
ラメータ・シフト・レジスタ１０２、LSSDシフ
ト・レジスタ１０４、線２１１を介して再構成シ
フト・レジスタ２１２へ直列に転送される。次に
再構成メツセージは再構成シフト・レジスタ２１
２から再構成デコーダ２１６へ並列に転送され、
次に述べるように、第４図の再構成論理２２５に
よつてデータ線Ｄ０〜Ｄ７の所望の再構成を実行
する。
この例の第５の時間間隔では、選択線５８がオ
ンのとき、タイプＡ線５４及びタイプＢ線５６は
２進０であり、データ線５０のメツセージがコマ
ンドであることを示す。このコマンドは次に受取
る割込み信号で再始動を生じるコマンドである。
このコマンド・メツセージは入力ゲート５１から
線８２を介して命令レジスタ６４に転送される。
ビツト８〜15は線８０によりモニタのタイミン
グ・セクシヨンのモード・レジスタ１０７へ転送
される。タイミング制御装置１０８はモード・レ
ジスタ１０７からこれらのビツトを受取り、次の
割込み信号の受信時に集積回路チツプ２４の論理
ブロツク１１０における演算論理を再始動させる
ようにセツト・アツプされる。
この例の第６の時間間隔では、選択線５８がオ
ンのとき、タイプＡ線５４は２進１、タイプＢ線
５６は２進０であり、直列データ入力線５０のメ
ツセージが割込み信号であることを示す。この信
号は入力ゲート５１から線８６を介してタイミン
グ制御装置１０８へ送られる。タイミング制御装
置１０８はこれに応答して論理ブロツク１１０の
演算論理へラン信号を発生し、チツプで行なわれ
るべき演算機能の動作を再始動させる。
このように、集積回路チツプ２４上のLSSDス
キヤン・ストリングはパリテイ・エラーの検出に
応答して集積回路チツプ上の再構成論理へ再構成
メツセージを転送するのに使用できる。
〔再構成論理〕
第４図は再構成デコーダ２１６及び再構成論理
２２５を示している。再構成シフト・レジスタ２
１２の入力２１１は、第２図に示されるように、
LSSDシフト・レジスタ１０４、制御パラメー
タ・シフト・レジスタ１０２、スキヤン・ストリ
ング２１０を介してスキヤン・ゲート７８に接続
される。再構成シフト・レジスタ２１２は再構成
デコーダ２１６への並列出力及びLSSDシフト・
レジスタ２０４への直列出力２１４（第４Ａ図）
を有する。再構成シフト・レジスタ２１２は直列
入力２１１に再構成ビツトを受取り、これらの再
構成ビツトをデコーダ２１６へ並列に出力する。
LSSDシフト・レジスタ２０４はシフト・レジ
スタ２１２の直列出力に接続された直列入力と、
８つのデータ線Ｄ０〜Ｄ７及びパリテイ線Ｐより
なるデータ・バス線２０２を受取る並列入力とを
有する。LSSDシフト・レジスタ２０４はスキヤ
ン・ゲート７８への直列出力線２１０′（第２図）
及び９つの並列出力線２０６〔２０６（０）〜２
０６（７）及び２０６（Ｐ）〕（第４Ａ図）を有す
る。LSSDシフト・レジスタ２０４は、通常の動
作期間には入力データ・バス２０２からのオペラ
ンド・データを並列出力２０６へ選択的に転送
し、また、LSSDテスト期間にはスキヤン・スト
リング２１０の一部である直列入力線２１４（第
４Ａ図）からのテスト・パターン・データを並列
出力２０６へ転送する。
第４Ａ図の９個のANDゲート２０８（０））〜
２０８（７）及び２０８（Ｐ）は第１の入力とし
て、LSSDシフト・レジスタ２０４の並列出力２
０６（０）〜２０６（７）及び２０６（Ｐ）の対
応する１つを受取り、第２の入力として、再構成
デコーダ２１６の出力２１８（０）〜２１８
（７）及び２１８（Ｐ）の対応する１つを受取る。
ANDゲート２０８は９つの出力２２０（０）〜
２２０（７）及び２２０（Ｐ）を発生する。
８個のANDゲート２０８（０）〜２０８（７）
の出力線２２０（０）〜２２０（７）はEX−
OR回路２２２，２２４，２２６，２２８に接続
される。EX−ORゲート２２２，２２４の出力
はEX−ORゲート２３０の入力に印加される。
EX−ORゲート２２６，２２８の出力はEX−
ORゲート２３２の入力に印加される。EX−OR
ゲート２３０，２３２の出力はEX−ORゲート
２３４の入力に印加される。EX−ORゲート２
３４の出力はEX−ORゲート２３６に入力され
る。EX−OR２３６へのもう１つの入力はパリ
テイ・ビツトと関連する線２２０（Ｐ）である。
データ入力バス２０２に対するパリテイ則は奇数
パリテイであり、したがつてデータ・バス２０２
を構成する９本の線の２進１の総数は奇数でなけ
ればならない。したがつて、パリテイ・エラーが
ないとすれば、EX−OR２３４の出力は常にパ
リテイ線２２０（Ｐ）と反対である。したがつて
EX−ORゲート２３６の出力はパリテイ・エラ
ーが存在しなければ常に２進１である。
データ入力線Ｄ０〜Ｄ７の１つに障害があり、
そしてその障害データ入力線が故意に２進０にに
セツトされるならば、EX−ORゲート２３６の
出力をその障害データ入力線のビツト位置に接続
することにより、データ・バス２０２に最初に伝
送された８ビツト・データの妥当性を復元するこ
とができる。これは８つのANDゲート２４２
（０）〜２４２（７）により達成される。これら
のANDゲート２４２はEX−ORゲート２３６の
出力を第１の入力として受取る。ANDゲート２
４２は第２の入力として、インバータ２３８
（０）〜２３８（７）の出力２４０（０）〜２４
０（７）を受取る。インバータ２３８（０）〜２
３８（７）の入力は線２１８（０）〜２１８
（７）を介して再構成デコーダ２１６の出力に接
続されている。夫々のANDゲート２４２（０）
〜２４２（７）の出力は線２４４（０）〜２４４
（７）を介して８つのORゲート２４６（０）〜
２４６（７）へ接続される。ORゲート２４６の
もう１つの入力はANDゲート２０８（０）〜２
０８（７）の出力線２２０（０）〜２２０（７）
である。ORゲート２４６の出力は夫々分離され
た出力線２４８（０）〜２４８（７）であり、こ
れらはチツプ２４上の論理機能ブロツク１１０へ
与えられる。
再構成論理２２５の動作の一例として、データ
線Ｄ７がチツプ２４への入力において障害を持つ
ものとする。グループ制御装置２２は再構成シフ
ト・レジスタ２１２へ再構成メツセージを入力
し、再構成メツセージは再構成デコーダ２１６に
よりデコードされ線２１８（０）〜２１８（６）
及び２１８（Ｐ）に付勢信号を発生する。線２１
８（７）には付勢信号は出力されない。したがつ
てANDゲート２０８（７）（第４Ａ図）の出力線
２２０（７）には２進０の値が生じる。データ・
バス２０２の９つの線の８個のデータ・ビツト及
びパリテイ・ビツトはそれらがチツプ２４に到達
するまでは妥当であるから、EX−ORゲート２
３６の出力は障害データ線Ｄ７の２進値である。
再構成デコーダ２１６のの出力線２１８（７）の
２進０はインバータ２３８（７）により反転され
てANDゲート２４２（７）を付勢し、EX−OR
２３６の出力を線２４４（７）によりORゲート
２４６（７）へ通す。再構成デコーダ２１６の他
の出力線はすべて２進１であり、したがつて対応
するANDゲート２４２（０）〜２４２（６）を
減勢する。したがつて、障害ビツト線Ｄ７の２進
値を持つEX−ORゲート２３６の出力は対応す
る線２４８（７）へ転送され、一方入力線Ｄ０〜
Ｄ６の２進値は夫々の線２４８（０）〜２４８
（６）を通り、これにより、集積回路チツプ２４
上の組合せ論理ブロツクへ送られるべき８ビツ
ト・データの妥当性を完全に復元することができ
る。
このように、グループ制御装置２２からデータ
線５０を介して送られた直列再構成メツセージは
直列スキヤン・ストリング２１０を介して再構成
シフト・レジスタ２１０へ運ばれ、検出されたパ
リテイ・エラーに応答して、入力データ・バス２
０２の障害ビツト線の再構成を実行することがで
きる。
【図面の簡単な説明】
第１図は夫々本発明のオン・チツプ・モニタを
使用する複数の集積回路チツプを含むシステムの
ブロツク図、第２図は集積回路チツプの詳細な機
能的ブロツク図、第３図は第３Ａ図〜第３Ｃ図の
配置図、第３Ａ図〜第３Ｃ図は本発明のモニタ回
路部の詳細図、第４図は第４Ａ図〜第４Ｄ図の配
置図、第４Ａ図〜第４Ｄ図は本発明のインタフエ
イス・ポート回路部の詳細図である。 第３図において、２４……集積回路チツプ、１
０……制御バス、２０２……データ・バス、７８
……スキヤン・ゲート、１００……モニタ、１１
０……組合せ論理ブロツク、１１２，２１０……
LSSD直列スキヤン・ストリング、１０４，１１
４，２０４……LSSDシフト・レジスタ、１０
２，１１５……制御パラメータ・シフト・レジス
タ、２１２……再構成シフト・レジスタ、２１６
……再構成デコーダ、２２５……再構成論理。

Claims (1)

    【特許請求の範囲】
  1. １ LSSDシフト・レジスタを含む直列スキヤン
    経路および論理回路を含み、テスト時に前記直列
    スキヤン経路を介して前記LSSDシフト・レジス
    タにテスト・データを供給し、該LSSDシフト・
    レジスタから論理回路へテスト・データを供給す
    る集積回路チツプにおいて、前記直列スキヤン経
    路内に制御用シフト・レジスタを設けて、非テス
    ト時に前記直列スキヤン経路を介して前記制御用
    シフト・レジスタに論理回路制御データを供給す
    るようになし、前記直列スキヤン経路をテスト・
    データおよび制御データの転送に兼用するように
    したことを特徴とする、テスト機能を有する集積
    回路チツプ。
JP58180867A 1982-10-29 1983-09-30 テスト機能を有する集積回路チツプ Granted JPS5984539A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US437775 1982-10-29
US06/437,775 US4488259A (en) 1982-10-29 1982-10-29 On chip monitor

Publications (2)

Publication Number Publication Date
JPS5984539A JPS5984539A (ja) 1984-05-16
JPH0260145B2 true JPH0260145B2 (ja) 1990-12-14

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ID=23737827

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Application Number Title Priority Date Filing Date
JP58180867A Granted JPS5984539A (ja) 1982-10-29 1983-09-30 テスト機能を有する集積回路チツプ

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US (1) US4488259A (ja)
EP (1) EP0111053B1 (ja)
JP (1) JPS5984539A (ja)
AT (1) ATE64483T1 (ja)
CA (1) CA1191558A (ja)
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