JP3005250B2 - バスモニター集積回路 - Google Patents
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- G06F11/00—Error detection; Error correction; Monitoring
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- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は一般的に電子回路に関し、より詳細には多数
の集積回路を接続するバス上のデータを観察するデジタ
ルバスモニターに関する。
の集積回路を接続するバス上のデータを観察するデジタ
ルバスモニターに関する。
［従来の技術］ 従来、ボードデザイン上の集積回路の機能的な相互作
用をダイナミックに監視するには高価なテスト装置を必
要とした。テスト中に、外部テスターが集積回路間に生
じるトランザクションを観察する間集積回路は互いに機
能的に作動するようにされる。境界走査等の他の技術で
は集積回路間の相互接続ワイヤリングのオフラインすな
わちスターティックテストが行われるが、集積回路間の
バス径路内に生じるアットスピード機能問題の検出には
有効ではない。
用をダイナミックに監視するには高価なテスト装置を必
要とした。テスト中に、外部テスターが集積回路間に生
じるトランザクションを観察する間集積回路は互いに機
能的に作動するようにされる。境界走査等の他の技術で
は集積回路間の相互接続ワイヤリングのオフラインすな
わちスターティックテストが行われるが、集積回路間の
バス径路内に生じるアットスピード機能問題の検出には
有効ではない。
集積回路間を通過するデータをリアルタイムでダイナ
ミックに（すなわち、回路板の正規動作中に）観察する
能力により、ボード上の多数の集積回路間の機能的相互
作用を監視することができる。高価なテスターや機械的
プローブを使用しないと検出できない時間感知及び／も
しくは断続的な故障をこのようなテストにより判明する
ことができる。システムデータバスをリアルタイムでダ
イナミックに観察する能力によりシステム集積、環境チ
ャンバーテスト、遠隔診断テスト及び組込み自己テスト
が容易になる。
ミックに（すなわち、回路板の正規動作中に）観察する
能力により、ボード上の多数の集積回路間の機能的相互
作用を監視することができる。高価なテスターや機械的
プローブを使用しないと検出できない時間感知及び／も
しくは断続的な故障をこのようなテストにより判明する
ことができる。システムデータバスをリアルタイムでダ
イナミックに観察する能力によりシステム集積、環境チ
ャンバーテスト、遠隔診断テスト及び組込み自己テスト
が容易になる。
従来、集積回路間のデジタルバスをダイナミックに観
察する能力を利用することはでなかった。ボードデザイ
ン上の集積回路間信号径路を監視もしくは観察するのに
使用する現在のテスト法は高価な外部テスター装置及び
信号オードプローブ機構を使用する必要がある。現在の
テスト法に関する一つの問題点は、最新式のボードデザ
インには集積回路が非常に密に集積されているため信号
径路の物理的なプロービングは、不可能とは言わないま
でも、非常に困難なことである。もう一つの問題点はボ
ードテスターが外部テスター及びプローブ器具の利用可
能性に依存することである。所要のテスト装置を輸送し
て現場環境においてシステムをサポートするように維持
することは非常に高価な問題となることがある。
察する能力を利用することはでなかった。ボードデザイ
ン上の集積回路間信号径路を監視もしくは観察するのに
使用する現在のテスト法は高価な外部テスター装置及び
信号オードプローブ機構を使用する必要がある。現在の
テスト法に関する一つの問題点は、最新式のボードデザ
インには集積回路が非常に密に集積されているため信号
径路の物理的なプロービングは、不可能とは言わないま
でも、非常に困難なことである。もう一つの問題点はボ
ードテスターが外部テスター及びプローブ器具の利用可
能性に依存することである。所要のテスト装置を輸送し
て現場環境においてシステムをサポートするように維持
することは非常に高価な問題となることがある。
従って、多数の集積回路を接続するバス上のデータを
ダイナミックに観察するのに使用できるデジタルバスモ
ニター装置に対するニーズが生じた。
ダイナミックに観察するのに使用できるデジタルバスモ
ニター装置に対するニーズが生じた。
本発明に従って、従来のデジタルバステスト装置に付
随する欠点や問題点を実質的に解消もしくは防止するデ
ジタルバスモニターが提供される。
随する欠点や問題点を実質的に解消もしくは防止するデ
ジタルバスモニターが提供される。
本発明のデジタルバスモニターは集積回路が機能モー
ドにある時に多数の集積回路を接続するバス上のデータ
を観察するのに使用することができる。入データを受信
する入力回路が設けられる。テスト回路が入力回路に接
続されて所定状態の検出に応答してデータを分析し記憶
する。所定の状態は論理回路からのデータをレジスタや
メモリ内に記憶された予期データ語と比較して検出する
ことができる。マスキングデータ語を使用して予期デー
タ語の数ビットをマスクして、マスクされたビットがマ
ッチング操作に含まれないようにすることができる。多
数のデジアルバスモニターデバイスを互いに縦続接続に
可変幅データバスの観察及びテストを行うことができ
る。
ドにある時に多数の集積回路を接続するバス上のデータ
を観察するのに使用することができる。入データを受信
する入力回路が設けられる。テスト回路が入力回路に接
続されて所定状態の検出に応答してデータを分析し記憶
する。所定の状態は論理回路からのデータをレジスタや
メモリ内に記憶された予期データ語と比較して検出する
ことができる。マスキングデータ語を使用して予期デー
タ語の数ビットをマスクして、マスクされたビットがマ
ッチング操作に含まれないようにすることができる。多
数のデジアルバスモニターデバイスを互いに縦続接続に
可変幅データバスの観察及びテストを行うことができ
る。
本発明のデジタルバスモニターは従来技術に比べてい
くつかの技術的利点を提供する。本発明のデジタルバス
モニターはボードデザイン内に埋設することができ、ボ
ードのライフサイクルを通じて、生成テストからフィー
ルドサービス及びメンテナンスまで起動することができ
る。もう一つの利点はデジタルバスモニターはモードの
回路の性能を妨げないことである。被モニター信号はデ
ジタルバスモニターを通す必要はなく、単にデジタルバ
スモニターへ入力されるため、これらのデバイスの使用
中に重大な機能的ペナルティが課せられることはない。
くつかの技術的利点を提供する。本発明のデジタルバス
モニターはボードデザイン内に埋設することができ、ボ
ードのライフサイクルを通じて、生成テストからフィー
ルドサービス及びメンテナンスまで起動することができ
る。もう一つの利点はデジタルバスモニターはモードの
回路の性能を妨げないことである。被モニター信号はデ
ジタルバスモニターを通す必要はなく、単にデジタルバ
スモニターへ入力されるため、これらのデバイスの使用
中に重大な機能的ペナルティが課せられることはない。
本発明の第２の実施例において、第２の所定状態を検
出することができ、その時記憶及び分析は中止される。
記憶及び分析は第３の所定状態検出後に再開することが
でき第４の所定状態検出後に停止することができる。
出することができ、その時記憶及び分析は中止される。
記憶及び分析は第３の所定状態検出後に再開することが
でき第４の所定状態検出後に停止することができる。
本発明のデジタルバスモニターは集積回路がアットス
ピートで作動している時に多数の集積回路を連結するデ
ータバス上のデータを分析するという利点を提供する。
集積回路のアットスピードテストにより見つけられない
はずのエラーが検出される。
ピートで作動している時に多数の集積回路を連結するデ
ータバス上のデータを分析するという利点を提供する。
集積回路のアットスピードテストにより見つけられない
はずのエラーが検出される。
［実施例］ デジタルバスモニター応用 第１図に本発明のデジタルバスモニター（DBM）を使
用した模範的回路のブロック図を示す。第１図に示すよ
うに、２つの集積回路IC1 10及びIC2 12が３本のバス
により接続されている。それらは、アドレスバス14、デ
ータバス16及びコントロールバス18である。第１のデー
タバスモニターDBM1 20がそのCK入力によりコントロー
ルバス18に接続されており、且つそのODI（オブザーバ
ビリティデータ入力）入力を介してデータバス16に接続
されている。第２のデータバスモニターDBM2 22がその
CK入力を介してコントロールバス18に接続され、且つそ
のODI入力を介してアドレスバス14に接続されている。D
BM1 20及びDBM2 22はテストデータ入力（TDI）及びテ
ストデータ出力（TDO）を有するシリアル走査径路接続
を介して互いに相互接続されている。DBM1 20のTDOはD
BM2 22のTDIに接続されている。DBM20,22の走査及びオ
フラインテスト動作の動作コントロールはテストクロッ
ク（TCK）及びテストモード選定（TMS）入力を介して入
力される。TDI、TDO、TCK及びTMS走査径路信号は集積回
路に対して推薦されているIEEE標準テストとコンパチブ
ルである。各DBM20,22からANDゲート24へイベント条件
出力（EQO）が出力される。ANDゲート24の出力は各DBM2
0,22のイベント条件入力（EQI）へ入力される。TMS/TCK
及びTDIは外部テストバスコントローラ25により供給す
ることができる。オプションとして、TMS/TCK及びTDIを
内部テスト回路を有するICへ入力することができる。TD
O及びEQIはテストバスコントローラにより、それぞれDB
M22及びANDゲート24から受信される。
用した模範的回路のブロック図を示す。第１図に示すよ
うに、２つの集積回路IC1 10及びIC2 12が３本のバス
により接続されている。それらは、アドレスバス14、デ
ータバス16及びコントロールバス18である。第１のデー
タバスモニターDBM1 20がそのCK入力によりコントロー
ルバス18に接続されており、且つそのODI（オブザーバ
ビリティデータ入力）入力を介してデータバス16に接続
されている。第２のデータバスモニターDBM2 22がその
CK入力を介してコントロールバス18に接続され、且つそ
のODI入力を介してアドレスバス14に接続されている。D
BM1 20及びDBM2 22はテストデータ入力（TDI）及びテ
ストデータ出力（TDO）を有するシリアル走査径路接続
を介して互いに相互接続されている。DBM1 20のTDOはD
BM2 22のTDIに接続されている。DBM20,22の走査及びオ
フラインテスト動作の動作コントロールはテストクロッ
ク（TCK）及びテストモード選定（TMS）入力を介して入
力される。TDI、TDO、TCK及びTMS走査径路信号は集積回
路に対して推薦されているIEEE標準テストとコンパチブ
ルである。各DBM20,22からANDゲート24へイベント条件
出力（EQO）が出力される。ANDゲート24の出力は各DBM2
0,22のイベント条件入力（EQI）へ入力される。TMS/TCK
及びTDIは外部テストバスコントローラ25により供給す
ることができる。オプションとして、TMS/TCK及びTDIを
内部テスト回路を有するICへ入力することができる。TD
O及びEQIはテストバスコントローラにより、それぞれDB
M22及びANDゲート24から受信される。
動作上、DBM20,22は２つの集積回路10,12間に接続さ
れたバス14〜18を観察しテストするのに使用される。DB
Mデバイスは２つのモードで作動し、それはオフライン
テストモード及びオンラインテストモードである。オフ
ラインインモードにおいて、ボード回路はテストモード
とされ信号モニターコントロールが外部テストバスイン
ターフェイスからDBM20及び22へ入力される。外部テス
トバスインターフェイスは４つの信号を含み、それらは
TCK、TMS、TDI、TDOである。TCK及びTMSはそれぞれ外部
テストコントローラからのテストクロック及びテストモ
ード選定信号である。TDI及びTDOはIEEEインターフェイ
ス仕様に従うDBM及び他のデバイスを接続するのに使用
するシリアルテストデータ入力及び出力信号である。オ
ンラインモードを使用すると、ボード回路は正規に作動
し、第７図に関して詳説するようにDBM内部イベント条
件モジュール（EQM）からモニターコントロールが到来
する。
れたバス14〜18を観察しテストするのに使用される。DB
Mデバイスは２つのモードで作動し、それはオフライン
テストモード及びオンラインテストモードである。オフ
ラインインモードにおいて、ボード回路はテストモード
とされ信号モニターコントロールが外部テストバスイン
ターフェイスからDBM20及び22へ入力される。外部テス
トバスインターフェイスは４つの信号を含み、それらは
TCK、TMS、TDI、TDOである。TCK及びTMSはそれぞれ外部
テストコントローラからのテストクロック及びテストモ
ード選定信号である。TDI及びTDOはIEEEインターフェイ
ス仕様に従うDBM及び他のデバイスを接続するのに使用
するシリアルテストデータ入力及び出力信号である。オ
ンラインモードを使用すると、ボード回路は正規に作動
し、第７図に関して詳説するようにDBM内部イベント条
件モジュール（EQM）からモニターコントロールが到来
する。
第１図の模範回路において、IC1 10はIC2 12へアド
レス及びコントロール情報を出力し２つの集積回路間で
データを通せるようにする。第１及び第２のDBM20,22が
第１図の回路に含まれていて、IC1 10及びIC2 12間の
データ及びアドレス径路を監視することができる。監視
されるアドレス及びデータバス信号はODIを介してDBMへ
入力される。第１図の回路例にDBMが含まれていない場
合には、外部プローブをこれらのデータ径路に接続して
DBMにより与えられる信号オブザーバビリティレベルを
達成しなければならない。
レス及びコントロール情報を出力し２つの集積回路間で
データを通せるようにする。第１及び第２のDBM20,22が
第１図の回路に含まれていて、IC1 10及びIC2 12間の
データ及びアドレス径路を監視することができる。監視
されるアドレス及びデータバス信号はODIを介してDBMへ
入力される。第１図の回路例にDBMが含まれていない場
合には、外部プローブをこれらのデータ径路に接続して
DBMにより与えられる信号オブザーバビリティレベルを
達成しなければならない。
回路がオフラインテストモードとされると、アドレス
及びデータバス径路14,16を第１及び第２のDBM20,22に
より監視できるようにIC1 10及びIC2 12を制御するこ
とができる。テスト中に、IC1 10はそのアドレス及び
データバス14,16上にデータを出力するようにすること
ができる。IC1 10からのデータ及びアドレス出力はODI
14,16入力を介して両DBM20,22内に捕捉することができ
る。データは捕捉後、DBM1 20のTDI入力ピンからDBM2
22のTDO出力ピンへのシリアル走査径路を介してシフ
トアウトして調べることができる。
及びデータバス径路14,16を第１及び第２のDBM20,22に
より監視できるようにIC1 10及びIC2 12を制御するこ
とができる。テスト中に、IC1 10はそのアドレス及び
データバス14,16上にデータを出力するようにすること
ができる。IC1 10からのデータ及びアドレス出力はODI
14,16入力を介して両DBM20,22内に捕捉することができ
る。データは捕捉後、DBM1 20のTDI入力ピンからDBM2
22のTDO出力ピンへのシリアル走査径路を介してシフ
トアウトして調べることができる。
同様に、IC2 12はデータバス16上にデータを出力
し、データは第１のDBM20により捕捉されシフトアウト
して調べることができる。このオフラインテストモード
において、データを捕捉し走査径路を作動させるコント
ロールがTCK及びTMSテストバス入力ピンを介して入力さ
れる。
し、データは第１のDBM20により捕捉されシフトアウト
して調べることができる。このオフラインテストモード
において、データを捕捉し走査径路を作動させるコント
ロールがTCK及びTMSテストバス入力ピンを介して入力さ
れる。
第１図の回路がオンラインで正規に機能している場
合、第１及び第２のDBM20,22は後記する内部EQM回路を
使用してデータ及びアドレスバス14,16を監視し続ける
ことができる。オンラインモニターリング中に、各DBM
デバイス20,22の内部EQMは各DBMのODI入力上に生じるデ
ータを捕捉するコントロール信号を出力する。内部EQM
はCK入力を介して各DBMへ入力されるIC1 10からのコン
トロール信号出力に同期して作動する。いつデータを捕
捉するかを知るために、各DBM20及び22内のEQM回路はOD
I入力に現れるデータを所定の予期データパターンもし
くは１組の予期データパターンと整合させることができ
るコンパレタ論理を有している。
合、第１及び第２のDBM20,22は後記する内部EQM回路を
使用してデータ及びアドレスバス14,16を監視し続ける
ことができる。オンラインモニターリング中に、各DBM
デバイス20,22の内部EQMは各DBMのODI入力上に生じるデ
ータを捕捉するコントロール信号を出力する。内部EQM
はCK入力を介して各DBMへ入力されるIC1 10からのコン
トロール信号出力に同期して作動する。いつデータを捕
捉するかを知るために、各DBM20及び22内のEQM回路はOD
I入力に現れるデータを所定の予期データパターンもし
くは１組の予期データパターンと整合させることができ
るコンパレタ論理を有している。
イベント条件ケーパビリティを拡張するために、多数
のDBM（もしくはEQM、EQI及びEQOを含む他のデバイス）
を、ANDゲート24等の、外部結合ネットワーク24上で互
に接続して、ある範囲のDBMデバイスにより検出される
イベントによりテストモニター動作の条件をコントロー
ルすることができる。拡張された条件が要求される場合
には、各DBMはそのEQO出力ピン上に整合状態を出力す
る。多数のDBMのEQO出力は外部結合回路24へ入力されて
グローバルイベント条件子（EQI）入力信号を発生し、
それはそのEQI入力ピンを介して各DBMへフィードバック
される。整合された信号がEQIピン上に入力されると、
内部EQMはテストモニター動作を開始することができ
る。イベント条件モジュールの動作とプロトコルは、共
に1989年２月９日付で共に参照としてここに組み入れた
米国特許出願第308,272号“集積回路のイベント条件テ
ストアーキテクチュア”及び米国特許出願第308,273号
“集積回路のイベント条件テストプロトコル”に記載さ
れている。
のDBM（もしくはEQM、EQI及びEQOを含む他のデバイス）
を、ANDゲート24等の、外部結合ネットワーク24上で互
に接続して、ある範囲のDBMデバイスにより検出される
イベントによりテストモニター動作の条件をコントロー
ルすることができる。拡張された条件が要求される場合
には、各DBMはそのEQO出力ピン上に整合状態を出力す
る。多数のDBMのEQO出力は外部結合回路24へ入力されて
グローバルイベント条件子（EQI）入力信号を発生し、
それはそのEQI入力ピンを介して各DBMへフィードバック
される。整合された信号がEQIピン上に入力されると、
内部EQMはテストモニター動作を開始することができ
る。イベント条件モジュールの動作とプロトコルは、共
に1989年２月９日付で共に参照としてここに組み入れた
米国特許出願第308,272号“集積回路のイベント条件テ
ストアーキテクチュア”及び米国特許出願第308,273号
“集積回路のイベント条件テストプロトコル”に記載さ
れている。
テストバスコントローラ25がDBM（及び他のデバイ
ス）を通るデータのシフトをコントロールすることがで
きる。結合されたEQI信号はテストバスコントローラ25
により監視されて、ある状態が発生する時を決定する。
一つもしくはそれ以上の状態に応答して、テストバスコ
ントローラはDBM及び他のデバイスに記憶されたデータ
を走査することができる。テストプロトコル及び状態に
ついては第7a図〜第7d図に関して後記する。
ス）を通るデータのシフトをコントロールすることがで
きる。結合されたEQI信号はテストバスコントローラ25
により監視されて、ある状態が発生する時を決定する。
一つもしくはそれ以上の状態に応答して、テストバスコ
ントローラはDBM及び他のデバイスに記憶されたデータ
を走査することができる。テストプロトコル及び状態に
ついては第7a図〜第7d図に関して後記する。
デジタルバスモニターアーキテクチュア 第２図に本発明のDBMのブロック図を、一般的に番号2
0で示す。DBM集積回路はテストセルレジスタコントロー
ル回路（TCRコントロール）26、テストセルレジスタ（T
CR）28、メモリバッファ30（メモリ）、イベント条件モ
ジュール（EQM）32、バイパスレジスタ（バイパス）3
4、コマンドレジスタ（コマンド）36、及びテストポー
ト38を具備している。DBM20は次の入出力を有してい
る。フィードバック入力（FBI）、ODI、EQI、クロック
１（CK1）、クロック２（CK2）、TDI、TMS、TCK、フィ
ードバック出力（FBO）、EQO、及びTDO。FBIはTCR28へ
入力される。ODIはTCR28及びメモリへ入力され、EQIはE
QM32へ入力される。第１のマルチプレクサ（MX1）40がC
K1及びCK2から入力を受信して、EQM32へCK 1/2信号を出
力する。DIはコマンドレジスタ36、バイパス34、EQM3
2、メモリ30、TCR28及びTCRコントロール26へ入力され
る。TMS及びTCK信号はテストポート38へ入力される。コ
マンドレジスタ36はテストポート38、MX1 40、第２の
マルチプレクサ（MX2）42、バイパスレジスタ34、EQM3
2、メモリバッファ30、TCR28及びTCRコントロール26へ
コマンドバス44を介して接続されている。テストポート
38は第３のマルチプレクサ（MX3）46、コマンドレジス
タ36、バイパスレジスタ34、EQM32、メモリ30、TCR28及
びTCRコントロール26へテストバス48を介して接続され
ている。データレジスタTCRコントロール26、TCR28、メ
モリ30、EQM32及びバイパス34のシリアル出力はコマン
ドバス44からの信号によりコントロールされるMX2 42
の入力に接続されている。MX2 42の出力はMX3 46の第
１の入力に接続されている。MX3 46の他方の入力はコ
マンドレジスタ36のシリアルデータ出力から受信され
る。MX3 46の出力はTDO出力に接続されている。EQO出
力はEQM32により供給され、FBO出力はTCR28から受信さ
れる。TCR28はコントロールバス50を介してTCRコントロ
ール26からコントロール信号を受信する。EQM32はEQMバ
ス52を介してメモリ30及びTCR28へ信号を出力する。EQM
32はTCRバス54を介してTCR28から信号を受信する。
0で示す。DBM集積回路はテストセルレジスタコントロー
ル回路（TCRコントロール）26、テストセルレジスタ（T
CR）28、メモリバッファ30（メモリ）、イベント条件モ
ジュール（EQM）32、バイパスレジスタ（バイパス）3
4、コマンドレジスタ（コマンド）36、及びテストポー
ト38を具備している。DBM20は次の入出力を有してい
る。フィードバック入力（FBI）、ODI、EQI、クロック
１（CK1）、クロック２（CK2）、TDI、TMS、TCK、フィ
ードバック出力（FBO）、EQO、及びTDO。FBIはTCR28へ
入力される。ODIはTCR28及びメモリへ入力され、EQIはE
QM32へ入力される。第１のマルチプレクサ（MX1）40がC
K1及びCK2から入力を受信して、EQM32へCK 1/2信号を出
力する。DIはコマンドレジスタ36、バイパス34、EQM3
2、メモリ30、TCR28及びTCRコントロール26へ入力され
る。TMS及びTCK信号はテストポート38へ入力される。コ
マンドレジスタ36はテストポート38、MX1 40、第２の
マルチプレクサ（MX2）42、バイパスレジスタ34、EQM3
2、メモリバッファ30、TCR28及びTCRコントロール26へ
コマンドバス44を介して接続されている。テストポート
38は第３のマルチプレクサ（MX3）46、コマンドレジス
タ36、バイパスレジスタ34、EQM32、メモリ30、TCR28及
びTCRコントロール26へテストバス48を介して接続され
ている。データレジスタTCRコントロール26、TCR28、メ
モリ30、EQM32及びバイパス34のシリアル出力はコマン
ドバス44からの信号によりコントロールされるMX2 42
の入力に接続されている。MX2 42の出力はMX3 46の第
１の入力に接続されている。MX3 46の他方の入力はコ
マンドレジスタ36のシリアルデータ出力から受信され
る。MX3 46の出力はTDO出力に接続されている。EQO出
力はEQM32により供給され、FBO出力はTCR28から受信さ
れる。TCR28はコントロールバス50を介してTCRコントロ
ール26からコントロール信号を受信する。EQM32はEQMバ
ス52を介してメモリ30及びTCR28へ信号を出力する。EQM
32はTCRバス54を介してTCR28から信号を受信する。
DBMアーキテクチュア４線テストバス入力（TCK、TM
S、TDI、TDO）及び推薦されたP1149.1 IEEE標準に一致
する多数の内部走査径路の並列アクセスを有している。
TMS及びTCK入力を介してテストポート38へコントロール
が入力されると、コマンドレジスタ36もしくは選定可能
なデータレジスタ26〜34の中の一つを介してTDI入力か
らTDO出力へシリアルデータがロードされてシフトイン
される。
S、TDI、TDO）及び推薦されたP1149.1 IEEE標準に一致
する多数の内部走査径路の並列アクセスを有している。
TMS及びTCK入力を介してテストポート38へコントロール
が入力されると、コマンドレジスタ36もしくは選定可能
なデータレジスタ26〜34の中の一つを介してTDI入力か
らTDO出力へシリアルデータがロードされてシフトイン
される。
テストポート38は外部TMS及びTCKを介して入力される
テストバスプロトコルに応答し、データをロードしてコ
マンドレジスタ36もしくは５つの選定可能なデータレジ
スタ26〜34の中の一つを介してシフトする。コントロー
ルバス44を介したコマンドレジスタ36からのコントロー
ル入力はテストポート38へ入力される。このコントロー
ル入力によりデータレジスタ走査動作中に選定データレ
ジスタ26〜34へクロックを出力することができる。選定
されたデータレジスタクロック出力はオフラインテスト
モニター動作中にEQM32及び／もしくはTCR28をコントロ
ールするのに使用することができる。データ及びコマン
ドレジスタクロック出力は、他のコントロール信号と共
に、コントロールバス48を介してテストポート38から出
力される。
テストバスプロトコルに応答し、データをロードしてコ
マンドレジスタ36もしくは５つの選定可能なデータレジ
スタ26〜34の中の一つを介してシフトする。コントロー
ルバス44を介したコマンドレジスタ36からのコントロー
ル入力はテストポート38へ入力される。このコントロー
ル入力によりデータレジスタ走査動作中に選定データレ
ジスタ26〜34へクロックを出力することができる。選定
されたデータレジスタクロック出力はオフラインテスト
モニター動作中にEQM32及び／もしくはTCR28をコントロ
ールするのに使用することができる。データ及びコマン
ドレジスタクロック出力は、他のコントロール信号と共
に、コントロールバス48を介してテストポート38から出
力される。
選定されると、コマンドレジスタはコントロールバス
48を介してテストポート38からコントロールを受信しTD
I入力からTDO出力へデータをシフトする。コマンドレジ
スタ36へシフトされる命令はマルチプレクサMX2 42及
びMX3 46を介してTDO出力に接続されるデータレジスタ
26〜34の中の１個を選定するのに使用される。選定され
ると、データレジスタはコントロールバス48を介してテ
ストポート38からコントロールを受信しTDI入力からTDO
出力へデータをシフトすることができる。走査アクセス
のためのデータレジスタを選定する外に、コマンドレジ
スタ36内の命令はDBM20内でテストモニター動作を実行
するのに必要なコントロールを出力することができる。
48を介してテストポート38からコントロールを受信しTD
I入力からTDO出力へデータをシフトする。コマンドレジ
スタ36へシフトされる命令はマルチプレクサMX2 42及
びMX3 46を介してTDO出力に接続されるデータレジスタ
26〜34の中の１個を選定するのに使用される。選定され
ると、データレジスタはコントロールバス48を介してテ
ストポート38からコントロールを受信しTDI入力からTDO
出力へデータをシフトすることができる。走査アクセス
のためのデータレジスタを選定する外に、コマンドレジ
スタ36内の命令はDBM20内でテストモニター動作を実行
するのに必要なコントロールを出力することができる。
バイパスレジスタ34は１個の走査セルを具備してい
る。コマンドバス44及びコントロールバス48を介して選
定されると、バイパスレジスタ34はTDI入力を一つのシ
フトレジスタ段を介してTDO出力に接続する。バイパス
レジスタ34はDBMを介した短縮走査径路を提供するのに
使用される。
る。コマンドバス44及びコントロールバス48を介して選
定されると、バイパスレジスタ34はTDI入力を一つのシ
フトレジスタ段を介してTDO出力に接続する。バイパス
レジスタ34はDBMを介した短縮走査径路を提供するのに
使用される。
EQM32はオンラインテスト監視動作中にTCR28及びメモ
リ30の動作制御に使用される回路である。EQM32は外部E
QI入力からの入力、MX1 40からの選定可能なクロック
出力信号、TCR28からの比較項（CTERM）信号出力、コマ
ンドバス44及びコントロールバス48からの入力を受信す
る。EQM32はバス52を介してTCR28及びメモリ30へテスト
コントロール信号を出力し、且つ外部EQO出力信号上に
比較結果を出力する。EQM32については第７図に関して
詳細に説明する。
リ30の動作制御に使用される回路である。EQM32は外部E
QI入力からの入力、MX1 40からの選定可能なクロック
出力信号、TCR28からの比較項（CTERM）信号出力、コマ
ンドバス44及びコントロールバス48からの入力を受信す
る。EQM32はバス52を介してTCR28及びメモリ30へテスト
コントロール信号を出力し、且つ外部EQO出力信号上に
比較結果を出力する。EQM32については第７図に関して
詳細に説明する。
メモリ30はテストモニター動作中に入データを記憶す
るのに使用される。メモリ30は外部ODIからの入力、コ
マンドバス44、EQMバス52及びコントロールバス48から
入力を受信する。
るのに使用される。メモリ30は外部ODIからの入力、コ
マンドバス44、EQMバス52及びコントロールバス48から
入力を受信する。
TCR28はテストモニター動作中に入データを捕捉もし
くは圧縮するのに使用される。TCR28は外部FBI信号、外
部ODI入力、コマンドバス44、EQMバス52及びコントロー
ルバス48から入力を受信する。TCRは外部FBO信号及びCT
ERM信号をEQM32へ出力する。
くは圧縮するのに使用される。TCR28は外部FBI信号、外
部ODI入力、コマンドバス44、EQMバス52及びコントロー
ルバス48から入力を受信する。TCRは外部FBO信号及びCT
ERM信号をEQM32へ出力する。
TCRコントロールレジスタ26はODI入力をマスクオフす
るのに使用する構成信号をTCR28に記憶し、TCRの多項タ
ップ構成を選定しTCR28を調整して外のDBMデバイス内の
TCRと継続接続するのに使用される。TCRコントロールレ
ジスタ26はコマンドバス44及びコントロールバス48から
入力を受信する。TCRコントロールレジスタ26はバス50
を介してTCR28へコントロールを出力する。
るのに使用する構成信号をTCR28に記憶し、TCRの多項タ
ップ構成を選定しTCR28を調整して外のDBMデバイス内の
TCRと継続接続するのに使用される。TCRコントロールレ
ジスタ26はコマンドバス44及びコントロールバス48から
入力を受信する。TCRコントロールレジスタ26はバス50
を介してTCR28へコントロールを出力する。
MX1 40はEQM32に与えられる２つの外部クロック入力
の一方を選定するのに使用される。MX1 40は一つの出
力、CK 1/2及び２つの入力、外部CK1入力及び外部２入
力を有している。MX1 40はコマンドバス44を介してコ
マンドレジスタ36によりコントロールされる。利用可能
なピンに従って、２つよりも多くの外部クロックをDBM2
0へ入力できることをお判り願いたい。付加クロックに
よりDBMは多数のタイミングソースと同期化することが
できる。
の一方を選定するのに使用される。MX1 40は一つの出
力、CK 1/2及び２つの入力、外部CK1入力及び外部２入
力を有している。MX1 40はコマンドバス44を介してコ
マンドレジスタ36によりコントロールされる。利用可能
なピンに従って、２つよりも多くの外部クロックをDBM2
0へ入力できることをお判り願いたい。付加クロックに
よりDBMは多数のタイミングソースと同期化することが
できる。
MX2 42はMX3 46へ入力される５つの選定可能なデー
タレジスタ26〜34からのシリアル出力の一つを選定する
のに使用される。MX2 42はバイパスレジスタ34、EQM3
2、メモリ30、TCR28及びTCRコントロールレジスタ26か
らのシリアルデータ出力からその出力を選定し、コマン
ドバス44を介してコマンドレジスタ36によりコントロー
ルされる。
タレジスタ26〜34からのシリアル出力の一つを選定する
のに使用される。MX2 42はバイパスレジスタ34、EQM3
2、メモリ30、TCR28及びTCRコントロールレジスタ26か
らのシリアルデータ出力からその出力を選定し、コマン
ドバス44を介してコマンドレジスタ36によりコントロー
ルされる。
MX3 46はコマンドレジスタ36もしくはMX2 42からの
シリアルデータ出力を外部TDO出力に接続するのに使用
される。MX3はテストバス48を介してテストポート38に
より制御される。
シリアルデータ出力を外部TDO出力に接続するのに使用
される。MX3はテストバス48を介してテストポート38に
より制御される。
DBM入出力記述 第２図のDBMのTDI入力及びTDO出力は、先行するデバ
イスのDO出力がDBMのTDI入力を駆動し後続デバイスのTD
I入力がDBMのTDO出力により駆動されるように配線され
ている。TCK及びTMS入力信号は多数のDBMもしくは他の
デバイスと並列に同じ標準テストバスインターフェイス
に接続されている。この相互接続図の一例を第１図に示
す。
イスのDO出力がDBMのTDI入力を駆動し後続デバイスのTD
I入力がDBMのTDO出力により駆動されるように配線され
ている。TCK及びTMS入力信号は多数のDBMもしくは他の
デバイスと並列に同じ標準テストバスインターフェイス
に接続されている。この相互接続図の一例を第１図に示
す。
第２図のDBMのODI入力は被監視デジタルバス径路に接
続されている（第１図参照）。説明の目的で、DBM20は1
6ビットのODI入力バス幅を有し16ビット幅のバスを同時
に監視できるものと仮定する。しかしながら、DBMはよ
り広いODI入力バス幅で設計して16ビットよりも広いバ
スを監視することができる。16ビットDBMを縦続接続す
れば、32、48、64等のバス幅を監視することができる。
また、一連のDBMを互いに縦続接続しDBMのFBI及びFBO信
号ピンに適切なフィードバック配線接続を行うことによ
り、内部TCRのデータ圧縮ケーパビリティを16ビットの
倍数に拡張することができる。
続されている（第１図参照）。説明の目的で、DBM20は1
6ビットのODI入力バス幅を有し16ビット幅のバスを同時
に監視できるものと仮定する。しかしながら、DBMはよ
り広いODI入力バス幅で設計して16ビットよりも広いバ
スを監視することができる。16ビットDBMを縦続接続す
れば、32、48、64等のバス幅を監視することができる。
また、一連のDBMを互いに縦続接続しDBMのFBI及びFBO信
号ピンに適切なフィードバック配線接続を行うことによ
り、内部TCRのデータ圧縮ケーパビリティを16ビットの
倍数に拡張することができる。
DBMのCK1及びCK2入力ピンはODI入力上に発生する妥当
なデータと同期的なシステムクロックソースに接続され
ている。２つのクロック入力、CK1及びCK2、によりオン
ライン監視中に使用される可能な２つのクロックソース
入力の一方を選定することができる。選定されたクロッ
クソースはMX1 42へ通されEQM32へ入力される。オンラ
イン監視中に、EQM32は選定クロック入力と同期的に作
動してTCR28及び／もしくはメモリ30へコントロールを
送出しODI入力上に現れるデータを捕捉する。所望なら
ば、図示する２つのクロック信号の他にクロック信号も
しくは他のコントロール信号をDBMへ入力することがで
きる。
なデータと同期的なシステムクロックソースに接続され
ている。２つのクロック入力、CK1及びCK2、によりオン
ライン監視中に使用される可能な２つのクロックソース
入力の一方を選定することができる。選定されたクロッ
クソースはMX1 42へ通されEQM32へ入力される。オンラ
イン監視中に、EQM32は選定クロック入力と同期的に作
動してTCR28及び／もしくはメモリ30へコントロールを
送出しODI入力上に現れるデータを捕捉する。所望なら
ば、図示する２つのクロック信号の他にクロック信号も
しくは他のコントロール信号をDBMへ入力することがで
きる。
DBMのEQI入力及びEQO出力は外部論理及び第１図に示
すANDゲート24からなるフィードバックネットワークと
接続されている。外部フィードバックにより多数のDBM
及び／もしくはイベント修飾アーキテクチュアを含む他
のデバイスが一緒に修飾動作及びオンラインテスト動作
を行うことができる。第１図には結合回路に対するAND
ゲート24を図示したが、外部フィードバックネットワー
ク用のORゲート等の他の論理回路を使用することもでき
る。例えば、EQO信号が整合に応答して論理“1"を出力
する場合には、ANDゲートはオール１の発生を検出す
る。しかしながら、EQO信号が整合に応答して論理“0"
を出力する場合には、ORゲートを使用してオール０を検
出することができる。
すANDゲート24からなるフィードバックネットワークと
接続されている。外部フィードバックにより多数のDBM
及び／もしくはイベント修飾アーキテクチュアを含む他
のデバイスが一緒に修飾動作及びオンラインテスト動作
を行うことができる。第１図には結合回路に対するAND
ゲート24を図示したが、外部フィードバックネットワー
ク用のORゲート等の他の論理回路を使用することもでき
る。例えば、EQO信号が整合に応答して論理“1"を出力
する場合には、ANDゲートはオール１の発生を検出す
る。しかしながら、EQO信号が整合に応答して論理“0"
を出力する場合には、ORゲートを使用してオール０を検
出することができる。
テストポート 第３図にテストポートのデザインを示す。テストポー
トはコントロール部56及びクロック選定部58からなって
いる。コントロール部はTMS及びTCK入力から外部コント
ロールを受信してロード／シフト（L/S）コントロール
出力上の内部コントロール、命令クロック出力（IRCK）
及びデータクロック出力（DRCK）を出力する。実施例に
おいて、コントロール部56は推薦されたIEEEテストバス
標準プロトコルに合致してコマンドレジスタ36もしくは
選定データレジスタ26〜34を介してデータをロードしシ
フトする。クロック選定部はコマンドバス44及びDRCKか
ら入力を受信し、コントロールバス48上へ５つのクロッ
ク（DRCK1〜DRCK5）を出力する。
トはコントロール部56及びクロック選定部58からなって
いる。コントロール部はTMS及びTCK入力から外部コント
ロールを受信してロード／シフト（L/S）コントロール
出力上の内部コントロール、命令クロック出力（IRCK）
及びデータクロック出力（DRCK）を出力する。実施例に
おいて、コントロール部56は推薦されたIEEEテストバス
標準プロトコルに合致してコマンドレジスタ36もしくは
選定データレジスタ26〜34を介してデータをロードしシ
フトする。クロック選定部はコマンドバス44及びDRCKか
ら入力を受信し、コントロールバス48上へ５つのクロッ
ク（DRCK1〜DRCK5）を出力する。
第3a図において、L/Sコントロール出力がハイでIRCK
クロックが加えられるとコマンドレジスタ上でロード動
作が生じる。ロード動作が生じると、L/Sコントロール
出力がローに設定され各IRCKクロック出力中にロードさ
れるデータをシフトアウトする。シフト動作が完了する
と、IRCKクロック出力はローに設定されL/S出力はハイ
に戻る。
クロックが加えられるとコマンドレジスタ上でロード動
作が生じる。ロード動作が生じると、L/Sコントロール
出力がローに設定され各IRCKクロック出力中にロードさ
れるデータをシフトアウトする。シフト動作が完了する
と、IRCKクロック出力はローに設定されL/S出力はハイ
に戻る。
第3b図において、L/S出力がハイでDRCKクロックが加
えられると選定データレジスタ26〜34上でロード動作が
生じる。ロード動作が生じると、L/Sコントロール出力
がローに設定され各DRCKクロック出力中にロードされる
データをシフトアウトする。シフト動作が完了すると、
DRCK出力がローに設定されL/S出力はハイに戻る。
えられると選定データレジスタ26〜34上でロード動作が
生じる。ロード動作が生じると、L/Sコントロール出力
がローに設定され各DRCKクロック出力中にロードされる
データをシフトアウトする。シフト動作が完了すると、
DRCK出力がローに設定されL/S出力はハイに戻る。
コマンドレジスタ36へロードされる命令はデータレジ
スタ走査動作中にどのデータレジスタ26〜34がクロック
入力を受信するかを選定する。データレジスタクロック
（DRCK1〜５）の一つを選定するコントロールがコマン
ドバス44を介して選定論理58へ入力される。選定された
データレジスタクロックはデータレジスタ走査動作中に
DRCKと共に遷移する。
スタ走査動作中にどのデータレジスタ26〜34がクロック
入力を受信するかを選定する。データレジスタクロック
（DRCK1〜５）の一つを選定するコントロールがコマン
ドバス44を介して選定論理58へ入力される。選定された
データレジスタクロックはデータレジスタ走査動作中に
DRCKと共に遷移する。
コマンドレジスタ 第４図にコマンドレジスタ36のデザインを示す。コマ
ンドレジスタ36はテスト命令を記憶するのに使用され
る。コマンドレジスタ36はDI入力上のシリアル入力及び
コントロールバス48上のL/S及びIRCK信号を介したテス
トポート38からのコントロール入力を受信する。コマン
ドレジスタ38はTDO出力信号上にシリアルデータを出力
する。コマンドレジスタは相互接続されてシフトレジス
タを形成する一連の走査セルを具備している（第５図参
照）。
ンドレジスタ36はテスト命令を記憶するのに使用され
る。コマンドレジスタ36はDI入力上のシリアル入力及び
コントロールバス48上のL/S及びIRCK信号を介したテス
トポート38からのコントロール入力を受信する。コマン
ドレジスタ38はTDO出力信号上にシリアルデータを出力
する。コマンドレジスタは相互接続されてシフトレジス
タを形成する一連の走査セルを具備している（第５図参
照）。
命令レジスタ走査動作中に、テストポート38からのL/
S及びIRCKが励起されコマンドレジスタ36を介してTDI入
力からTDO出力へデータをロードしてシフトする。ロー
ド動作中に、L/S及びIRCK入力によりコマンドレジスタ
セルは2:1マルチプレクサの一入力に付随するデータを
ロードする。ロードされるデータは固定２進パターンも
しくは可変状態入力とすることができる。ロード動作の
後に、L/Sコントロール入力は2:1マルチプレクサの他方
の入力を選定して走査セルを一緒にリンクし、DBM及び
命令レジスタを介してTDI入力からTDO出力へ次にMX3 4
6へデータをシフトし、そこでデータは選択的にTDO信号
へ出力される。
S及びIRCKが励起されコマンドレジスタ36を介してTDI入
力からTDO出力へデータをロードしてシフトする。ロー
ド動作中に、L/S及びIRCK入力によりコマンドレジスタ
セルは2:1マルチプレクサの一入力に付随するデータを
ロードする。ロードされるデータは固定２進パターンも
しくは可変状態入力とすることができる。ロード動作の
後に、L/Sコントロール入力は2:1マルチプレクサの他方
の入力を選定して走査セルを一緒にリンクし、DBM及び
命令レジスタを介してTDI入力からTDO出力へ次にMX3 4
6へデータをシフトし、そこでデータは選択的にTDO信号
へ出力される。
バイパスレジスタ 第５図にバイパスレジスタ34のデザインを示す。バイ
パスレジスタ34は１個の走査セル60を具備し、DBMのデ
ータ走査径路を僅か１ビット長に短縮するのに使用され
る。走査セル60は2:1マルチプレクサ62及びＤフリップ
フロップ64を具備している。選定されると、走査セル60
はコントロールバス48を介してテストポート38からL/S
及びDRCK1コントロール入力を受信し、2:1マルチプレク
サ62の一入力に付随するデータをロードする。ロード動
作の後に、L/Sコントロール入力101は2:1マルチプレク
サ62の他方の入力を選定し、TDI入力からのDBM20を介し
たデータをバイパスレジスタ34走査セルを介してバイパ
スレジスタ34のTDO出力へシフトし、次にMX2 42及びMX
3 46を介してDBM20のTDO106出力へシフトする。
パスレジスタ34は１個の走査セル60を具備し、DBMのデ
ータ走査径路を僅か１ビット長に短縮するのに使用され
る。走査セル60は2:1マルチプレクサ62及びＤフリップ
フロップ64を具備している。選定されると、走査セル60
はコントロールバス48を介してテストポート38からL/S
及びDRCK1コントロール入力を受信し、2:1マルチプレク
サ62の一入力に付随するデータをロードする。ロード動
作の後に、L/Sコントロール入力101は2:1マルチプレク
サ62の他方の入力を選定し、TDI入力からのDBM20を介し
たデータをバイパスレジスタ34走査セルを介してバイパ
スレジスタ34のTDO出力へシフトし、次にMX2 42及びMX
3 46を介してDBM20のTDO106出力へシフトする。
TCRコントロールレジスタ 第６図にTCRコントロールレジスタ50のデザインを示
す。TCRコントロールレジスタ50は第５図に示すバイパ
ス走査セルと同様な一連の走査セルを具備している。TC
Rコントロールレジスタ50はTDI入力上のシリアル入力及
びコントロールバス48上のL/S及びDRCK5信号を介したテ
ストポート38からのコントロール入力を受信する。TCR
コントロールレジスタ50はTDO出力信号上にシリアルデ
ータを出力する。選定されると、TCRコントロールレジ
スタ内の走査セルはL/S及びDRCK5コントロール信号を受
信して2:1マルチプレクサの一入力に付随するデータを
ロードする。TCRコントロールレジスタ50において、L/S
がハイの時に選定されるマルチプレクサ入力が走査セル
のＱ出力に付随されロード動作中にセルがその現在状態
に維持されるようにする。ロード動作の後に、L/Sコン
トロール入力は2:1マルチプレクサの他方の入力を選定
して走査セルを一緒にリンクし、TDI入力からのDBMを介
したデータをTCRコントロールレジスタを介してTDO出力
へシフトし、次にDBMのTDO出力へシフトする。
す。TCRコントロールレジスタ50は第５図に示すバイパ
ス走査セルと同様な一連の走査セルを具備している。TC
Rコントロールレジスタ50はTDI入力上のシリアル入力及
びコントロールバス48上のL/S及びDRCK5信号を介したテ
ストポート38からのコントロール入力を受信する。TCR
コントロールレジスタ50はTDO出力信号上にシリアルデ
ータを出力する。選定されると、TCRコントロールレジ
スタ内の走査セルはL/S及びDRCK5コントロール信号を受
信して2:1マルチプレクサの一入力に付随するデータを
ロードする。TCRコントロールレジスタ50において、L/S
がハイの時に選定されるマルチプレクサ入力が走査セル
のＱ出力に付随されロード動作中にセルがその現在状態
に維持されるようにする。ロード動作の後に、L/Sコン
トロール入力は2:1マルチプレクサの他方の入力を選定
して走査セルを一緒にリンクし、TDI入力からのDBMを介
したデータをTCRコントロールレジスタを介してTDO出力
へシフトし、次にDBMのTDO出力へシフトする。
イベント条件モジュール 第７図にEQM32のブロック図を示す。EQMは７つの信号
を受信する。それらはTDI、L/S、DRCK2、（TCR28から
の）CTERM、EQI、（コマンドレジスタ36からの）EQENA
及びCK 1/2である。EQM32は６つの出力を有しており、
それらはEQO、EXPDAT0〜15、CMPMSK0〜15、TGATE、TD
O、及びSYNCKである。SYNCK出力はANDゲート66から発生
され、TGATE、EQENA及びCK 1/2の入力を有している。EQ
Mの詳細説明は前記米国特許出願第308,272号に記載され
ている。
を受信する。それらはTDI、L/S、DRCK2、（TCR28から
の）CTERM、EQI、（コマンドレジスタ36からの）EQENA
及びCK 1/2である。EQM32は６つの出力を有しており、
それらはEQO、EXPDAT0〜15、CMPMSK0〜15、TGATE、TD
O、及びSYNCKである。SYNCK出力はANDゲート66から発生
され、TGATE、EQENA及びCK 1/2の入力を有している。EQ
Mの詳細説明は前記米国特許出願第308,272号に記載され
ている。
EQM32はEQMコマンドレジスタ、イベントループカウン
タ、構成ビットレジスタ、開始及び停止予期比較データ
レジスタ、開始及び停止マスク比較データレジスタを含
む走査径路を有している。選定されると、コントロール
バス48を介したテストポート38からのL/S及びDRCK2コン
トロール入力によりEQM走査径路TDI入力からEQM32を介
してEQM32のTDCへデータをロード且つシフトし、次にMX
2 42及びMX3 46を介してDBM20のTDO出力へシフトす
る。
タ、構成ビットレジスタ、開始及び停止予期比較データ
レジスタ、開始及び停止マスク比較データレジスタを含
む走査径路を有している。選定されると、コントロール
バス48を介したテストポート38からのL/S及びDRCK2コン
トロール入力によりEQM走査径路TDI入力からEQM32を介
してEQM32のTDCへデータをロード且つシフトし、次にMX
2 42及びMX3 46を介してDBM20のTDO出力へシフトす
る。
EQM32は内部CTERM信号及び外部EQI信号からの状態入
力を受信する。EQM32はこれら２つの状態入力の選定さ
れた一方の状態入力に応答してオンラインイベント条件
テストモニター動作を実行する。EQMは第２図のMX1 40
のCK 1/2出力からの外部クロック入力を受信する。オン
ラインイベント条件テストモニター動作の実行中に、EQ
M32はCK 1/2入力と同期して作動する。EQM32はコマンド
バス44のEQMイネーブル（EQENA）信号出力からの入力を
受信する。EQENAがハイであると、（EQM32内部の）EQM
コントローラは、状態入力に応答して、イネーブルされ
て所要のコントロールを出力しTCR及び／もしくはメモ
リバッファ内でイベント条件テストモニター動作を実行
する。
力を受信する。EQM32はこれら２つの状態入力の選定さ
れた一方の状態入力に応答してオンラインイベント条件
テストモニター動作を実行する。EQMは第２図のMX1 40
のCK 1/2出力からの外部クロック入力を受信する。オン
ラインイベント条件テストモニター動作の実行中に、EQ
M32はCK 1/2入力と同期して作動する。EQM32はコマンド
バス44のEQMイネーブル（EQENA）信号出力からの入力を
受信する。EQENAがハイであると、（EQM32内部の）EQM
コントローラは、状態入力に応答して、イネーブルされ
て所要のコントロールを出力しTCR及び／もしくはメモ
リバッファ内でイベント条件テストモニター動作を実行
する。
EQENAがハイに設定されると、EQMがイネーブルされて
予期比較データ（EXPDAT）及びマスク比較データ（CMPM
SK）をTCR28へ出力する。ODI上に生じる入力信号を予期
入力パターンと比較するのにEXPDATパターンが使用され
る。一つ以上のODI入力信号の比較動作を実施される比
較動作に影響を及ぼさない所へマスクオフするのにCMPM
SKパターンが使用される。実施例において、EQM32は多
数組のEXPDAT及びCMPMSKデータパターンを保持する記憶
装置を有している。
予期比較データ（EXPDAT）及びマスク比較データ（CMPM
SK）をTCR28へ出力する。ODI上に生じる入力信号を予期
入力パターンと比較するのにEXPDATパターンが使用され
る。一つ以上のODI入力信号の比較動作を実施される比
較動作に影響を及ぼさない所へマスクオフするのにCMPM
SKパターンが使用される。実施例において、EQM32は多
数組のEXPDAT及びCMPMSKデータパターンを保持する記憶
装置を有している。
ODI入力上の入データとEXPDAT間の整合が見つかる
と、EQM32はTGATE出力上にハイ論理レベルを出力する。
TGATE出力はTCR28及びメモリ30へ通されてテストモニタ
ー動作を行うことができる。TGATE出力がハイである
と、第７図のANDゲート66がイネーブルされてSYNCK信号
へCK 1/2クロック入力が通される。SYNCK信号はTCR28及
びメモリ30へ通されてオンラインテストモニター動作の
クロックを与える。さらに、EQM32は外部EQO出力信号の
整合状態の発生を出力して近くのデバイスに整合を知ら
せる。EQO信号は第１図に示す外部ANDフィードバックネ
ットワーク24を使用してよりグローバルなイベント条件
テスト動作を行なわせるのに使用することができる。
と、EQM32はTGATE出力上にハイ論理レベルを出力する。
TGATE出力はTCR28及びメモリ30へ通されてテストモニタ
ー動作を行うことができる。TGATE出力がハイである
と、第７図のANDゲート66がイネーブルされてSYNCK信号
へCK 1/2クロック入力が通される。SYNCK信号はTCR28及
びメモリ30へ通されてオンラインテストモニター動作の
クロックを与える。さらに、EQM32は外部EQO出力信号の
整合状態の発生を出力して近くのデバイスに整合を知ら
せる。EQO信号は第１図に示す外部ANDフィードバックネ
ットワーク24を使用してよりグローバルなイベント条件
テスト動作を行なわせるのに使用することができる。
EQM32は４種のイベント条件テストプロトコルを実施
することができる。４種の各プロトコルのタイミング図
を第7a図、第7b図、第7c図及び第7d図に示す。プロトコ
ル１動作により状態入力に応答した一つのテストモニタ
ー動作を実施することができる。プロトコル２動作によ
り状態入力が存在する時にテストモニター動作を実施す
ることができる。プロトコル３動作により開始状態入力
と停止状態入力間の期間にわたってテストモニター動作
を実施することができる。プロトコル４動作により、第
１の状態入力で開始し、第２の状態入力で休止し、第３
の状態入力で再開し、第４の状態入力で停止するテスト
モニター動作を実施することができる。全てのプロトコ
ルはEQMの内部イベントループカウンタにより決定され
る所定の回数だけ繰り返すことができる。EQMの動作と
そのプロトコルは前記米国特許出願第308,272号及び米
国特許出願第308,273号に記載されている。
することができる。４種の各プロトコルのタイミング図
を第7a図、第7b図、第7c図及び第7d図に示す。プロトコ
ル１動作により状態入力に応答した一つのテストモニタ
ー動作を実施することができる。プロトコル２動作によ
り状態入力が存在する時にテストモニター動作を実施す
ることができる。プロトコル３動作により開始状態入力
と停止状態入力間の期間にわたってテストモニター動作
を実施することができる。プロトコル４動作により、第
１の状態入力で開始し、第２の状態入力で休止し、第３
の状態入力で再開し、第４の状態入力で停止するテスト
モニター動作を実施することができる。全てのプロトコ
ルはEQMの内部イベントループカウンタにより決定され
る所定の回数だけ繰り返すことができる。EQMの動作と
そのプロトコルは前記米国特許出願第308,272号及び米
国特許出願第308,273号に記載されている。
メモリバッファ 第８図にメモリバッファ30のブロック図を示す。メモ
リバッファ30はコントロールバス48を介したL/S及びDRC
K3、コマンドバス44を介したMODE1、ENA、CNTEN、DISEL
及びLDSEL、EQMバス52を介したSYNCK及びTGATE信号、TD
I信号及び（16ビットで示す）ODI信号を受信する。メモ
リバッファ30はTDO信号を出力する。第１のマルチプレ
クサ68はデータレジスタ70及びRAMメモリ72から受信す
る入力を有している。第１のマルチプレクサ68はLDSEL
信号の制御の元にある。第１のマルチプレクサ68の出力
はデータレジスタ70に接続されている。第２のマルチプ
レクサ74の一方の入力はデータレジスタ70に接続されて
おり他方の入力はODI信号に接続されている。第２のマ
ルチプレクサの出力はDISEL信号の制御下にあるRAM72に
接続されている、L/S信号はENA信号と共にANDゲート76
に接続されている。ANDゲート76の出力はTGATE信号と共
に第３のマルチプレクサ78に接続されている。DRCK3信
号及びSYNCK信号は第４のマルチプレクサ80へ入力され
る。第３及び第４のマルチプレクサ78,80は共にMODE1信
号によりコントロールされる。第３のマルチプレクサ78
の出力はRAM72のライトイネーブル10に接続されてい
る。第４のマルチプレクサ80の出力はRAM72のリード／
ライトピン（WR）に接続されている。第４のマルチプレ
クサ80の出力はデータレジスタ70及びアドレス／カウン
タ81にも接続されている。アドレス／カウンタ81の出力
はRAM72のアドレスピンに接続されている。アドレス／
カウンタ81はL/S信号、CNTEN信号及びデータレジスタ70
にも接続されている。TDO信号はアドレス／カウンタ81
からも出力されている。データレジスタ70は第４のマル
チプレクサ80の出力であるL/S信号及びTDI信号にも接続
されている。
リバッファ30はコントロールバス48を介したL/S及びDRC
K3、コマンドバス44を介したMODE1、ENA、CNTEN、DISEL
及びLDSEL、EQMバス52を介したSYNCK及びTGATE信号、TD
I信号及び（16ビットで示す）ODI信号を受信する。メモ
リバッファ30はTDO信号を出力する。第１のマルチプレ
クサ68はデータレジスタ70及びRAMメモリ72から受信す
る入力を有している。第１のマルチプレクサ68はLDSEL
信号の制御の元にある。第１のマルチプレクサ68の出力
はデータレジスタ70に接続されている。第２のマルチプ
レクサ74の一方の入力はデータレジスタ70に接続されて
おり他方の入力はODI信号に接続されている。第２のマ
ルチプレクサの出力はDISEL信号の制御下にあるRAM72に
接続されている、L/S信号はENA信号と共にANDゲート76
に接続されている。ANDゲート76の出力はTGATE信号と共
に第３のマルチプレクサ78に接続されている。DRCK3信
号及びSYNCK信号は第４のマルチプレクサ80へ入力され
る。第３及び第４のマルチプレクサ78,80は共にMODE1信
号によりコントロールされる。第３のマルチプレクサ78
の出力はRAM72のライトイネーブル10に接続されてい
る。第４のマルチプレクサ80の出力はRAM72のリード／
ライトピン（WR）に接続されている。第４のマルチプレ
クサ80の出力はデータレジスタ70及びアドレス／カウン
タ81にも接続されている。アドレス／カウンタ81の出力
はRAM72のアドレスピンに接続されている。アドレス／
カウンタ81はL/S信号、CNTEN信号及びデータレジスタ70
にも接続されている。TDO信号はアドレス／カウンタ81
からも出力されている。データレジスタ70は第４のマル
チプレクサ80の出力であるL/S信号及びTDI信号にも接続
されている。
メモリバッファ30はスタティックデザインランダムア
クセスメモリ（RAM）72、走査径路、及び所要のインタ
ーフェイス論理及びマルチプレクサを具備している。RA
Mメモリ72はODI入力信号数に等しいデータ入力幅及び最
大データ記憶に充分な深さを有している。走査径路はデ
ータレジスタ70及びアドレス／カウンタ80からなってい
る。選定されると、コントロールバス48を介したテスト
ポート38からのコントロール入力L/S及びDRCK3により、
走査径路はTDIからデータレジスタ70及びアドレス／カ
ウンタ81を介してメモリ30のTDO出力へデータをロード
且つシフトし、次にMX2 42及びMX3 46を介してDBM20
のTDO出力へシフトする。走査動作中に、バス44からのM
ODE1入力はDRCK3入力が第４のマルチプレクサ80を通っ
て走査径路のデータレジスタ70及びアドレス／カウンタ
81部をクロックできるように設定される。
クセスメモリ（RAM）72、走査径路、及び所要のインタ
ーフェイス論理及びマルチプレクサを具備している。RA
Mメモリ72はODI入力信号数に等しいデータ入力幅及び最
大データ記憶に充分な深さを有している。走査径路はデ
ータレジスタ70及びアドレス／カウンタ80からなってい
る。選定されると、コントロールバス48を介したテスト
ポート38からのコントロール入力L/S及びDRCK3により、
走査径路はTDIからデータレジスタ70及びアドレス／カ
ウンタ81を介してメモリ30のTDO出力へデータをロード
且つシフトし、次にMX2 42及びMX3 46を介してDBM20
のTDO出力へシフトする。走査動作中に、バス44からのM
ODE1入力はDRCK3入力が第４のマルチプレクサ80を通っ
て走査径路のデータレジスタ70及びアドレス／カウンタ
81部をクロックできるように設定される。
メモリ読取命令中に、走査径路ロード及びシフト動作
はRAM72の内容を抽出するのに使用される。この命令中
に、コマンドバス44からのENA入力はローとなってRAM書
込動作をディセーブルし、コマンドバス44からのロード
選定（LDSEL）信号により第１のマルチプレクサ68が設
定されて、走査径路のデータレジスタ70はアドレス／カ
ウンタ81によりアドレスされるメモリ位置をロードする
ことができる。走査ロード動作中、アドレス／カウンタ
部81はその現在状態にとどまる。ロード動作後、L/S入
力はローに設定され走査はRAMデータ位置をシフトアウ
トして次の走査径路ロード／シフト動作中に読み取られ
る次のRAMアドレスを読み取り且つシフトアウトするこ
とができる。この走査径路ロード／シフトプロセスは全
てのRAMメモリ位置がロードされ且つシフトアウトされ
るまで繰り返される。
はRAM72の内容を抽出するのに使用される。この命令中
に、コマンドバス44からのENA入力はローとなってRAM書
込動作をディセーブルし、コマンドバス44からのロード
選定（LDSEL）信号により第１のマルチプレクサ68が設
定されて、走査径路のデータレジスタ70はアドレス／カ
ウンタ81によりアドレスされるメモリ位置をロードする
ことができる。走査ロード動作中、アドレス／カウンタ
部81はその現在状態にとどまる。ロード動作後、L/S入
力はローに設定され走査はRAMデータ位置をシフトアウ
トして次の走査径路ロード／シフト動作中に読み取られ
る次のRAMアドレスを読み取り且つシフトアウトするこ
とができる。この走査径路ロード／シフトプロセスは全
てのRAMメモリ位置がロードされ且つシフトアウトされ
るまで繰り返される。
メモリ書込命令中に、走査径路ロード及びシフト動作
はRAM72へデータをロードするのに使用される。この命
令中に、第１のマルチプレクサ68はLDSEL入力により設
定されてロード動作中に走査径路のデータレジスタ70を
その現在状態にとどまらせることができる。また、第２
のマルチプレクサ74はコマンドバス44からのデータ入力
選定（DISEL）信号により設定され、走査径路のデータ
レジスタ70内のデータによりRAM入力を駆動することが
できる。また、コマンドバス44からのENA入力はハイに
設定され、走査径路ロード動作中にRAM72はデータ入力
を受信することができる。ロード動作中に、RAM書込イ
ネーブル（WE）入力はハイであるENA及びL/S入力により
ハイとされ、DRCK3クロックパルスによりRAM72は第２の
マルチプレクサ74からのデータ入力をアドレス／カウン
タ81によりアドレスされる位置へ受信することができ
る。ロード動作の後、走査径路は次のデータ及びアドレ
スパターンをロードするようにシフトされる。シフト動
作中にL/S入力はローとなるため、WE入力はローとなり
シフト中に生じるDRCK3入力によりさらにRAM書込動作が
行われることはない。このロード／シフトプロセスはRA
Mメモリが充満されるまで繰り返される。
はRAM72へデータをロードするのに使用される。この命
令中に、第１のマルチプレクサ68はLDSEL入力により設
定されてロード動作中に走査径路のデータレジスタ70を
その現在状態にとどまらせることができる。また、第２
のマルチプレクサ74はコマンドバス44からのデータ入力
選定（DISEL）信号により設定され、走査径路のデータ
レジスタ70内のデータによりRAM入力を駆動することが
できる。また、コマンドバス44からのENA入力はハイに
設定され、走査径路ロード動作中にRAM72はデータ入力
を受信することができる。ロード動作中に、RAM書込イ
ネーブル（WE）入力はハイであるENA及びL/S入力により
ハイとされ、DRCK3クロックパルスによりRAM72は第２の
マルチプレクサ74からのデータ入力をアドレス／カウン
タ81によりアドレスされる位置へ受信することができ
る。ロード動作の後、走査径路は次のデータ及びアドレ
スパターンをロードするようにシフトされる。シフト動
作中にL/S入力はローとなるため、WE入力はローとなり
シフト中に生じるDRCK3入力によりさらにRAM書込動作が
行われることはない。このロード／シフトプロセスはRA
Mメモリが充満されるまで繰り返される。
オフラインデータバッファリング動作中に、コマンド
バス44からのCNTEN入力はハイに設定されアドレス／カ
ウンタはカウントアップ動作を行うことができる。MODE
1入力はDRCK3入力が第４のマルチプレクサ80を介してRA
MのWR入力、データレジスタ70、及びアドレス／カウン
タ81を駆動できるように設定される。LDSEL入力はDRCK3
クロックが加えられる時にデータレジスタ70がその現在
状態にとどまるように設定される。また、MODE1によりE
NA及びL/S信号のハイ論理レベル入力は第３のマルチプ
レクサ78を介してRAM WE入力を励起することができ
る。DISEL入力は第２のマルチプレクサ74を介してRAM72
へODI信号を入力できるように設定される。
バス44からのCNTEN入力はハイに設定されアドレス／カ
ウンタはカウントアップ動作を行うことができる。MODE
1入力はDRCK3入力が第４のマルチプレクサ80を介してRA
MのWR入力、データレジスタ70、及びアドレス／カウン
タ81を駆動できるように設定される。LDSEL入力はDRCK3
クロックが加えられる時にデータレジスタ70がその現在
状態にとどまるように設定される。また、MODE1によりE
NA及びL/S信号のハイ論理レベル入力は第３のマルチプ
レクサ78を介してRAM WE入力を励起することができ
る。DISEL入力は第２のマルチプレクサ74を介してRAM72
へODI信号を入力できるように設定される。
データバッファリング動作を実行する前にアドレス／
カウンタ81はゼロに設定される。オフラインデータバッ
ファリング中に、TMS及びTCK信号を介した外部コントロ
ール入力がDRCK3出力のクロックパルスを励起できるよ
うにテストポート38が設定される。DRCK3信号上にハイ
クロックパルスが生じると、ODI入力のデータは現在ア
ドレスされているRAM位置へ書き込まれる。DRCK3上のク
ロックパルスがローに戻ると、アドレス／カウンタ82は
次のRAMアドレス位置へ増分する。アドレス／カウンタ8
1の増分が続くODI信号のデータ入力を記憶するこのプロ
セスは外部テストバスコントロール信号を介してDRCK3
クロック入力がイネーブルされる間繰り返される。
カウンタ81はゼロに設定される。オフラインデータバッ
ファリング中に、TMS及びTCK信号を介した外部コントロ
ール入力がDRCK3出力のクロックパルスを励起できるよ
うにテストポート38が設定される。DRCK3信号上にハイ
クロックパルスが生じると、ODI入力のデータは現在ア
ドレスされているRAM位置へ書き込まれる。DRCK3上のク
ロックパルスがローに戻ると、アドレス／カウンタ82は
次のRAMアドレス位置へ増分する。アドレス／カウンタ8
1の増分が続くODI信号のデータ入力を記憶するこのプロ
セスは外部テストバスコントロール信号を介してDRCK3
クロック入力がイネーブルされる間繰り返される。
オンラインデータバッファリング動作中に、CNTEN入
力はハイに設定されアドレス／カウンタ81はカウントア
ップ動作を行うことができる。MODE1入力はEQM32からゲ
ートされたSYNCK入力がRAM WR入力、データレジスタ70
及びアドレス／カウンタ81を駆動できるように設定され
る。LDSEL入力はSYNCKクロックが加わる時にデータレジ
スタ70がその現在状態にとどまるように設定される。SY
NCKクロック入力はEQM32からのTGATE入力がハイの時に
イネーブルされ、TGATE入力がローの時にゲートオフさ
れる。また、MODE1入力は、TGATEがハイの時に、EQM32
からのTGATE入力が第３のマルチプレクサ78を介してRAM
WE入力を励起することができるように設定される。DI
SEL入力は第２のマルチプレクサ74を介してRAMへODI信
号を入力できるように設定される。
力はハイに設定されアドレス／カウンタ81はカウントア
ップ動作を行うことができる。MODE1入力はEQM32からゲ
ートされたSYNCK入力がRAM WR入力、データレジスタ70
及びアドレス／カウンタ81を駆動できるように設定され
る。LDSEL入力はSYNCKクロックが加わる時にデータレジ
スタ70がその現在状態にとどまるように設定される。SY
NCKクロック入力はEQM32からのTGATE入力がハイの時に
イネーブルされ、TGATE入力がローの時にゲートオフさ
れる。また、MODE1入力は、TGATEがハイの時に、EQM32
からのTGATE入力が第３のマルチプレクサ78を介してRAM
WE入力を励起することができるように設定される。DI
SEL入力は第２のマルチプレクサ74を介してRAMへODI信
号を入力できるように設定される。
データバッファリング動作を実行する前に、アドレス
／カウンタ81はゼロに設定される。EQM32がTGATE信号を
ハイに設定するとオンラインデータバッファリングが開
始される。TGATEがハイであると、RAM WEはハイであり
SYNCKクロックがイネーブルされてRAM72及びアドレス／
カウンタ81をクロックすることができる。SYNCKクロッ
ク上にハイクロックパルスが生じると、現在アドレスさ
れているRAM位置へODI入力が書き込まれる。SYNCKクロ
ックがローに戻ると、アドレス／カウンタ81は次のRAM
アドレス位置へ増分する。EQM32からのTGATE入力信号が
ハイに設定されている間、ODI信号のデータ入力を記憶
するこのプロセスは繰り返されそれにはアドレス／カウ
ンタ81の増分が続く。
／カウンタ81はゼロに設定される。EQM32がTGATE信号を
ハイに設定するとオンラインデータバッファリングが開
始される。TGATEがハイであると、RAM WEはハイであり
SYNCKクロックがイネーブルされてRAM72及びアドレス／
カウンタ81をクロックすることができる。SYNCKクロッ
ク上にハイクロックパルスが生じると、現在アドレスさ
れているRAM位置へODI入力が書き込まれる。SYNCKクロ
ックがローに戻ると、アドレス／カウンタ81は次のRAM
アドレス位置へ増分する。EQM32からのTGATE入力信号が
ハイに設定されている間、ODI信号のデータ入力を記憶
するこのプロセスは繰り返されそれにはアドレス／カウ
ンタ81の増分が続く。
テストセルレジスタ（TCR） 第９図にTCR28のブロック図を示す。TCR28は相互接続
されてテストレジスタを形成する一連のテストセルから
なるレジスタ82を含んでいる。テストレジスタ82は、参
照としてここに組み入れた、1988年10月３日付ヘッツェ
ルの米国特許出願第241,439号“テストバッファ／レジ
スタ”に詳記されている。テストレジスタ82内の各テス
トセルはEXPDAT、CMPMSK、DATMSK及びODI信号の各ビッ
ト（０〜15）に接続されている。テストセルレジスタ82
はまたコマンドバス44を介したコマンドレジスタ36から
のPSAENA信号及び第1,第２及び第３のマルチプレクサ8
4,86,88の出力も受信する。マルチプレクサ84はTDI入力
及びFBO信号も受信する。マルチプレクサ84から受信さ
れるFBO信号はTCR28の一部である排他的ORネットワーク
90の出力である。マルチプレクサ84はTCRコントロール
レジスタ26からのFBSEL信号によりコントロールされ
る。マルチプレクサ86はL/S及びTGATE信号を入力として
有し、コマンドバス44を介してコマンドレジスタ36から
のMODE2信号によりコントロールされる。マルチプレク
サ88はDRCK4及びSYNCK信号を受信し、やはりMODE2信号
によりコントロールされる。EXORゲートネットワーク90
はテストセルレジスタ82からのTDO0−15出力、TAP0〜15
信号、及びANDゲート92の出力を受信する。ANDゲート92
はTRCコントロールレジスタ26からのFBIENA信号及びFBI
信号を受信する。テストセルレジスタ82はレジスタ内の
各テストセルに対してCMPOUT信号を出力し、信号はCTER
M信号を出力するANDゲート94へ入力される。テストセル
レジスタ82はTDO信号も出力する。テストレジスタ内の
テストセル数はODI入力信号数に等しい。
されてテストレジスタを形成する一連のテストセルから
なるレジスタ82を含んでいる。テストレジスタ82は、参
照としてここに組み入れた、1988年10月３日付ヘッツェ
ルの米国特許出願第241,439号“テストバッファ／レジ
スタ”に詳記されている。テストレジスタ82内の各テス
トセルはEXPDAT、CMPMSK、DATMSK及びODI信号の各ビッ
ト（０〜15）に接続されている。テストセルレジスタ82
はまたコマンドバス44を介したコマンドレジスタ36から
のPSAENA信号及び第1,第２及び第３のマルチプレクサ8
4,86,88の出力も受信する。マルチプレクサ84はTDI入力
及びFBO信号も受信する。マルチプレクサ84から受信さ
れるFBO信号はTCR28の一部である排他的ORネットワーク
90の出力である。マルチプレクサ84はTCRコントロール
レジスタ26からのFBSEL信号によりコントロールされ
る。マルチプレクサ86はL/S及びTGATE信号を入力として
有し、コマンドバス44を介してコマンドレジスタ36から
のMODE2信号によりコントロールされる。マルチプレク
サ88はDRCK4及びSYNCK信号を受信し、やはりMODE2信号
によりコントロールされる。EXORゲートネットワーク90
はテストセルレジスタ82からのTDO0−15出力、TAP0〜15
信号、及びANDゲート92の出力を受信する。ANDゲート92
はTRCコントロールレジスタ26からのFBIENA信号及びFBI
信号を受信する。テストセルレジスタ82はレジスタ内の
各テストセルに対してCMPOUT信号を出力し、信号はCTER
M信号を出力するANDゲート94へ入力される。テストセル
レジスタ82はTDO信号も出力する。テストレジスタ内の
テストセル数はODI入力信号数に等しい。
テストレジスタ82はL/S及びDRCK4テストポート信号か
ら入力を受信し、TDI入力からテストレジスタ82を介し
て第９図のTDO出力へデータをロードし且つシフトす
る。走査動作中に、TCRコントロールレジスタ26からの
フィードバック選定（FBSEL）信号はマルチプレクサ84
を介してテストレジスタ82へTDI信号が入力できるよう
に設定される。また、走査動作中に、コマンドレジスタ
36からのMODE2入力はL/S及びDRCK4入力がマルチプレク
サ86,88を通りそれぞれSEL及びCK入力を介してテストレ
ジスタ82へ入力できるように設定される。
ら入力を受信し、TDI入力からテストレジスタ82を介し
て第９図のTDO出力へデータをロードし且つシフトす
る。走査動作中に、TCRコントロールレジスタ26からの
フィードバック選定（FBSEL）信号はマルチプレクサ84
を介してテストレジスタ82へTDI信号が入力できるよう
に設定される。また、走査動作中に、コマンドレジスタ
36からのMODE2入力はL/S及びDRCK4入力がマルチプレク
サ86,88を通りそれぞれSEL及びCK入力を介してテストレ
ジスタ82へ入力できるように設定される。
テストレジスタを構成するのに使用するテストセルデ
ザインの例を第9a図に示す。テストセルはマスカブルPS
A論理96、マスカブルコンパレタ論理98、及び21マルチ
プレクサ102とＤフリップフロップ104からなる走査セル
100を具備している。マスカブルDSA論理96はNANDゲート
106,108及びEXORゲート110からなっている。NANDゲート
106はTCRコントロールレジスタ26からのODI入力信号及
びDATMSK入力信号から入力を受信し、NANDゲート108は
コマンドレジスタ36からのPSAENA入力信号及び先行走査
セルのTDO出力からのTDI入力信号を受信する。EXORゲー
ト110はNANDゲート106,108の出力を受信し2:1マルチプ
レクサ102へPSA信号を出力する。
ザインの例を第9a図に示す。テストセルはマスカブルPS
A論理96、マスカブルコンパレタ論理98、及び21マルチ
プレクサ102とＤフリップフロップ104からなる走査セル
100を具備している。マスカブルDSA論理96はNANDゲート
106,108及びEXORゲート110からなっている。NANDゲート
106はTCRコントロールレジスタ26からのODI入力信号及
びDATMSK入力信号から入力を受信し、NANDゲート108は
コマンドレジスタ36からのPSAENA入力信号及び先行走査
セルのTDO出力からのTDI入力信号を受信する。EXORゲー
ト110はNANDゲート106,108の出力を受信し2:1マルチプ
レクサ102へPSA信号を出力する。
マスカブルコンパレタ論理98はEXORゲート112及びNAN
Dゲート114を具備している。EXORゲート112はEQM32から
のODI入力信号及びEXPDAT入力信号から入力を受信す
る。NANDゲート114はCMPMSK信号及びEXORゲート112の出
力を受信し、CMPOUT信号を出力してそのセルにおける整
合を表示する。走査セルの2:1マルチプレクサ102はPSA
信号及びテストセルへのTDI信号入力を受信する。マル
チプレクサ86（第９図）からのSEL信号の制御の元で、
マルチプレクサ102はＤフリップフロップ104のＤ入力へ
信号を出力する。Ｄフリップフロップ104は2:1マルチプ
レクサ102からのデータ入力及びマルチプレクサ88（第
９図）からのクロック（CK）入力を受信する。これら各
論理部の動作を第Ｉ表の真理表に記載する。 第Ｉ表 走査セル真理表 セル CLK 動 作 ０ ／ シフト（TDIからTDO） １ ／ ロード（PSAをTDOへ） ここで、“/"は立上りクロック縁である。
Dゲート114を具備している。EXORゲート112はEQM32から
のODI入力信号及びEXPDAT入力信号から入力を受信す
る。NANDゲート114はCMPMSK信号及びEXORゲート112の出
力を受信し、CMPOUT信号を出力してそのセルにおける整
合を表示する。走査セルの2:1マルチプレクサ102はPSA
信号及びテストセルへのTDI信号入力を受信する。マル
チプレクサ86（第９図）からのSEL信号の制御の元で、
マルチプレクサ102はＤフリップフロップ104のＤ入力へ
信号を出力する。Ｄフリップフロップ104は2:1マルチプ
レクサ102からのデータ入力及びマルチプレクサ88（第
９図）からのクロック（CK）入力を受信する。これら各
論理部の動作を第Ｉ表の真理表に記載する。 第Ｉ表 走査セル真理表 セル CLK 動 作 ０ ／ シフト（TDIからTDO） １ ／ ロード（PSAをTDOへ） ここで、“/"は立上りクロック縁である。
第９図を参照として、EXORゲートネットワーク90は第
9b図の実施例に示すようなANDゲート116とEXORゲート11
8の構成からなっている。EXORゲートネットワーク90は
テストレジスタ82内のテストセルのTDO出力からの入力
と、TCRコントロールレジスタ26からの多項タップ（TA
P）選定入力と、外部フィードバック入力（FBI）を受信
する（第２図参照）。EXORゲートネットワーク90はフィ
ードバック出力（FBO）を出力しそれはマルチプレクサ8
4を介しテストレジスタ82の第１のテストセルへ入力さ
れている。DBM20からもFBO信号が出力される。EXORネッ
トワーク90へのTAP1〜15入力により、PSA動作中に使用
されるFBO信号の計算に含まれるテストレジスタ82から
のTDO0〜15出力のプログラマブル選定を行うことができ
る。TCRコントロールレジスタ26からのFBIENA入力がハ
イに設定されていれば外部FBI入力信号はFBOの計算に含
めることができ、さもなくばFBI上のデータ入力はEXOR
ネットワーク90により無視される。
9b図の実施例に示すようなANDゲート116とEXORゲート11
8の構成からなっている。EXORゲートネットワーク90は
テストレジスタ82内のテストセルのTDO出力からの入力
と、TCRコントロールレジスタ26からの多項タップ（TA
P）選定入力と、外部フィードバック入力（FBI）を受信
する（第２図参照）。EXORゲートネットワーク90はフィ
ードバック出力（FBO）を出力しそれはマルチプレクサ8
4を介しテストレジスタ82の第１のテストセルへ入力さ
れている。DBM20からもFBO信号が出力される。EXORネッ
トワーク90へのTAP1〜15入力により、PSA動作中に使用
されるFBO信号の計算に含まれるテストレジスタ82から
のTDO0〜15出力のプログラマブル選定を行うことができ
る。TCRコントロールレジスタ26からのFBIENA入力がハ
イに設定されていれば外部FBI入力信号はFBOの計算に含
めることができ、さもなくばFBI上のデータ入力はEXOR
ネットワーク90により無視される。
再び第９図を参照として、テストレジスタ内のテスト
セルからのCMPOUT0〜15出力は互いにANDされ、CTERM信
号を介してTCR28から出力される。CTERM信号は状態入力
としてEQM32へ入力される。CMPOUT0〜15出力はTCR28へ
のODI0〜15及びEXPDAT0〜15信号バス入力間の比較動作
の結果を反映している。CMPMSK0〜15入力は一つ以上の
これらの比較動作をマスクオフするのに使用することが
できる。比較論理部がマスクオフされると、そのCMPOUT
出力はハイ論理レベルへ設定される。
セルからのCMPOUT0〜15出力は互いにANDされ、CTERM信
号を介してTCR28から出力される。CTERM信号は状態入力
としてEQM32へ入力される。CMPOUT0〜15出力はTCR28へ
のODI0〜15及びEXPDAT0〜15信号バス入力間の比較動作
の結果を反映している。CMPMSK0〜15入力は一つ以上の
これらの比較動作をマスクオフするのに使用することが
できる。比較論理部がマスクオフされると、そのCMPOUT
出力はハイ論理レベルへ設定される。
コマンドレジスタ36からテストレジスタ82へのPSAENA
入力信号は、テストセルがPSAもしくはサンプル動作を
実施するかどうかを選定するのに使用される。PSAENAが
ハイに設定されると、PSA動作に対して全てのテストセ
ルが選定される。PSAENAがローであれば、サンプル動作
に対して全てのセルが設定される。TCRコントロールレ
ジスタ26からのDATMSK0〜15信号は、PSAもしくはサンプ
ル動作中に一つ以上のODI0〜15信号入力をマスクオフす
るのに使用する。DATMSK入力がローであれば、それに関
連するODI入力はマスクオフされテストセルはPSAもしく
はサンプル動作中にロー論理レベルをロードする。DATM
SK入力がハイであれば、それに関連するODI入力の論理
レベルはPSAもしくはサンプル動作中にテストセルへロ
ードされる。
入力信号は、テストセルがPSAもしくはサンプル動作を
実施するかどうかを選定するのに使用される。PSAENAが
ハイに設定されると、PSA動作に対して全てのテストセ
ルが選定される。PSAENAがローであれば、サンプル動作
に対して全てのセルが設定される。TCRコントロールレ
ジスタ26からのDATMSK0〜15信号は、PSAもしくはサンプ
ル動作中に一つ以上のODI0〜15信号入力をマスクオフす
るのに使用する。DATMSK入力がローであれば、それに関
連するODI入力はマスクオフされテストセルはPSAもしく
はサンプル動作中にロー論理レベルをロードする。DATM
SK入力がハイであれば、それに関連するODI入力の論理
レベルはPSAもしくはサンプル動作中にテストセルへロ
ードされる。
オフラインPSAもしくはサンプル命令中に、テストポ
ート38からのL/S及びDRCK4信号がマルチプレクサ86,88
を介してテストレジスタ82へ入力できるようにMODE2入
力信号が設定される。このテストモード中にL/S入力信
号はハイに設定され、DRCK4クロックはテストポート38
への外部入力によりイネーブルされる。PSA動作が実施
されると、テストレジスタへのPSAENA入力はハイに設定
される。サンプル動作が実施されると、PSAENA入力はロ
ーに設定される。ODI0〜15入力上に生じるデータはDRCK
4入力上の各ハイクロックパルス中にテストレジスタセ
ルへクロックされる。PSAもしくはサンプル動作が完了
すると、集収されたデータやサインはTCR読取命令を介
してシフトアウトされ調べられる。
ート38からのL/S及びDRCK4信号がマルチプレクサ86,88
を介してテストレジスタ82へ入力できるようにMODE2入
力信号が設定される。このテストモード中にL/S入力信
号はハイに設定され、DRCK4クロックはテストポート38
への外部入力によりイネーブルされる。PSA動作が実施
されると、テストレジスタへのPSAENA入力はハイに設定
される。サンプル動作が実施されると、PSAENA入力はロ
ーに設定される。ODI0〜15入力上に生じるデータはDRCK
4入力上の各ハイクロックパルス中にテストレジスタセ
ルへクロックされる。PSAもしくはサンプル動作が完了
すると、集収されたデータやサインはTCR読取命令を介
してシフトアウトされ調べられる。
オンラインPSAもしくはサンプル命令中に、EQM32から
のTGATE及びSYNCK信号がマルチプレクサ86,88を介して
テストレジスタへ入力できるようにモード２入力信号が
設定される。このテストモード中に、TGATE信号はハイ
に設定されてSYNCKをイネーブルし、テストレジスタの
テストセル内てPSA/サンプル動作モードを選定する。第
7a図、第7b図、第7c図もしくは第7d図に示すように選定
されるプロトコルのタイプに従った入力状態に応答して
TGATE信号がハイに設定される。PSA動作が実施されてい
ると、テストレジスタへのPSAENA入力はハイに設定され
る。サンプル動作が実施されると、PSAENAはローに設定
される。ODI0〜15入力に生じるデータはSYNCK入力上の
各ハイクロックパルス中にテストレジスタセル内へクロ
ックされる。PSAもくはサンプル動作が完了すると、収
集されるデータやサインはTCR読取命令を介してシフト
アウトされて調べられる。
のTGATE及びSYNCK信号がマルチプレクサ86,88を介して
テストレジスタへ入力できるようにモード２入力信号が
設定される。このテストモード中に、TGATE信号はハイ
に設定されてSYNCKをイネーブルし、テストレジスタの
テストセル内てPSA/サンプル動作モードを選定する。第
7a図、第7b図、第7c図もしくは第7d図に示すように選定
されるプロトコルのタイプに従った入力状態に応答して
TGATE信号がハイに設定される。PSA動作が実施されてい
ると、テストレジスタへのPSAENA入力はハイに設定され
る。サンプル動作が実施されると、PSAENAはローに設定
される。ODI0〜15入力に生じるデータはSYNCK入力上の
各ハイクロックパルス中にテストレジスタセル内へクロ
ックされる。PSAもくはサンプル動作が完了すると、収
集されるデータやサインはTCR読取命令を介してシフト
アウトされて調べられる。
データはTCR28内で圧縮される間、メモリバッファ30
内に逐次記憶することができる。
内に逐次記憶することができる。
TCR28及びメモリバッファ30は外部バスコントローラ2
5及びEQM32によりコントロールすることができる。外部
テストバスコントローラ25は多数のDBM及び他のデバイ
スをコントロールしていることがあるため、内部EQM32
は各DBMに対して詳細コントロールを与える。
5及びEQM32によりコントロールすることができる。外部
テストバスコントローラ25は多数のDBM及び他のデバイ
スをコントロールしていることがあるため、内部EQM32
は各DBMに対して詳細コントロールを与える。
マスカブルPSA入力の利点 第9c図において、DBMデバイスのTCRは多数の並列ODI
入力上にサインを集めるように示されている。このモー
ドにおいて、TCRコントロールレジスタ26からTCR28への
DATMSK0〜15入力は、全てのODI入力信号をサイン値の生
成に関連できるように設定される。サインは収集される
と、シフトアウトされそのサインは何に等しくなければ
ならないかが比較される。集収されたサインが正しい値
と整合しない場合には、一つもしくはそれ以上のODI入
力に障害が発生している。どのODI入力もしくは入力群
がサインに障害をもたらしたかを決定するのは、不可能
とは言わないまでも、困難である。
入力上にサインを集めるように示されている。このモー
ドにおいて、TCRコントロールレジスタ26からTCR28への
DATMSK0〜15入力は、全てのODI入力信号をサイン値の生
成に関連できるように設定される。サインは収集される
と、シフトアウトされそのサインは何に等しくなければ
ならないかが比較される。集収されたサインが正しい値
と整合しない場合には、一つもしくはそれ以上のODI入
力に障害が発生している。どのODI入力もしくは入力群
がサインに障害をもたらしたかを決定するのは、不可能
とは言わないまでも、困難である。
DBMは一つもしくはそれ以上のODI信号をマスクオフす
ることができるので、一時に一つのODI入力をイネーブ
ルするだけでテスト動作を繰り返すことができる。この
能力を使用して一時に一つのODI入力を収集することが
できる。この技術を使用して、どのODI入力が並列サイ
ンに障害を及ぼしたかを診断することができる。
ることができるので、一時に一つのODI入力をイネーブ
ルするだけでテスト動作を繰り返すことができる。この
能力を使用して一時に一つのODI入力を収集することが
できる。この技術を使用して、どのODI入力が並列サイ
ンに障害を及ぼしたかを診断することができる。
第9d図に、一つ、ODI0、を除く全てのODI入力信号が
マスクオフされる例を示す。一つのODI入力をイネーブ
ルして失敗した同じテストを繰り返すことにより、一つ
のイネーブルされたODI入力のみによるデータ入力を反
映するサインを生成することができる。この一つの入力
サインは取り出されると、シフトアウトされそのODI入
力に対する予期サインと比較される。予期サインと整合
する場合には、ODI入力は良好であり並列入力サインが
失敗することはない。整合しない場合には、他の潜在的
に悪いODI入力と共に、並列入力サイン失敗の原因とな
っている。
マスクオフされる例を示す。一つのODI入力をイネーブ
ルして失敗した同じテストを繰り返すことにより、一つ
のイネーブルされたODI入力のみによるデータ入力を反
映するサインを生成することができる。この一つの入力
サインは取り出されると、シフトアウトされそのODI入
力に対する予期サインと比較される。予期サインと整合
する場合には、ODI入力は良好であり並列入力サインが
失敗することはない。整合しない場合には、他の潜在的
に悪いODI入力と共に、並列入力サイン失敗の原因とな
っている。
このプロセスは他の全てをマスクオフしながらもう一
つのODI入力信号をイネーブルし且つイネーブルされたO
DI入力信号からのサインを収集するテストを再び繰り返
しそれをそれが等しくなければならないものと比較する
ことにより繰り返される。全てのODI入力に対してこの
手順をふむことにより、どのODI入力が並列サインを失
敗させたかを決定することができる。この技術は失敗し
た並列サイン分析動作の診断に有用である。一時に一つ
のODI入力信号を選択的にイネーブルする能力がない
と、この簡単で完璧な診断テスト技術を採用することは
できない。この診断テストはODI入力群を分析して実施
することもできることをお判り願いたい。
つのODI入力信号をイネーブルし且つイネーブルされたO
DI入力信号からのサインを収集するテストを再び繰り返
しそれをそれが等しくなければならないものと比較する
ことにより繰り返される。全てのODI入力に対してこの
手順をふむことにより、どのODI入力が並列サインを失
敗させたかを決定することができる。この技術は失敗し
た並列サイン分析動作の診断に有用である。一時に一つ
のODI入力信号を選択的にイネーブルする能力がない
と、この簡単で完璧な診断テスト技術を採用することは
できない。この診断テストはODI入力群を分析して実施
することもできることをお判り願いたい。
DBMを縦続接続してPSAサイン幅を拡張する 取り出されるサイン幅の拡張は第10図に示すような一
連の連結されたDBM集積回路を介して実施される。第10
図のDBMは、一つ以上のDBM（MIDBM）122を介して、最上
位DBM（MSDBM）120から最下位DBM（LSDBM）へ直列接続
されている。先行する各DBMのTDOは次のDBMのTDIへ接続
されており、先行する各DBMのFBIは次のDBMのFBOに接続
されている。
連の連結されたDBM集積回路を介して実施される。第10
図のDBMは、一つ以上のDBM（MIDBM）122を介して、最上
位DBM（MSDBM）120から最下位DBM（LSDBM）へ直列接続
されている。先行する各DBMのTDOは次のDBMのTDIへ接続
されており、先行する各DBMのFBIは次のDBMのFBOに接続
されている。
第10図のMSDBMに対して、TCR28へのFBIENA及びABSEL
入力は縦続接続反応用において共に論理ハイレベルに設
定しなければならない。FBIENA及びFBSELのこの設定に
より、MSDBM120への外部FBI入力は第９図のANDゲート92
（GFBI）を介してMSDBM EXORネットワーク90へ入力さ
れ、MSDBMのEXORネットワーク90からのFBO出力は第９図
のマルチプレクサ84を介してテストレジスタ82へ入力さ
れる。
入力は縦続接続反応用において共に論理ハイレベルに設
定しなければならない。FBIENA及びFBSELのこの設定に
より、MSDBM120への外部FBI入力は第９図のANDゲート92
（GFBI）を介してMSDBM EXORネットワーク90へ入力さ
れ、MSDBMのEXORネットワーク90からのFBO出力は第９図
のマルチプレクサ84を介してテストレジスタ82へ入力さ
れる。
第10図のMIDBM122に対して、TCR28へのFBIENA及びFBS
EL入力は、縦続接続応用において、それぞれ論理ハイ及
びローレベルへ設定しなければならない。FBIENA及びFB
SELのこの設定により、MIDBM320への外部FBI入力は第９
図のANDゲート92（GFBI）を介してMIDBMのEXORネットワ
ーク90へ入力され、MSDBMからのTDO出力は第９図のマル
チプレクサ84へのTDI入力を介してMIDBM122のテストレ
ジスタ82へ入力される。MIDBM122からのFBO出力はMSDBM
120のFBIへ入力される。
EL入力は、縦続接続応用において、それぞれ論理ハイ及
びローレベルへ設定しなければならない。FBIENA及びFB
SELのこの設定により、MIDBM320への外部FBI入力は第９
図のANDゲート92（GFBI）を介してMIDBMのEXORネットワ
ーク90へ入力され、MSDBMからのTDO出力は第９図のマル
チプレクサ84へのTDI入力を介してMIDBM122のテストレ
ジスタ82へ入力される。MIDBM122からのFBO出力はMSDBM
120のFBIへ入力される。
第10図のLSDBM124に対して、TCR28へのFBIENA及びFBS
EL入力は縦続接続応用において共に論理ローレベルへ設
定しなければならない。FBIENA及びFBSELのこの設定に
より、LSDBM124への外部FBI入力はゲートオフされロー
論理レベルが第９図のANDゲートGFBIを介してLSDBMのEX
ORネットワーク90へ入力され、MIDBM122からのTDO出力
は第９図のマルチプレクサ84へのTDI入力を介してLSDBM
124のテストレジスタ82へ入力される。LSDBM124からのF
BO出力はMIDBM122のFBIへ入力される。
EL入力は縦続接続応用において共に論理ローレベルへ設
定しなければならない。FBIENA及びFBSELのこの設定に
より、LSDBM124への外部FBI入力はゲートオフされロー
論理レベルが第９図のANDゲートGFBIを介してLSDBMのEX
ORネットワーク90へ入力され、MIDBM122からのTDO出力
は第９図のマルチプレクサ84へのTDI入力を介してLSDBM
124のテストレジスタ82へ入力される。LSDBM124からのF
BO出力はMIDBM122のFBIへ入力される。
非縦続接続PSA構成中に、MSDBM120、MIDBM122及びLSD
BM124のTCRへのFBIENA及びFBSEL入力はそれぞれロー及
びハイ論理レベルへ設定される。FBIENA及びFBSELのこ
の設定により、TCR88への外部FBI入力はゲートオフさ
れ、ロー論理レベルが第９図のANDゲート92（GFBI）を
介してEXORネットワーク90へ入力され、EXORネットワー
クからの内部FBOは第９図のマルチプレクサ84を介して
テストレジスタ82へ入力される。
BM124のTCRへのFBIENA及びFBSEL入力はそれぞれロー及
びハイ論理レベルへ設定される。FBIENA及びFBSELのこ
の設定により、TCR88への外部FBI入力はゲートオフさ
れ、ロー論理レベルが第９図のANDゲート92（GFBI）を
介してEXORネットワーク90へ入力され、EXORネットワー
クからの内部FBOは第９図のマルチプレクサ84を介して
テストレジスタ82へ入力される。
DBM命令 コマンドレジスタ36へ命令がシフトされると、コント
ロールバス48を介して適切なコントロールが出力され一
つ以上の選定可能なデータレジスタ走査径路内でテスト
もしくは走査動作を実行する。バイパスレジスタ34、EQ
M32、メモリバッファ30、TCR28もしくはTCRコントロー
ルレジスタ26。
ロールバス48を介して適切なコントロールが出力され一
つ以上の選定可能なデータレジスタ走査径路内でテスト
もしくは走査動作を実行する。バイパスレジスタ34、EQ
M32、メモリバッファ30、TCR28もしくはTCRコントロー
ルレジスタ26。
オフラインデータサンプル命令中に、TCR28はテスト
ポート38及びコントロールバス48を介して外部テストバ
スからコントロールを受信してODI入力上に生じるデー
タを捕捉する。データは捕捉されると、TCRからシフト
オフされTCR読取命令を介して調べられる。
ポート38及びコントロールバス48を介して外部テストバ
スからコントロールを受信してODI入力上に生じるデー
タを捕捉する。データは捕捉されると、TCRからシフト
オフされTCR読取命令を介して調べられる。
オンラインデータサンプル命令中に、TCR28はEQMコン
トロールバス52を介して内部EQM32からコントロールを
受信しODI入力上に生じるデータを捕捉する。データは
捕捉されると、TCR読取命令を介してTCR28からシフトア
ウトして調べることができる。
トロールバス52を介して内部EQM32からコントロールを
受信しODI入力上に生じるデータを捕捉する。データは
捕捉されると、TCR読取命令を介してTCR28からシフトア
ウトして調べることができる。
オフライン並列サイン分析（PSA）テスト命令中に、T
CR28はテストポート38及びコントロールパス48を介して
外部テストバスからコントロールを受信しODI入力上に
生じるデータを16ビットサインへ圧縮する。データの圧
縮後、結果として得られるサインはTCR読取命令を介し
てTCR28からシフトアウトして調べることができる。
CR28はテストポート38及びコントロールパス48を介して
外部テストバスからコントロールを受信しODI入力上に
生じるデータを16ビットサインへ圧縮する。データの圧
縮後、結果として得られるサインはTCR読取命令を介し
てTCR28からシフトアウトして調べることができる。
オンラインPSAテスト命令中に、TCR28にEQMコントロ
ールバス52を介して内部EQM32からコントロールを受信
しODI入力上に生じるデータを16ビットサインへ圧縮す
る。データの圧縮後、結果として得られるサインはTCR
読取命令を介してTCRからシフトアウトして調べること
ができる。
ールバス52を介して内部EQM32からコントロールを受信
しODI入力上に生じるデータを16ビットサインへ圧縮す
る。データの圧縮後、結果として得られるサインはTCR
読取命令を介してTCRからシフトアウトして調べること
ができる。
オフラインデータバッファリング命令中に、メモリバ
ッファ30はテストポート38及びコントロールバス48を介
して外部テストバスからコントロールを受信してODI入
力上に生じるデータを内部RAMメモリバッファ72内へ記
憶する。データの記憶後、メモリ内容はメモリ読取命令
を介してシフトアウトして調べることができる。
ッファ30はテストポート38及びコントロールバス48を介
して外部テストバスからコントロールを受信してODI入
力上に生じるデータを内部RAMメモリバッファ72内へ記
憶する。データの記憶後、メモリ内容はメモリ読取命令
を介してシフトアウトして調べることができる。
オンラインデータバッファリング命令中に、メモリバ
ッファ30はEQMコントロールバス52を介して内部EQM32か
らコントロールを受信してODI入力上に生じるデータを
内部RAMメモリバッファ72内に記憶する。データの記憶
後、メモリ内容はメモリ読取命令を介してシフトアウト
して調べることができる。
ッファ30はEQMコントロールバス52を介して内部EQM32か
らコントロールを受信してODI入力上に生じるデータを
内部RAMメモリバッファ72内に記憶する。データの記憶
後、メモリ内容はメモリ読取命令を介してシフトアウト
して調べることができる。
オフラインPSA及びバッファ命令中に、CR28はテスト
ポート38及びコントロールバス48を介して外部テストバ
スからコントロールを受信してODI入力上に生じるデー
タを、それぞれ圧縮し記憶する。データはTCR28内へ圧
縮してRAMメモリ内へ記憶した後、TCR28内のサインへア
クセスするTCR読取命令を実行し続いてメモリ内容へア
クセスするメモリ読取命令を実行することによりシフト
アウトして調べることができる。
ポート38及びコントロールバス48を介して外部テストバ
スからコントロールを受信してODI入力上に生じるデー
タを、それぞれ圧縮し記憶する。データはTCR28内へ圧
縮してRAMメモリ内へ記憶した後、TCR28内のサインへア
クセスするTCR読取命令を実行し続いてメモリ内容へア
クセスするメモリ読取命令を実行することによりシフト
アウトして調べることができる。
オンラインPSA及びバッファ命令中に、TCR28及びメモ
リバッファ30はEQMコントロールバス52を介して内部EQM
32からコントロールを受信し、ODI入力上に生じるデー
タを、それぞれ、圧縮且つ記憶する。データはTCR内へ
圧縮されRAMメモリ72内へ記憶された後、TCR28内のサイ
ンへアクセスするTCR読取命令を実行し続いてメモり内
容へアクセスするメモリ読取命令を実行することにより
シフトアウトして調べることができる。
リバッファ30はEQMコントロールバス52を介して内部EQM
32からコントロールを受信し、ODI入力上に生じるデー
タを、それぞれ、圧縮且つ記憶する。データはTCR内へ
圧縮されRAMメモリ72内へ記憶された後、TCR28内のサイ
ンへアクセスするTCR読取命令を実行し続いてメモり内
容へアクセスするメモリ読取命令を実行することにより
シフトアウトして調べることができる。
TCR読取命令中に、TCR28はテストポート38及びコント
ロールバス48を介して外部テストバスからコントロール
を受信し、TCR28を介してTDI入力からデータをシフトし
且つTDO出力ピンを介してDBM20からデータをシフトアウ
トする。この命令はデータサンプルもしくはPSA命令中
にTCR内に捕捉もしくは圧縮されたデータへアクセスす
るのに使用される。
ロールバス48を介して外部テストバスからコントロール
を受信し、TCR28を介してTDI入力からデータをシフトし
且つTDO出力ピンを介してDBM20からデータをシフトアウ
トする。この命令はデータサンプルもしくはPSA命令中
にTCR内に捕捉もしくは圧縮されたデータへアクセスす
るのに使用される。
TCRコントロール走査命令中に、TCRコントロールレジ
スタ26はテストポート38及びコントロールバス48を介し
て外部テストバスからコントロールを受信し、TCRコン
トロールレジスタ26を介してTDI入力からデータをシフ
トし且つTDO出力ピンを介してDBM20からデータをシフト
アウトする。この命令はTCRの入力データマスク論理及
び多項フィードバックタップ接続を特定のデータサンプ
ルやPSAテスト動作に対して設定するのに必要なコント
ロールビット信号をロードするのに使用される。
スタ26はテストポート38及びコントロールバス48を介し
て外部テストバスからコントロールを受信し、TCRコン
トロールレジスタ26を介してTDI入力からデータをシフ
トし且つTDO出力ピンを介してDBM20からデータをシフト
アウトする。この命令はTCRの入力データマスク論理及
び多項フィードバックタップ接続を特定のデータサンプ
ルやPSAテスト動作に対して設定するのに必要なコント
ロールビット信号をロードするのに使用される。
バイパス走査命令中に、バイパスレジスタ34はテスト
ポート38及びコントロールバス48を介して外部テストバ
スからコントロールを受信し、バイパス走査セル34を介
してTDI入力からデータをシフトし且つTDO出力ピンを介
してDBM20からデータをシフトアウトする。この命令はD
BMを通る走査径路を一つを走査セルもしくはフリップフ
ロップのみに短縮するのに使用される。
ポート38及びコントロールバス48を介して外部テストバ
スからコントロールを受信し、バイパス走査セル34を介
してTDI入力からデータをシフトし且つTDO出力ピンを介
してDBM20からデータをシフトアウトする。この命令はD
BMを通る走査径路を一つを走査セルもしくはフリップフ
ロップのみに短縮するのに使用される。
メモリ読取命令中に、メモリバッファ30はテストポー
ト38及びコントロールバス48を介して外部テストバスか
らコントロールを受信し、TDI入力及びTDO出力ピンを介
して現在アドレスされるメモリ位置をロード且つシフト
アウトする。シフトアウト動作中に、読み取られる次の
メモリアドレスがメモリバッファ30へシフトされる。
ト38及びコントロールバス48を介して外部テストバスか
らコントロールを受信し、TDI入力及びTDO出力ピンを介
して現在アドレスされるメモリ位置をロード且つシフト
アウトする。シフトアウト動作中に、読み取られる次の
メモリアドレスがメモリバッファ30へシフトされる。
メモリ書込命令中に、メモリバッファ30はテストポー
ト38及びコントロールバス48を介して外部テストバスか
らコントロールを受信し、メモリ走査径路のデータ部の
内容をメモリ走査径路のアドレス部によりアドレスされ
るメモリ位置へロードする。この命令はメモリバッファ
をテストモニタリング及び自己テスト目的のための公知
の状態へ初期化するのに使用される。
ト38及びコントロールバス48を介して外部テストバスか
らコントロールを受信し、メモリ走査径路のデータ部の
内容をメモリ走査径路のアドレス部によりアドレスされ
るメモリ位置へロードする。この命令はメモリバッファ
をテストモニタリング及び自己テスト目的のための公知
の状態へ初期化するのに使用される。
本発明について詳細に説明してきたが、特許請求の範
囲に記載された発明の精神及び範囲から逸脱することな
くさまざまな変更、置換及び交替が可能である。
囲に記載された発明の精神及び範囲から逸脱することな
くさまざまな変更、置換及び交替が可能である。
以上の説明に関して更に以下の項を開示する。
（１） 複数のデバイスに接続されたバス上のデータを
観察するデジタルバスモニター装置において、該装置
は、 バスからデータを受信する入力回路と、 前記入力回路に接続されデバイスが機能モードにある
時に所定の状態に応答してデータを記憶するテスト回
路、 を具備する、デジタルバスモニター装置。
観察するデジタルバスモニター装置において、該装置
は、 バスからデータを受信する入力回路と、 前記入力回路に接続されデバイスが機能モードにある
時に所定の状態に応答してデータを記憶するテスト回
路、 を具備する、デジタルバスモニター装置。
（２） 第（１）項に記載のデジタルバスモニターにお
いて、前記テスト回路は、 前記入力回路に接続され前記所定の状態が生じた時を
示すイベント条件回路、 を具備する、デジタルバスモニター装置。
いて、前記テスト回路は、 前記入力回路に接続され前記所定の状態が生じた時を
示すイベント条件回路、 を具備する、デジタルバスモニター装置。
（３） 第（２）項記載のデジアルバスモニターにおい
て、前記テスト回路はさらに前記所定の状態に関連する
複数の予期データ語を記憶する予期データメモリを具備
する、デジタルバスモニター。
て、前記テスト回路はさらに前記所定の状態に関連する
複数の予期データ語を記憶する予期データメモリを具備
する、デジタルバスモニター。
（４） 第（３）項記載のデジタルバスモニターにおい
て、前記テスト回路は前記予期データ語を前記回路から
受信したデータ語と比較し且つ前記受信データが前記予
期データ語と整合するかどうかを示すように作動する、
デジタルバスモニター。
て、前記テスト回路は前記予期データ語を前記回路から
受信したデータ語と比較し且つ前記受信データが前記予
期データ語と整合するかどうかを示すように作動する、
デジタルバスモニター。
（５） 第（４）項記載のデジタルバスモニターにおい
て、前記テスト回路はさらに前記予期データ語に関連す
るマスキングデータ語を記憶するマスキングデータメモ
リを具備し、前記マスキングデータ語は整合表示に対し
て整合を必要としない前記予期データ語部分を識別す
る、デジタルバスモニター。
て、前記テスト回路はさらに前記予期データ語に関連す
るマスキングデータ語を記憶するマスキングデータメモ
リを具備し、前記マスキングデータ語は整合表示に対し
て整合を必要としない前記予期データ語部分を識別す
る、デジタルバスモニター。
（６） 第（２）項記載のデジタルバスモニターにおい
て、前記テスト回路は前記所定の状態に応答してバスか
らの前記入データ上のサイン分析を実施するように作動
する、デジタルバスモニター。
て、前記テスト回路は前記所定の状態に応答してバスか
らの前記入データ上のサイン分析を実施するように作動
する、デジタルバスモニター。
（７） 第（６）項記載のデジタルバスモニターにおい
て、前記テスト回路はさらにバスからの前記入データの
部分を選択的にマスクして、不正サインの検出後にエラ
ーソースを識別するように作動する、デジタルバスモニ
ター。
て、前記テスト回路はさらにバスからの前記入データの
部分を選択的にマスクして、不正サインの検出後にエラ
ーソースを識別するように作動する、デジタルバスモニ
ター。
（８） 第（５）項記載のデジタルバスモニターにおい
て、前記予期データメモリは各予期データ語を記憶する
複数のメモリ位置を有する、デジタルバスモニター。
て、前記予期データメモリは各予期データ語を記憶する
複数のメモリ位置を有する、デジタルバスモニター。
（９） 第（１）項記載のデジタルバスモニターにおい
て、さらにモニター内に記憶されたデータを外部コント
ローラへシリアルに転送して調べる走査径路回路を具備
する、デジタルバスモニター。
て、さらにモニター内に記憶されたデータを外部コント
ローラへシリアルに転送して調べる走査径路回路を具備
する、デジタルバスモニター。
（10） 第（１）項記載のデジタルバスモニターにおい
て、前記テスト回路はさらに前記所定の状態に応答して
バスからの複数のデータ語を記憶するテストメモリバッ
ファを具備する、デジタルバスモニター。
て、前記テスト回路はさらに前記所定の状態に応答して
バスからの複数のデータ語を記憶するテストメモリバッ
ファを具備する、デジタルバスモニター。
（11） 第（10）項記載のデジタルバスモニターにおい
て、前記テストメモリバッファは前記テスト回路により
前記複数のデータ語に対して実施されるサイン分析と同
時期に複数のデータ語を記憶するように作動する、デジ
タルバスモニター。
て、前記テストメモリバッファは前記テスト回路により
前記複数のデータ語に対して実施されるサイン分析と同
時期に複数のデータ語を記憶するように作動する、デジ
タルバスモニター。
（12） 第（２）項記載のデジタルバスモニターにおい
て、前記イベント修飾回路は複数のソースの一つからク
ロック信号を受信するように作動する、デジタルバスモ
ニター。
て、前記イベント修飾回路は複数のソースの一つからク
ロック信号を受信するように作動する、デジタルバスモ
ニター。
（13） 第（１）項記載のデジタルバスモニターにおい
て、前記テスト回路は第１の所定の状態に応答してデー
タ記憶を開始するように作動し且つ第２の所定の状態に
応答してデータ記憶を停止するように作動する、デジタ
ルバスモニター。
て、前記テスト回路は第１の所定の状態に応答してデー
タ記憶を開始するように作動し且つ第２の所定の状態に
応答してデータ記憶を停止するように作動する、デジタ
ルバスモニター。
（14） 第（13）項記載のデジタルバスモニターにおい
て、前記テスト回路は第３の所定の状態の後にデータ記
憶を再開し第４の所定の状態の後にデータ記憶を停止す
るように作動する、デジタルバスモニター。
て、前記テスト回路は第３の所定の状態の後にデータ記
憶を再開し第４の所定の状態の後にデータ記憶を停止す
るように作動する、デジタルバスモニター。
（15） 第（１）項記載のデジタルバスモニターにおい
て、前記テスト回路は、 選定プロトコルに所定回応答してデータを記憶するコ
ントロール回路と、 プロトコルに応答して記憶動作数をカウントするカウ
ンタ回路。
て、前記テスト回路は、 選定プロトコルに所定回応答してデータを記憶するコ
ントロール回路と、 プロトコルに応答して記憶動作数をカウントするカウ
ンタ回路。
を具備する、デジタルバスモニター。
（16） 第（１）項記載のデジタルバスモニターにおい
て、前記デジタルバスモニターはさらに複数のデジタル
バスモニターデバイスを縦続接続するカスケード回路を
具備するデジタルバスモニター。
て、前記デジタルバスモニターはさらに複数のデジタル
バスモニターデバイスを縦続接続するカスケード回路を
具備するデジタルバスモニター。
（17） 複数のデバイス間に接続されたバス上のデータ
転送をテストする方法において、該方法は、 バスから入データを受信し、 所定の状態の発生を検出し、 集積回路が機能モードにある時に前記所定の状態に応
答して入力データを処理する、 ステップからなる、データ転送テスト法。
転送をテストする方法において、該方法は、 バスから入データを受信し、 所定の状態の発生を検出し、 集積回路が機能モードにある時に前記所定の状態に応
答して入力データを処理する、 ステップからなる、データ転送テスト法。
（18） 第（17）項記載の方法において、所定の状態を
検出する前記ステップは前記入データを所定の予期デー
タと比較するステップからなる、データ転送テスト法。
検出する前記ステップは前記入データを所定の予期デー
タと比較するステップからなる、データ転送テスト法。
（19） 第（17）項記載の方法において、前記処理ステ
ップは前記入データにサイン分析を実施するステップか
らなる、データ転送テスト法。
ップは前記入データにサイン分析を実施するステップか
らなる、データ転送テスト法。
（20） 第（19）項記載の方法において、前記処理ステ
ップはさらに前記サイン分析ステップと同時期に前記入
データをメモリバッファ内に記憶するステップからな
る、データ転送テスト法。
ップはさらに前記サイン分析ステップと同時期に前記入
データをメモリバッファ内に記憶するステップからな
る、データ転送テスト法。
（21） 第（19）項記載の方法において、前記処理ステ
ップはさらに前記入データの一つ以上のビットを選択的
にマスクするステップからなる、データ転送テスト法。
ップはさらに前記入データの一つ以上のビットを選択的
にマスクするステップからなる、データ転送テスト法。
（22） 第（17）項記載の方法において、前記データ処
理ステップはメモリバッファ内のシーケンシャルな位置
にデータを記憶するステップからなる、データ転送テス
ト法。
理ステップはメモリバッファ内のシーケンシャルな位置
にデータを記憶するステップからなる、データ転送テス
ト法。
（23） 第（22）項記載の方法において、さらに第２の
所定の状態に応答して前記入データの処理を停止するス
テップからなる、データ転送テスト法。
所定の状態に応答して前記入データの処理を停止するス
テップからなる、データ転送テスト法。
（24） 第（23）項記載の方法において、さらに第３の
所定の状態に応答して入データの処理を再開するステッ
プを具備する、データ転送テスト法。
所定の状態に応答して入データの処理を再開するステッ
プを具備する、データ転送テスト法。
（25） メモリバッファ30、バイパスレジスタ34、テス
トポート38及びイベント条件モジュール（EQM）32によ
りコントロールされる出力コントロール回路42,46を具
備し、多数の集積回路10,12を接続するバス14,16,18上
のデータを観察するのに使用されるデジタルバスモニタ
ー。整合状態に応答してEQM32は、集積回路10,12がアッ
トスピードで作動し続ける間、入データにさまざまなテ
ストを実施することができる。複数のデジタルバスモニ
ター20,22を縦続接続して可変幅データバス及び可変幅
サイン分析を観察及びテストすることができる。
トポート38及びイベント条件モジュール（EQM）32によ
りコントロールされる出力コントロール回路42,46を具
備し、多数の集積回路10,12を接続するバス14,16,18上
のデータを観察するのに使用されるデジタルバスモニタ
ー。整合状態に応答してEQM32は、集積回路10,12がアッ
トスピードで作動し続ける間、入データにさまざまなテ
ストを実施することができる。複数のデジタルバスモニ
ター20,22を縦続接続して可変幅データバス及び可変幅
サイン分析を観察及びテストすることができる。
第１図は２つの集積回路のデータ及びアドレスバスに接
続された２つのデジタルバスモニター装置を示す本発明
の応用のブロック図、第２図はデジタルバスモニター集
積回路のブロック図、第３図は本発明に使用するテスト
部のブロック図、第3a図はコマンドレジスタロード／シ
フト走査動作のタイミング図、第3b図はデータレジスタ
ロード／シフト走査動作のタイミング図、第４図は本発
明に使用するコマンドレジスタのブロック図、第５図は
本発明に使用するバイパスレジスタのブロック図、第６
図は本発明に使用するテストセルコントロールレジスタ
のブロック図、第７図は本発明に使用するイベント修飾
モジュールのブロック図、第7a図は状態入力に応答する
一つのテストモニター動作のタイミング図、第7b図は状
態入力が存在する場合のテストモニター動作のタイミン
グ図、第7c図は始動及び停止状態入力間のテストモニタ
ー動作のタイミング図、第7d図は第１の状態入力で始動
し、第２の状態入力で休止し、第３の状態入力で再開
し、第４の状態入力で停止するテストモニター動作を示
す図、第８図は本発明に使用するメモリバッファのブロ
ック図、第９図は本発明に使用するテストセルレジスタ
のブロック図、第9a図は本発明に使用するテストセルの
ブロック図、第9b図は本発明のテストセルレジスタに使
用する排他的ORゲートネットワークのブロック図、第9c
図は全てのODI入力に対して行われるサイン分析のブロ
ック図、第9d図の分離されたODI入力に対して行われる
サイン分析のブロック図、第10図は本発明に使用する縦
続接続及び非縦続接続PSAに対するデジタルバスモニタ
ー帰還制御のブロック図である。 参照符号の説明 10,12……集積回路 14……アドレスバス 16……データバス 18,50……コントロールバス 20,22,120,122……データバスモニター（DBM） 24,66,76,92,94……ANDゲート 25……外部テストバスコントローラ 26……テストセルレジスタ（TCR）コントロール 28……テストセルレジスタ（TCR） 30……メモリバッファ 32……イベント修飾モジュール（EQM） 34……バイパスレジスタ 36……コマンドレジスタ 38……テストポート 40,46,68,74,78,80,84,86,88……マルチプレクサ 44……コマンドバス 48……テストバス 52……EQMバス 54……TCRバス 56……コントロール部 58……クロック選定部 60,100……走査セル 62,102……2:1マルチプレクサ 64,104……Ｄフリップフロップ 70……データレジスタ 72……RAM 81,82……アドレス／カウンタ 90……EXORゲートネットワーク 96……マスカブルPSA論理 98……マスカブルコンパレタ論理 106,108,114……NANDゲート 110,112……EXORゲート 122,320……MIDBM 124……LSDBM
続された２つのデジタルバスモニター装置を示す本発明
の応用のブロック図、第２図はデジタルバスモニター集
積回路のブロック図、第３図は本発明に使用するテスト
部のブロック図、第3a図はコマンドレジスタロード／シ
フト走査動作のタイミング図、第3b図はデータレジスタ
ロード／シフト走査動作のタイミング図、第４図は本発
明に使用するコマンドレジスタのブロック図、第５図は
本発明に使用するバイパスレジスタのブロック図、第６
図は本発明に使用するテストセルコントロールレジスタ
のブロック図、第７図は本発明に使用するイベント修飾
モジュールのブロック図、第7a図は状態入力に応答する
一つのテストモニター動作のタイミング図、第7b図は状
態入力が存在する場合のテストモニター動作のタイミン
グ図、第7c図は始動及び停止状態入力間のテストモニタ
ー動作のタイミング図、第7d図は第１の状態入力で始動
し、第２の状態入力で休止し、第３の状態入力で再開
し、第４の状態入力で停止するテストモニター動作を示
す図、第８図は本発明に使用するメモリバッファのブロ
ック図、第９図は本発明に使用するテストセルレジスタ
のブロック図、第9a図は本発明に使用するテストセルの
ブロック図、第9b図は本発明のテストセルレジスタに使
用する排他的ORゲートネットワークのブロック図、第9c
図は全てのODI入力に対して行われるサイン分析のブロ
ック図、第9d図の分離されたODI入力に対して行われる
サイン分析のブロック図、第10図は本発明に使用する縦
続接続及び非縦続接続PSAに対するデジタルバスモニタ
ー帰還制御のブロック図である。 参照符号の説明 10,12……集積回路 14……アドレスバス 16……データバス 18,50……コントロールバス 20,22,120,122……データバスモニター（DBM） 24,66,76,92,94……ANDゲート 25……外部テストバスコントローラ 26……テストセルレジスタ（TCR）コントロール 28……テストセルレジスタ（TCR） 30……メモリバッファ 32……イベント修飾モジュール（EQM） 34……バイパスレジスタ 36……コマンドレジスタ 38……テストポート 40,46,68,74,78,80,84,86,88……マルチプレクサ 44……コマンドバス 48……テストバス 52……EQMバス 54……TCRバス 56……コントロール部 58……クロック選定部 60,100……走査セル 62,102……2:1マルチプレクサ 64,104……Ｄフリップフロップ 70……データレジスタ 72……RAM 81,82……アドレス／カウンタ 90……EXORゲートネットワーク 96……マスカブルPSA論理 98……マスカブルコンパレタ論理 106,108,114……NANDゲート 110,112……EXORゲート 122,320……MIDBM 124……LSDBM
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/00
Claims (7)
- 【請求項１】A;テストセルレジスタコントロール回路
と， B;テストセルレジスタと， C;メモリバッファと， D;イベント条件モジュールと， E;バイパスレジスタと， F;テストセルレジスタコントロール回路と，テストセル
レジスタと，メモリバッファと，イベント条件モジュー
ルと，バイパスレジスタとに結合されたコマンドバス出
力を有するコマンドレジスタと， G;コマンドバス出力に結合され，テストセルレジスタコ
ントロール回路と，テストセルレジスタと，メモリバッ
ファと，イベント条件モジュールと，バイパスレジスタ
と，コマンドレジスタとに結合されたテストポートコン
トロールバス出力を有するテストポートと， H;テストセルレジスタコントロール回路と，テストセル
レジスタと，メモリバッファと，イベント条件モジュー
ルと，バイパスレジスタと，コマンドレジスタとに結合
されたテストデータ入力と， I;テストセルレジスタコントロール回路と，テストセル
レジスタと，メモリバッファと，イベント条件モジュー
ルと，バイパスレジスタと，コマンドレジスタとに選択
的に結合されたテストデータ出力と， J;テストポートに接続されたテストクロック入力と， K;テストポートに接続されたテストモード選択入力と， L;イベント条件モジュールに結合された第２クロック入
力と， M;テストセルレジスタとメモリバッファとに結合された
オブザーバビリティデータ入力と， N;イベント条件モジュールに結合されたイベント条件入
力と， O;イベント条件モジュールに結合されたイベント条件出
力と， P;テストセルレジスタに結合されたフィードバック入力
と， Q;テストセルレジスタに結合されたフィードバック出力
と， を含む集積回路。 - 【請求項２】テストセルレジスタコントロール回路から
テストセルレジスタに接続されたコントロールバスを含
む請求項１記載の集積回路。 - 【請求項３】テストセルレジスタからイベント条件モジ
ュールに接続されたテストセルレジスタバスを含む請求
項１記載の集積回路。 - 【請求項４】イベント条件モジュールからメモリバッフ
ァとテストセルレジスタに接続されたイベント条件モジ
ュールバスを含む請求項１記載の集積回路。 - 【請求項５】第３クロック入力と，第２および第３クロ
ック入力の１つをイベント条件モジュールに選択的に結
合する第１のマルチプレクサとを含む請求項１記載の集
積回路。 - 【請求項６】テストセルレジスタコントロール回路，テ
ストセルレジスタ，メモリバッファ，イベント条件モジ
ュール，バイパスレジスタのうちの１つをテストデータ
出力に選択的に結合する第２のマルチプレクサを含む請
求項１記載の集積回路。 - 【請求項７】第２のマルチプレクサの出力とコマンドレ
ジスタのうちの１つをテストデータ出力に選択的に結合
する第３のマルチプレクサを含む請求項６記載の集積回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US37489689A | 1989-06-30 | 1989-06-30 | |
| US374896 | 1989-06-30 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25633299A Division JP3170496B2 (ja) | 1989-06-30 | 1999-09-09 | デジタルバスモニターシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03116346A JPH03116346A (ja) | 1991-05-17 |
| JP3005250B2 true JP3005250B2 (ja) | 2000-01-31 |
Family
ID=23478642
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2170432A Expired - Lifetime JP3005250B2 (ja) | 1989-06-30 | 1990-06-29 | バスモニター集積回路 |
| JP25633299A Expired - Fee Related JP3170496B2 (ja) | 1989-06-30 | 1999-09-09 | デジタルバスモニターシステム |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25633299A Expired - Fee Related JP3170496B2 (ja) | 1989-06-30 | 1999-09-09 | デジタルバスモニターシステム |
Country Status (2)
| Country | Link |
|---|---|
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| JP (2) | JP3005250B2 (ja) |
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| US20050108228A1 (en) * | 2003-11-05 | 2005-05-19 | Larson Lee A. | Apparatus and method for performing a polling operation of a single bit in a JTAG data stream |
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| CN100352207C (zh) * | 2004-10-29 | 2007-11-28 | 北京航空航天大学 | 安全扫描信息总线及其实现方法 |
| EP1701230A1 (de) * | 2005-03-10 | 2006-09-13 | Siemens Aktiengesellschaft | Diagnose parallel geschalteter, redundanter Signalausgabekanäle |
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