JPS5814265A - ワンチツプマイクロコンピユ−タ - Google Patents
ワンチツプマイクロコンピユ−タInfo
- Publication number
- JPS5814265A JPS5814265A JP56111855A JP11185581A JPS5814265A JP S5814265 A JPS5814265 A JP S5814265A JP 56111855 A JP56111855 A JP 56111855A JP 11185581 A JP11185581 A JP 11185581A JP S5814265 A JPS5814265 A JP S5814265A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- output
- circuit
- instruction
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
マイクロコンピュータの主要構成要素であるＲＯＭ、Ｒ
ＡＭ、命令デコード回路、ムＬＵ、入出力部等をひとつ
の半導体基体内へ１体的に集積化した大規模集積回路（
ＬＳＩ）構成のワンチップマイクロコンピュータの集積
度は、その機能、性能の高度化を実現するための半導体
集積回路製造技術の発展とともに非常に高くなってきて
いる。
ＡＭ、命令デコード回路、ムＬＵ、入出力部等をひとつ
の半導体基体内へ１体的に集積化した大規模集積回路（
ＬＳＩ）構成のワンチップマイクロコンピュータの集積
度は、その機能、性能の高度化を実現するための半導体
集積回路製造技術の発展とともに非常に高くなってきて
いる。
例えば、ひとつのＬＳＩ上には主要構成要素にとどまら
ず、付加機能としての割込み制御部、内部タイマ、直列
入出力部等が付加される傾向にあり、また命令体系の強
化が計られ、命令数も増加している。そのため、マイク
ロコンピュータの機能の検査方法は複雑になり、またそ
の検査時間も長くなってきている。
ず、付加機能としての割込み制御部、内部タイマ、直列
入出力部等が付加される傾向にあり、また命令体系の強
化が計られ、命令数も増加している。そのため、マイク
ロコンピュータの機能の検査方法は複雑になり、またそ
の検査時間も長くなってきている。
本発明は命令デコード回路の出力が直接にシフトレジス
タ入力に接続され、そのシフトレジスタ３、。
タ入力に接続され、そのシフトレジスタ３、。
のデータが検査状態においてのみ端子に出力されるワン
チップマイクロコンピュータに関するものである。
チップマイクロコンピュータに関するものである。
第１図は従来の機能ブロック図で、１は命令デコード回
路、２は機能構成要素（例えばムＬＵ。
路、２は機能構成要素（例えばムＬＵ。
ＲＡＭ等）、３は機能構成要素制御信号である。
マイクロコンピュータの命令は命令デコード回路１で解
読され、その命令に対応した機能構成制御信号３が命令
デコード回路１から出力される。そして、機能構成要素
２は制御信号３で制御される。
読され、その命令に対応した機能構成制御信号３が命令
デコード回路１から出力される。そして、機能構成要素
２は制御信号３で制御される。
命令の実行に際して、命令デコード回路１では、制御信
号３のうち命令に対応する命令動作の制御信号（以後ム
信号と呼ぶ）が選択されて有効となり、ム信号以外のす
べての制御信号（以後Ｂ信号と呼ぶ）は選択されず、Ｂ
信号は命令に対応した命令動作以外の動作を禁止する。
号３のうち命令に対応する命令動作の制御信号（以後ム
信号と呼ぶ）が選択されて有効となり、ム信号以外のす
べての制御信号（以後Ｂ信号と呼ぶ）は選択されず、Ｂ
信号は命令に対応した命令動作以外の動作を禁止する。
従来の例では、マイクロコンピュータの機能検査は、命
令デコード回路１が機能構成要素２と制御信号３を通し
てのみ接続されているので、命令デコード回路１と機能
構成要素２を分離して実行出来るために％Ｂ倍信号より
制御される動作の検査（以後Ｂ検査と呼ぶ）が原理的に
難しく、検査方法は極めて複雑となる欠点があった。
令デコード回路１が機能構成要素２と制御信号３を通し
てのみ接続されているので、命令デコード回路１と機能
構成要素２を分離して実行出来るために％Ｂ倍信号より
制御される動作の検査（以後Ｂ検査と呼ぶ）が原理的に
難しく、検査方法は極めて複雑となる欠点があった。
また、検査時間線全命令の検査を行なうための命令の実
行回数に依存するが、命令数Ｎの理想化した単純なマイ
クロコンピュータを想定した場合でさえ、少くとも２）
１２ｘ（−命令の検査での平均実行時間）となり、命令
数Ｎの２乗に比例して増加する。そのために、検査時間
はマイクロコンピュータの命令数の増大にともない２乗
の変化率で増大する欠点をもっている。ただし、上記２
）１２の算出は以下の如くである。全命令の実行回数は
ム動作における検査の命令実行回数とＢ検査の命令実行
回数の和であり、前者は２Ｎ回（命令数Ｎの命令の実行
およびその実行結果を端子に出力するための命令の実行
が必要である）、後者は２Ｎ （Ｎ−１）回〔各命令に
対して、そのＢ信号動作が正常であるかを確認するため
に、その他の（Ｈ−１）個の命令の実行およびその実行
結果を端子に出力するための命令の実行が必要である〕
、全体で２に２６−１ 回である。
行回数に依存するが、命令数Ｎの理想化した単純なマイ
クロコンピュータを想定した場合でさえ、少くとも２）
１２ｘ（−命令の検査での平均実行時間）となり、命令
数Ｎの２乗に比例して増加する。そのために、検査時間
はマイクロコンピュータの命令数の増大にともない２乗
の変化率で増大する欠点をもっている。ただし、上記２
）１２の算出は以下の如くである。全命令の実行回数は
ム動作における検査の命令実行回数とＢ検査の命令実行
回数の和であり、前者は２Ｎ回（命令数Ｎの命令の実行
およびその実行結果を端子に出力するための命令の実行
が必要である）、後者は２Ｎ （Ｎ−１）回〔各命令に
対して、そのＢ信号動作が正常であるかを確認するため
に、その他の（Ｈ−１）個の命令の実行およびその実行
結果を端子に出力するための命令の実行が必要である〕
、全体で２に２６−１ 回である。
本発明はこのような従来の回路構成の場合の検査の欠点
を改良する目的でなされたものであって、命令デコード
回路１を機能構成要素２とは独立に検査できる回路を有
するワンチップマイクロコンピユー・夕を提供するもの
である。
を改良する目的でなされたものであって、命令デコード
回路１を機能構成要素２とは独立に検査できる回路を有
するワンチップマイクロコンピユー・夕を提供するもの
である。
以下に本発明の詳細な説明する。第２図は本発明の一実
施例の回路例で、命令デコード回路４の出力はＮａあり
、各々をＣＩ、 ０２〜． Ｏｎとする。
施例の回路例で、命令デコード回路４の出力はＮａあり
、各々をＣＩ、 ０２〜． Ｏｎとする。
０１〜Ｏｎの信号出力線は命・令デコード回路４の出力
数Ｎに等しいビット数を有する並列入力直列出力型シフ
トレジスタ７の入力に直接に一対一に接続され、Ｃ１に
対応するシフトレジスタ７の１ビツトはＳＲｉであシ、
また機能構成要素６にも接続されている。回路の動作を
説明する。まず、命令デコード回路４に命令コードが取
り込まれると、それは解読されて、その命令コードに対
応した制御６、・−７ 御信号Ｏ１，０２，〜Ｃｎをシフトレジスタ７内に取り
込む。そして、取り込まれたデータは検査回路により制
御される直列転送りロック１０をシフトレジスタ７に印
加することによシ、順次１ビツトづつシフトレジスタ内
を移動する。シフトレジスタ７の出力１２はそれをＯＮ
１０ Ｆ ＦするムＮＤゲート１３０入力に接続され、
このムＮＤゲート１３の出力制御信号１１がハイレベル
の時、ムＮＤゲート１３を通じて外部端子１４に出力さ
れる。ただし、出力制御信号１１は検査モード状態の時
、ハイレベルとなるが、通常モード状態の時はローレベ
ルとなり、このため、適状モードのときにはシフトレジ
スタ７の出力１２はムＮＤゲートによって外部端子１４
への出力を禁止される。
数Ｎに等しいビット数を有する並列入力直列出力型シフ
トレジスタ７の入力に直接に一対一に接続され、Ｃ１に
対応するシフトレジスタ７の１ビツトはＳＲｉであシ、
また機能構成要素６にも接続されている。回路の動作を
説明する。まず、命令デコード回路４に命令コードが取
り込まれると、それは解読されて、その命令コードに対
応した制御６、・−７ 御信号Ｏ１，０２，〜Ｃｎをシフトレジスタ７内に取り
込む。そして、取り込まれたデータは検査回路により制
御される直列転送りロック１０をシフトレジスタ７に印
加することによシ、順次１ビツトづつシフトレジスタ内
を移動する。シフトレジスタ７の出力１２はそれをＯＮ
１０ Ｆ ＦするムＮＤゲート１３０入力に接続され、
このムＮＤゲート１３の出力制御信号１１がハイレベル
の時、ムＮＤゲート１３を通じて外部端子１４に出力さ
れる。ただし、出力制御信号１１は検査モード状態の時
、ハイレベルとなるが、通常モード状態の時はローレベ
ルとなり、このため、適状モードのときにはシフトレジ
スタ７の出力１２はムＮＤゲートによって外部端子１４
への出力を禁止される。
以上のように、１命令に対して一連のデータ操作が終了
すると、他の命令コードが再び命令デコード制御部４に
取シ込まれ、同じデータ操作を繰り返す。命令数がＮ個
の時、検査における命令実行回数はム検査における命令
実行回数とＢ検査における命令実行回数の和で決まる。
すると、他の命令コードが再び命令デコード制御部４に
取シ込まれ、同じデータ操作を繰り返す。命令数がＮ個
の時、検査における命令実行回数はム検査における命令
実行回数とＢ検査における命令実行回数の和で決まる。
前者は従来ので命令デコーダ制御部出力をすべて検査で
きる。
きる。
第３図は第２図と異なる１回路例であり、命令デコーダ
回路１６の出力を取り込んだシフトレジスタ２１のデー
タをデータバス２４を介して端子２７に出力する場合の
回路例である。この回路の動作を説明する。命令デコー
ド回路１６の出力は並列入力制御信号１９によシフトレ
ジスタ２１に取り込まれる。シフトレジスタ２１のうチ
連続する下位２ビツト （この例では２ピツトデータバ
スとする）はワイヤードＯＲゲート群２３を介してデー
タバス２４に接続されており、この２ビツトのデータは
検査モード制御回路１８から出力されるデータバスへの
転送制御信号２２によシデータパス２４にのせられる。
回路１６の出力を取り込んだシフトレジスタ２１のデー
タをデータバス２４を介して端子２７に出力する場合の
回路例である。この回路の動作を説明する。命令デコー
ド回路１６の出力は並列入力制御信号１９によシフトレ
ジスタ２１に取り込まれる。シフトレジスタ２１のうチ
連続する下位２ビツト （この例では２ピツトデータバ
スとする）はワイヤードＯＲゲート群２３を介してデー
タバス２４に接続されており、この２ビツトのデータは
検査モード制御回路１８から出力されるデータバスへの
転送制御信号２２によシデータパス２４にのせられる。
この時、直列転送りロック信号２０は印加されない。こ
のデータバス上のデータ社検査モード制御回路１Ｂによ
り制御されるムＮＤゲート群２６を通して端子群２７に
出力される。このような手順が終了すると、検査モード
制御回路１８はシフトレジ、スタ２１に直列転のデータ
を下位方向に８ビツト分シフトさせる。
のデータバス上のデータ社検査モード制御回路１Ｂによ
り制御されるムＮＤゲート群２６を通して端子群２７に
出力される。このような手順が終了すると、検査モード
制御回路１８はシフトレジ、スタ２１に直列転のデータ
を下位方向に８ビツト分シフトさせる。
そして、上述した手順をふんでさらに８ビツト分のデー
タを端子群２７に出力する。この操作はシフトレジスタ
２１のデータがすべて端子に出力されるまで繰り返され
る。この操作が完了すると、新たな命令コードが命令デ
コード回路１６に取シ込まれ上述のシーケンスが繰り返
される。
タを端子群２７に出力する。この操作はシフトレジスタ
２１のデータがすべて端子に出力されるまで繰り返され
る。この操作が完了すると、新たな命令コードが命令デ
コード回路１６に取シ込まれ上述のシーケンスが繰り返
される。
以上のように、本発明によれば命令デコード回路を機能
構成要素とは独立に検査することが出来るために、命令
デコード回路の出力を端子に出力して検査でき、その結
果、従来のＢ検査が極めて容易に出来て検査時間も短縮
できる。
構成要素とは独立に検査することが出来るために、命令
デコード回路の出力を端子に出力して検査でき、その結
果、従来のＢ検査が極めて容易に出来て検査時間も短縮
できる。
第１図は従来のマイクロコンピュータの要部概略回路図
、第２図は命令デコード回路を機能構成／ 要素とは独立に検査できる本発明の一実施例にかかるワ
ンチップマイクロコンピュータの要部概略構成図、第３
図は同本発明の他の実施例にかかる同構成図である。 機能構成要素、６．１６・・・・・・命令デコード出力
、７．２１・・・・・・シフトレジスタ、８，１８・・
・・・・検査モード制御回路、９，１９・・・・・・シ
フトレジスタの並列入力制御信号、１０，２０・・・・
・・シフトレジスタの直列転送りロック信号、１１．２
５・・・・・・ムＮＤゲートの出力制御信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 Ｍ２図
、第２図は命令デコード回路を機能構成／ 要素とは独立に検査できる本発明の一実施例にかかるワ
ンチップマイクロコンピュータの要部概略構成図、第３
図は同本発明の他の実施例にかかる同構成図である。 機能構成要素、６．１６・・・・・・命令デコード出力
、７．２１・・・・・・シフトレジスタ、８，１８・・
・・・・検査モード制御回路、９，１９・・・・・・シ
フトレジスタの並列入力制御信号、１０，２０・・・・
・・シフトレジスタの直列転送りロック信号、１１．２
５・・・・・・ムＮＤゲートの出力制御信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 Ｍ２図
Claims (3)
- （１） ＲＯＭ、ＲＡＭを内蔵し、シフトレジスタと
検査モード制御回路とデータバスを有し、命令デコーダ
回路の出力が前記シフトレジスタの入力に直接に接続さ
れ、前記シフトレジスタのデータが検査モード状態にお
いてのみ出力端子あるいは入出力端子に出力されること
を特徴とするワンチップマイクロコンピュータ。 - （２） シフトレジスタが並列入力直列出力型の構造
であり、前記シフトレジスタの出力が検査モード状態に
おいてのみ信号切換え回路を通して端子に出力されるこ
とを特徴とする特許請求の範囲第１項に記載のワンチッ
プマイクロコンピュータ。 - （３） シフトレジスジが並列入力並列出力型の構造
であり、前記シフトレジスタのデータが検査モード状態
においてのみデータバスを介して端子第１項に記載のワ
ンチップマイクロコンピュータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111855A JPS5814265A (ja) | 1981-07-16 | 1981-07-16 | ワンチツプマイクロコンピユ−タ |
| EP82106083A EP0070458A3 (en) | 1981-07-16 | 1982-07-07 | Single chip microcomputer |
| CA000407390A CA1187616A (en) | 1981-07-16 | 1982-07-15 | Single chip microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111855A JPS5814265A (ja) | 1981-07-16 | 1981-07-16 | ワンチツプマイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5814265A true JPS5814265A (ja) | 1983-01-27 |
Family
ID=14571845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111855A Pending JPS5814265A (ja) | 1981-07-16 | 1981-07-16 | ワンチツプマイクロコンピユ−タ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0070458A3 (ja) |
| JP (1) | JPS5814265A (ja) |
| CA (1) | CA1187616A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60122438A (ja) * | 1983-12-05 | 1985-06-29 | Nippon Denso Co Ltd | マイクロプロセツサの監視装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DK190785A (da) * | 1985-04-29 | 1986-10-30 | Nordiske Kabel Traad | Fremgangsmaade til overvaagning af en databehandlingsenhed, samt anlaegtil udoevelse af fremgangsmaaden |
| JPH10134025A (ja) * | 1996-10-30 | 1998-05-22 | Mitsubishi Electric Corp | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352029A (en) * | 1976-10-22 | 1978-05-12 | Fujitsu Ltd | Arithmetic circuit unit |
| US4422141A (en) * | 1979-07-30 | 1983-12-20 | Bell Telephone Laboratories, Incorporated | Microprocessor architecture for improved chip testability |
-
1981
- 1981-07-16 JP JP56111855A patent/JPS5814265A/ja active Pending
-
1982
- 1982-07-07 EP EP82106083A patent/EP0070458A3/en not_active Withdrawn
- 1982-07-15 CA CA000407390A patent/CA1187616A/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60122438A (ja) * | 1983-12-05 | 1985-06-29 | Nippon Denso Co Ltd | マイクロプロセツサの監視装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0070458A2 (en) | 1983-01-26 |
| CA1187616A (en) | 1985-05-21 |
| EP0070458A3 (en) | 1985-08-07 |
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