JPH10134025A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10134025A JPH10134025A JP8288261A JP28826196A JPH10134025A JP H10134025 A JPH10134025 A JP H10134025A JP 8288261 A JP8288261 A JP 8288261A JP 28826196 A JP28826196 A JP 28826196A JP H10134025 A JPH10134025 A JP H10134025A
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- output control
- integrated circuit
- semiconductor integrated
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- signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
Abstract
(57)【要約】
【課題】 消費電力を抑える半導体集積回路を得る。
【解決手段】 出力制御回路１０は、内部信号を外部で
モニターする必要がある場合、外部端子Ｐ１〜Ｐ５から
内部信号と同じ値を出力する。一方、通常のユーザーが
使用する時のように、内部信号をモニターする必要のな
い場合、外部端子Ｐ１〜Ｐ５から変化しない値を出力す
る。このように、内部信号をモニターする必要のない場
合、変化しない値が外部へ出力されるため、消費電力を
抑えることができる。
モニターする必要がある場合、外部端子Ｐ１〜Ｐ５から
内部信号と同じ値を出力する。一方、通常のユーザーが
使用する時のように、内部信号をモニターする必要のな
い場合、外部端子Ｐ１〜Ｐ５から変化しない値を出力す
る。このように、内部信号をモニターする必要のない場
合、変化しない値が外部へ出力されるため、消費電力を
抑えることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ及びマイク
ロプロセッサを内蔵した半導体集積回路（データ処理装
置）に関し、特に消費電力を抑える半導体集積回路に関
する。
ロプロセッサを内蔵した半導体集積回路（データ処理装
置）に関し、特に消費電力を抑える半導体集積回路に関
する。
【０００２】
【従来の技術】近年、半導体集積回路の微細化が急速に
進み、現在では、１チップ内にメモリとマイクロプロセ
ッサとを内蔵できるに至っている。メモリとマイクロプ
ロセッサとが１チップに内蔵できない時代では、メモリ
のチップとマイクロプロセッサのチップとを配線してい
た。この時代において、メモリとマイクロプロセッサと
の間に流れる信号を観測するには、上述の配線に流れる
信号を観測すればよかった。さらに、メモリとマイクロ
プロセッサとの間に流れる信号を常に観測することもで
きた。ところが、１チップ内にメモリとマイクロプロセ
ッサとを内蔵したため、メモリとマイクロプロセッサと
の間に流れる信号（以下「内部信号」と称す）が観測し
難くなるという問題が生じてきた。
進み、現在では、１チップ内にメモリとマイクロプロセ
ッサとを内蔵できるに至っている。メモリとマイクロプ
ロセッサとが１チップに内蔵できない時代では、メモリ
のチップとマイクロプロセッサのチップとを配線してい
た。この時代において、メモリとマイクロプロセッサと
の間に流れる信号を観測するには、上述の配線に流れる
信号を観測すればよかった。さらに、メモリとマイクロ
プロセッサとの間に流れる信号を常に観測することもで
きた。ところが、１チップ内にメモリとマイクロプロセ
ッサとを内蔵したため、メモリとマイクロプロセッサと
の間に流れる信号（以下「内部信号」と称す）が観測し
難くなるという問題が生じてきた。
【０００３】そこで内部信号を観測し易くするために、
図９に示すような半導体集積回路が考え出された。同図
は１チップ内にメモリとマイクロプロセッサとを内蔵し
た従来の半導体集積回路２００の例を示すブロック図で
ある。
図９に示すような半導体集積回路が考え出された。同図
は１チップ内にメモリとマイクロプロセッサとを内蔵し
た従来の半導体集積回路２００の例を示すブロック図で
ある。
【０００４】内部信号には、アドレス情報，メモリに入
出力するデータ，ＤＲＡＭアクセス制御信号がある。Ｄ
ＲＡＭアクセス制御信号には、バスステータス信号，バ
イトコントロール信号，リード／ライト信号がある。
出力するデータ，ＤＲＡＭアクセス制御信号がある。Ｄ
ＲＡＭアクセス制御信号には、バスステータス信号，バ
イトコントロール信号，リード／ライト信号がある。
【０００５】Ｐ１はバスステータス信号を出力する外部
端子、Ｐ２はバイトコントロール信号を入出力する外部
端子、Ｐ３はリード／ライト信号を入出力する外部端
子、Ｐ４はアドレス情報を入出力する外部端子、Ｐ５は
データを入出力する外部端子である。Ｓ６はＤＲＡＭ
２、キャッシュメモリ３及びメモリコントローラ４を介
してマイクロプロセッサ１を相互に接続し、アドレス情
報が流れる信号線（アドレスバス）である。Ｓ７はマイ
クロプロセッサ１とＤＲＡＭ２及びキャッシュメモリ３
とを接続し、データが流れる信号線（データバス）であ
る。
端子、Ｐ２はバイトコントロール信号を入出力する外部
端子、Ｐ３はリード／ライト信号を入出力する外部端
子、Ｐ４はアドレス情報を入出力する外部端子、Ｐ５は
データを入出力する外部端子である。Ｓ６はＤＲＡＭ
２、キャッシュメモリ３及びメモリコントローラ４を介
してマイクロプロセッサ１を相互に接続し、アドレス情
報が流れる信号線（アドレスバス）である。Ｓ７はマイ
クロプロセッサ１とＤＲＡＭ２及びキャッシュメモリ３
とを接続し、データが流れる信号線（データバス）であ
る。
【０００６】外部バスインターフェース５１は上述した
アドレス情報，データ，ＤＲＡＭアクセス制御信号の出
力を制御する。Ｓ１〜Ｓ５はそれぞれ外部バスインター
フェース５１と外部端子Ｐ１〜Ｐ５とを接続する信号線
である。
アドレス情報，データ，ＤＲＡＭアクセス制御信号の出
力を制御する。Ｓ１〜Ｓ５はそれぞれ外部バスインター
フェース５１と外部端子Ｐ１〜Ｐ５とを接続する信号線
である。
【０００７】半導体集積回路２００の動作の特徴は以下
の通りである。外部端子Ｐ１〜Ｐ５には、内部信号が常
に出力されている。よって、外部端子Ｐ１〜Ｐ５におけ
る信号を観測することで容易に内部信号を観測できる。
つまりメモリとマイクロプロセッサとが共通に内蔵でき
ないチップと同様に、メモリとマイクロプロセッサとの
間の信号を常に観測することができる。
の通りである。外部端子Ｐ１〜Ｐ５には、内部信号が常
に出力されている。よって、外部端子Ｐ１〜Ｐ５におけ
る信号を観測することで容易に内部信号を観測できる。
つまりメモリとマイクロプロセッサとが共通に内蔵でき
ないチップと同様に、メモリとマイクロプロセッサとの
間の信号を常に観測することができる。
【０００８】また、半導体集積回路２００のマイクロプ
ロセッサ１は外部のメモリにもアクセスできる。そのた
めに必要な信号のやりとりは前述の外部端子Ｐ１〜Ｐ５
を用いて行う。図１０は半導体集積回路２００と外部の
メモリであるＤＲＡＭ３００とを接続した全体図であ
る。外部端子Ｐ１〜Ｐ５はそれぞれＤＲＡＭ３００の外
部端子Ｑ１〜Ｑ５（これらの機能はそれぞれ外部端子Ｐ
１〜Ｐ５の機能と対応している）に接続されている。
ロセッサ１は外部のメモリにもアクセスできる。そのた
めに必要な信号のやりとりは前述の外部端子Ｐ１〜Ｐ５
を用いて行う。図１０は半導体集積回路２００と外部の
メモリであるＤＲＡＭ３００とを接続した全体図であ
る。外部端子Ｐ１〜Ｐ５はそれぞれＤＲＡＭ３００の外
部端子Ｑ１〜Ｑ５（これらの機能はそれぞれ外部端子Ｐ
１〜Ｐ５の機能と対応している）に接続されている。
【０００９】
【発明が解決しようとする課題】半導体集積回路２００
のテスト時には、その内部の動作をモニターするために
外部端子Ｐ１〜Ｐ５から内部信号を出力する必要がある
が、通常のユーザーが使用する際には、出力する必要が
ない。しかしながら、従来では、このような必要のない
場合であっても、外部端子Ｐ１〜Ｐ５から内部信号を出
力する。一般に、出力する信号の値が変化する際に電力
が消費される。従って、半導体集積回路２００では外部
へ内部信号を出力する必要がないにもかかわらず外部へ
内部信号を出力するため、この出力によって消費電力が
増加するという問題点がある。
のテスト時には、その内部の動作をモニターするために
外部端子Ｐ１〜Ｐ５から内部信号を出力する必要がある
が、通常のユーザーが使用する際には、出力する必要が
ない。しかしながら、従来では、このような必要のない
場合であっても、外部端子Ｐ１〜Ｐ５から内部信号を出
力する。一般に、出力する信号の値が変化する際に電力
が消費される。従って、半導体集積回路２００では外部
へ内部信号を出力する必要がないにもかかわらず外部へ
内部信号を出力するため、この出力によって消費電力が
増加するという問題点がある。
【００１０】本発明は、この問題点を解決するためにな
されたものであり、出力を制御することにより、消費電
力を抑える半導体集積回路を得ることを目的とする。
されたものであり、出力を制御することにより、消費電
力を抑える半導体集積回路を得ることを目的とする。
【００１１】
【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、データの処理を行うためのデータ処理
部と、前記データを格納するメモリと、外部端子と、第
１の状態では前記処理に用いられる内部信号を、前記第
１の状態と異なる第２の状態では定常値を、それぞれ前
記外部端子に与える出力制御部とを備える。
課題解決手段は、データの処理を行うためのデータ処理
部と、前記データを格納するメモリと、外部端子と、第
１の状態では前記処理に用いられる内部信号を、前記第
１の状態と異なる第２の状態では定常値を、それぞれ前
記外部端子に与える出力制御部とを備える。
【００１２】本発明の請求項２に係る課題解決手段にお
いて、前記出力制御部は、前記内部信号と、前記第１及
び第２の状態のどちらかを示す出力制御信号とを受け、
前記第１の状態とは前記半導体集積回路の内部の動作を
モニターする場合であり、前記第２の状態とは前記半導
体集積回路の内部の動作をモニターする必要のない場合
である。
いて、前記出力制御部は、前記内部信号と、前記第１及
び第２の状態のどちらかを示す出力制御信号とを受け、
前記第１の状態とは前記半導体集積回路の内部の動作を
モニターする場合であり、前記第２の状態とは前記半導
体集積回路の内部の動作をモニターする必要のない場合
である。
【００１３】本発明の請求項３に係る課題解決手段は、
前記出力制御信号を前記半導体集積回路の外部から入力
するための外部入力端子をさらに備える。
前記出力制御信号を前記半導体集積回路の外部から入力
するための外部入力端子をさらに備える。
【００１４】本発明の請求項４に係る課題解決手段は、
格納されている値を前記出力制御信号として出力する出
力制御信号格納部をさらに備え、前記データ処理部が実
行することにより前記出力制御信号格納部に前記値を書
き込むプログラムが前記メモリに格納される。
格納されている値を前記出力制御信号として出力する出
力制御信号格納部をさらに備え、前記データ処理部が実
行することにより前記出力制御信号格納部に前記値を書
き込むプログラムが前記メモリに格納される。
【００１５】本発明の請求項５に係る課題解決手段は、
前記出力制御信号格納部への前記値の書き込みを許可す
るための許可信号を外部から入力するための外部入力端
子をさらに備え、前記データ処理部は、前記外部入力端
子から許可信号が与えられている場合のみ、前記出力制
御信号格納部に前記値を書き込むことができる。
前記出力制御信号格納部への前記値の書き込みを許可す
るための許可信号を外部から入力するための外部入力端
子をさらに備え、前記データ処理部は、前記外部入力端
子から許可信号が与えられている場合のみ、前記出力制
御信号格納部に前記値を書き込むことができる。
【００１６】本発明の請求項６に係る課題解決手段は、
ヒューズを含み、前記ヒューズを切断するか否かに対応
して、それぞれ前記第２及び第１の状態を示す前記出力
制御信号を前記出力制御部へ出力する出力制御信号生成
部をさらに備える。
ヒューズを含み、前記ヒューズを切断するか否かに対応
して、それぞれ前記第２及び第１の状態を示す前記出力
制御信号を前記出力制御部へ出力する出力制御信号生成
部をさらに備える。
【００１７】
発明の原理．図１はメモリとマイクロプロセッサとを１
チップ内に内蔵した本発明の半導体集積回路１００を示
すブロック図である。同図において、１はデータを処理
するデータ処理部であるＲＩＳＣ型のマイクロプロセッ
サ（ＣＰＵ）、２はＤＲＡＭ、３はＳＲＡＭで構成され
ているキャッシュメモリ、４はメモリを制御するための
メモリコントローラ、５は信号の入出力を制御する外部
バスインターフェースである。
チップ内に内蔵した本発明の半導体集積回路１００を示
すブロック図である。同図において、１はデータを処理
するデータ処理部であるＲＩＳＣ型のマイクロプロセッ
サ（ＣＰＵ）、２はＤＲＡＭ、３はＳＲＡＭで構成され
ているキャッシュメモリ、４はメモリを制御するための
メモリコントローラ、５は信号の入出力を制御する外部
バスインターフェースである。
【００１８】内部信号には、メモリにアクセスする際の
アドレス情報，メモリに書き込む又はメモリから読み出
されたデータ，マイクロプロセッサ１がＤＲＡＭ２を制
御するためのＤＲＡＭアクセス制御信号がある。ＤＲＡ
Ｍアクセス制御信号には、バスサイクルが命令フェッチ
アクセスかオペランドアクセスかを識別するためバスス
テータス信号，データをメモリに書き込む際にアドレス
情報が示す複数のバイトのうち、特定のバイトを指定す
るバイトコントロール信号，データの書き込み又は読み
出しを識別するためのリード／ライト信号がある。
アドレス情報，メモリに書き込む又はメモリから読み出
されたデータ，マイクロプロセッサ１がＤＲＡＭ２を制
御するためのＤＲＡＭアクセス制御信号がある。ＤＲＡ
Ｍアクセス制御信号には、バスサイクルが命令フェッチ
アクセスかオペランドアクセスかを識別するためバスス
テータス信号，データをメモリに書き込む際にアドレス
情報が示す複数のバイトのうち、特定のバイトを指定す
るバイトコントロール信号，データの書き込み又は読み
出しを識別するためのリード／ライト信号がある。
【００１９】Ｐ１はバスステータス信号を出力する外部
端子、Ｐ２はバイトコントロール信号を入出力する外部
端子、Ｐ３はリード／ライト信号を入出力する外部端
子、Ｐ４はアドレス情報を入出力する外部端子、Ｐ５は
データを入出力する外部端子である。Ｓ６はＤＲＡＭ
２、キャッシュメモリ３及びメモリコントローラ４を介
してマイクロプロセッサ１を相互に接続し、アドレス情
報が流れる信号線（アドレスバス）である。Ｓ７はマイ
クロプロセッサ１とＤＲＡＭ２及びキャッシュメモリ３
とを接続し、データが流れる信号線（データバス）であ
る。
端子、Ｐ２はバイトコントロール信号を入出力する外部
端子、Ｐ３はリード／ライト信号を入出力する外部端
子、Ｐ４はアドレス情報を入出力する外部端子、Ｐ５は
データを入出力する外部端子である。Ｓ６はＤＲＡＭ
２、キャッシュメモリ３及びメモリコントローラ４を介
してマイクロプロセッサ１を相互に接続し、アドレス情
報が流れる信号線（アドレスバス）である。Ｓ７はマイ
クロプロセッサ１とＤＲＡＭ２及びキャッシュメモリ３
とを接続し、データが流れる信号線（データバス）であ
る。
【００２０】外部バスインターフェース５は上述したア
ドレス情報，データ，ＤＲＡＭアクセス制御信号の出力
を制御する。Ｓ１〜Ｓ５はそれぞれ外部バスインターフ
ェース５と外部端子Ｐ１〜Ｐ５とを接続する信号線であ
る。
ドレス情報，データ，ＤＲＡＭアクセス制御信号の出力
を制御する。Ｓ１〜Ｓ５はそれぞれ外部バスインターフ
ェース５と外部端子Ｐ１〜Ｐ５とを接続する信号線であ
る。
【００２１】信号線Ｓ１〜Ｓ７はそれぞれ１本、２本、
１本、２３本、１６本、２４本、１２８本のビット線を
含む。外部端子Ｐ１〜Ｐ５は各ビット線毎に設けられて
いる。即ち、外部端子Ｐ１〜Ｐ５はそれぞれ１個、２
個、１個、２３個、１６個の外部端子を含む。
１本、２３本、１６本、２４本、１２８本のビット線を
含む。外部端子Ｐ１〜Ｐ５は各ビット線毎に設けられて
いる。即ち、外部端子Ｐ１〜Ｐ５はそれぞれ１個、２
個、１個、２３個、１６個の外部端子を含む。
【００２２】半導体集積回路１００はその外部に設けら
れたメモリにもアクセスできる。この場合の接続は、図
１０における半導体集積回路２００を半導体集積回路１
００に置き換えた場合と同じである。
れたメモリにもアクセスできる。この場合の接続は、図
１０における半導体集積回路２００を半導体集積回路１
００に置き換えた場合と同じである。
【００２３】さらに、外部からＤＲＡＭ２へアクセスを
行うこともできる。例えば、外部からＤＲＡＭ２へプロ
グラム等のデータを書き込む場合、外部から外部端子Ｐ
２にバイトコントロール信号を入力し、外部から外部端
子Ｐ３にリード／ライト信号を入力し、外部から外部端
子Ｐ４にアドレス情報を入力し、外部から外部端子Ｐ５
にデータを入力する。このように、外部端子Ｐ２〜Ｐ５
は入力端子としての役割もはたす。
行うこともできる。例えば、外部からＤＲＡＭ２へプロ
グラム等のデータを書き込む場合、外部から外部端子Ｐ
２にバイトコントロール信号を入力し、外部から外部端
子Ｐ３にリード／ライト信号を入力し、外部から外部端
子Ｐ４にアドレス情報を入力し、外部から外部端子Ｐ５
にデータを入力する。このように、外部端子Ｐ２〜Ｐ５
は入力端子としての役割もはたす。
【００２４】さらに、図１において、１０は外部バスイ
ンターフェース５内に内蔵され、内部のみで内部信号を
処理している間では、外部端子Ｐ１〜Ｐ５から変化しな
い値（定常値）を出力させ、また、半導体集積回路１０
０のテスト時には、外部端子Ｐ１〜Ｐ５から内部信号の
値をそのまま出力させる出力制御回路（出力制御部）で
ある。ただし、半導体集積回路１００が外部のメモリへ
アクセスする場合において、外部端子Ｐ１〜Ｐ５への出
力に関する制御については、出力制御回路１０は関与し
ない。
ンターフェース５内に内蔵され、内部のみで内部信号を
処理している間では、外部端子Ｐ１〜Ｐ５から変化しな
い値（定常値）を出力させ、また、半導体集積回路１０
０のテスト時には、外部端子Ｐ１〜Ｐ５から内部信号の
値をそのまま出力させる出力制御回路（出力制御部）で
ある。ただし、半導体集積回路１００が外部のメモリへ
アクセスする場合において、外部端子Ｐ１〜Ｐ５への出
力に関する制御については、出力制御回路１０は関与し
ない。
【００２５】出力制御回路１０の２つの例をそれぞれ図
２及び図３に示す。両図に示す回路が信号線Ｓ１〜Ｓ５
の各ビット線毎に設けられている。両図において、端子
Ｐはビット線に接続され、端子Ｓは内部信号を受け、端
子Ｃは内部のみで内部信号を処理する状態又はそうでな
い状態のどちらかを示す出力制御信号を受ける。
２及び図３に示す。両図に示す回路が信号線Ｓ１〜Ｓ５
の各ビット線毎に設けられている。両図において、端子
Ｐはビット線に接続され、端子Ｓは内部信号を受け、端
子Ｃは内部のみで内部信号を処理する状態又はそうでな
い状態のどちらかを示す出力制御信号を受ける。
【００２６】次に図２に示す回路の動作を説明する。出
力制御信号が”Ｈ”レベルの場合、端子Ｓが受ける内部
信号と同じ値を端子Ｐに出力する。一方、出力制御信号
が”Ｌ”レベルの場合、端子Ｐはハイインピーダンスと
なる。つまり外部端子に与えられる値は固定された定常
値となる。
力制御信号が”Ｈ”レベルの場合、端子Ｓが受ける内部
信号と同じ値を端子Ｐに出力する。一方、出力制御信号
が”Ｌ”レベルの場合、端子Ｐはハイインピーダンスと
なる。つまり外部端子に与えられる値は固定された定常
値となる。
【００２７】次に図３に示す回路の動作を説明する。出
力制御信号が”Ｈ”レベルの場合、端子Ｓが受ける内部
信号をそのまま端子Ｐに出力する。一方、出力制御信号
が”Ｌ”レベルの場合、出力制御信号が”Ｌ”レベルに
変化する直前の値（以下「前値」と称す）を外部端子に
出力する。つまり外部端子に与えられる値は固定された
定常値となる。なお、前値を記憶しておくためのインバ
ータＩＮＶ１及びインバータＩＮＶ２において、インバ
ータＩＮＶ２の駆動能力はインバータＩＮＶ１の駆動能
力より小さい。
力制御信号が”Ｈ”レベルの場合、端子Ｓが受ける内部
信号をそのまま端子Ｐに出力する。一方、出力制御信号
が”Ｌ”レベルの場合、出力制御信号が”Ｌ”レベルに
変化する直前の値（以下「前値」と称す）を外部端子に
出力する。つまり外部端子に与えられる値は固定された
定常値となる。なお、前値を記憶しておくためのインバ
ータＩＮＶ１及びインバータＩＮＶ２において、インバ
ータＩＮＶ２の駆動能力はインバータＩＮＶ１の駆動能
力より小さい。
【００２８】図２，図３において、端子Ｐの出力を受け
る論理回路（図示しない）が接続されている場合を考え
る。端子Ｐの出力が変化すると、論理回路内に電源から
グランドへの貫通電流が流れて電力が消費される。しか
し、端子Ｐの出力がハイインピーダンス又は保持してい
る前値である場合、論理回路内に貫通電流が流れること
を抑制できるため、消費電力を抑えることができる。
る論理回路（図示しない）が接続されている場合を考え
る。端子Ｐの出力が変化すると、論理回路内に電源から
グランドへの貫通電流が流れて電力が消費される。しか
し、端子Ｐの出力がハイインピーダンス又は保持してい
る前値である場合、論理回路内に貫通電流が流れること
を抑制できるため、消費電力を抑えることができる。
【００２９】次に半導体集積回路１００の動作について
説明する。半導体集積回路１００のテスト時には、内部
の動作をモニターするため、外部端子Ｐ１〜Ｐ５から内
部信号を出力する必要がある。このように内部信号を外
部でモニターする必要がある場合、出力制御信号を”
Ｈ”レベルにする。一方、通常のユーザーが使用する場
合のように、外部端子Ｐ１〜Ｐ５から内部信号を出力す
る必要がない場合、出力制御信号を”Ｌ”レベルにす
る。
説明する。半導体集積回路１００のテスト時には、内部
の動作をモニターするため、外部端子Ｐ１〜Ｐ５から内
部信号を出力する必要がある。このように内部信号を外
部でモニターする必要がある場合、出力制御信号を”
Ｈ”レベルにする。一方、通常のユーザーが使用する場
合のように、外部端子Ｐ１〜Ｐ５から内部信号を出力す
る必要がない場合、出力制御信号を”Ｌ”レベルにす
る。
【００３０】出力制御回路１０は、”Ｈ”レベルの出力
制御信号を受けている場合、外部端子Ｐ１〜Ｐ５から内
部信号と同じ値を出力する。一方、出力制御回路１０
は、”Ｌ”レベルの出力制御信号を受けている場合、外
部端子Ｐ１〜Ｐ５から変化しない値（ハイインピーダン
ス又は前値）を出力する。
制御信号を受けている場合、外部端子Ｐ１〜Ｐ５から内
部信号と同じ値を出力する。一方、出力制御回路１０
は、”Ｌ”レベルの出力制御信号を受けている場合、外
部端子Ｐ１〜Ｐ５から変化しない値（ハイインピーダン
ス又は前値）を出力する。
【００３１】本発明における効果は次の通りである。 （１） 内部のみで内部信号を処理している間では、変
化しない値が外部へ出力されるため、消費電力を抑える
ことができる。
化しない値が外部へ出力されるため、消費電力を抑える
ことができる。
【００３２】この出力制御信号の与え方によって、様々
な形態が考えられる。以下、本発明の好ましい実施の形
態１〜４を説明する。
な形態が考えられる。以下、本発明の好ましい実施の形
態１〜４を説明する。
【００３３】実施の形態１．図４は本発明の実施の形態
１における半導体集積回路１０１を示すブロック図であ
る。同図において、Ｐ６は出力制御信号を外部から入力
するための外部入力端子、その他の符号は図１中の符号
に対応している。ここで、出力制御回路１０には図２又
は図３に示す回路が用いられている。
１における半導体集積回路１０１を示すブロック図であ
る。同図において、Ｐ６は出力制御信号を外部から入力
するための外部入力端子、その他の符号は図１中の符号
に対応している。ここで、出力制御回路１０には図２又
は図３に示す回路が用いられている。
【００３４】次に半導体集積回路１０１の動作を説明す
る。ここで、同装置１０１をテストする場合について考
える。テスト時において、同装置１０１の内部の動作を
モニターする場合は、”Ｈ”レベルの出力制御信号を外
部入力端子Ｐ６に入力する。一方、通常のユーザーが使
用するような場合、”Ｌ”レベルの出力制御信号を外部
入力端子Ｐ６に入力する。その他の動作は発明の原理に
おける説明と同様である。
る。ここで、同装置１０１をテストする場合について考
える。テスト時において、同装置１０１の内部の動作を
モニターする場合は、”Ｈ”レベルの出力制御信号を外
部入力端子Ｐ６に入力する。一方、通常のユーザーが使
用するような場合、”Ｌ”レベルの出力制御信号を外部
入力端子Ｐ６に入力する。その他の動作は発明の原理に
おける説明と同様である。
【００３５】なお、テストが終了し正常に動作すること
が確認された後は、「外部入力端子Ｐ６はグランドピン
である」と説明して半導体集積回路１０１を通常のユー
ザーに提供すればよい。
が確認された後は、「外部入力端子Ｐ６はグランドピン
である」と説明して半導体集積回路１０１を通常のユー
ザーに提供すればよい。
【００３６】本実施の形態における効果は、（１）に加
え、次の通りである。 （２）外部入力端子Ｐ６を備えたことにより、外部から
外部端子Ｐ１〜Ｐ５の出力を制御できる。
え、次の通りである。 （２）外部入力端子Ｐ６を備えたことにより、外部から
外部端子Ｐ１〜Ｐ５の出力を制御できる。
【００３７】実施の形態２．図５は本発明の実施の形態
２における半導体集積回路１０２を示すブロック図であ
る。同図において、ＦＲは格納されている値を出力制御
信号として出力するフラグレジスタ（出力制御信号格納
部）、Ｓ８はフラグレジスタＦＲから出力制御回路１０
へ出力制御信号を伝送するための信号線、その他の符号
は図１中の符号に対応している。
２における半導体集積回路１０２を示すブロック図であ
る。同図において、ＦＲは格納されている値を出力制御
信号として出力するフラグレジスタ（出力制御信号格納
部）、Ｓ８はフラグレジスタＦＲから出力制御回路１０
へ出力制御信号を伝送するための信号線、その他の符号
は図１中の符号に対応している。
【００３８】次に半導体集積回路１０２の動作を説明す
る。半導体集積回路１０２の動作はテストモードの場合
とノーマルモードの場合とに大別される。マイクロプロ
セッサ１はＤＲＡＭ２内に書き込まれているプログラム
を実行する。半導体集積回路１０２のテスト時には、内
部の動作の開始とモニターの終了に対応したフラグレジ
スタＦＲの設定命令を含むプログラムをＤＲＡＭ２内に
予め書き込んでおく。
る。半導体集積回路１０２の動作はテストモードの場合
とノーマルモードの場合とに大別される。マイクロプロ
セッサ１はＤＲＡＭ２内に書き込まれているプログラム
を実行する。半導体集積回路１０２のテスト時には、内
部の動作の開始とモニターの終了に対応したフラグレジ
スタＦＲの設定命令を含むプログラムをＤＲＡＭ２内に
予め書き込んでおく。
【００３９】半導体集積回路１０２の起動直後ではフラ
グレジスタＦＲに書き込まれている値は”Ｌ”レベルで
ある。テストモードにおいてはまずマイクロプロセッサ
１がフラグレジスタ設定命令を実行し、”Ｈ”レベルの
値をフラグレジスタＦＲに書き込む。テストが終了すれ
ば、”Ｌ”レベルの値をフラグレジスタＦＲに書き込
む。フラグレジスタＦＲは書き込まれている値を出力制
御信号として出力する。その他の動作は発明の原理にお
ける説明と同様である。
グレジスタＦＲに書き込まれている値は”Ｌ”レベルで
ある。テストモードにおいてはまずマイクロプロセッサ
１がフラグレジスタ設定命令を実行し、”Ｈ”レベルの
値をフラグレジスタＦＲに書き込む。テストが終了すれ
ば、”Ｌ”レベルの値をフラグレジスタＦＲに書き込
む。フラグレジスタＦＲは書き込まれている値を出力制
御信号として出力する。その他の動作は発明の原理にお
ける説明と同様である。
【００４０】本実施の形態における効果は、（１）に加
え、次の通りである。 （３）フラグレジスタＦＲを用いることにより、図４等
に示す外部入力端子Ｐ６が必要ない。
え、次の通りである。 （３）フラグレジスタＦＲを用いることにより、図４等
に示す外部入力端子Ｐ６が必要ない。
【００４１】（４）プログラムによって、外部端子Ｐ１
〜Ｐ５の出力を制御することにより、消費電力を抑える
ことができる。
〜Ｐ５の出力を制御することにより、消費電力を抑える
ことができる。
【００４２】実施の形態３．図６は本発明の実施の形態
３における半導体集積回路１０３を示すブロック図であ
る。同図において、Ｐ７はフラグレジスタＦＲへの値の
書き込みを許可するための許可信号を外部から入力する
ための外部入力端子、その他の符号は図５中の符号に対
応している。
３における半導体集積回路１０３を示すブロック図であ
る。同図において、Ｐ７はフラグレジスタＦＲへの値の
書き込みを許可するための許可信号を外部から入力する
ための外部入力端子、その他の符号は図５中の符号に対
応している。
【００４３】次に半導体集積回路１０３の動作を説明す
る。半導体集積回路１０３の動作は半導体集積回路１０
２の動作と主として同様であるが、フラグレジスタＦＲ
の動作が異なる。マイクロプロセッサ１は、外部入力端
子Ｐ７に許可信号が与えられている場合のみ、フラグレ
ジスタＦＲに値を書き込むことができる。
る。半導体集積回路１０３の動作は半導体集積回路１０
２の動作と主として同様であるが、フラグレジスタＦＲ
の動作が異なる。マイクロプロセッサ１は、外部入力端
子Ｐ７に許可信号が与えられている場合のみ、フラグレ
ジスタＦＲに値を書き込むことができる。
【００４４】次に外部入力端子Ｐ７の一つの使用例を説
明する。上述の許可信号は”Ｌ”レベルの信号であると
する。まず、半導体集積回路１０３を通常のユーザーに
提供する前には、同装置１０３の内部の動作をモニター
するために外部入力端子Ｐ７に”Ｌ”レベルの信号を与
えてテストを行っておく。テストが終了し正常に動作す
ることが確認された後は、「外部入力端子Ｐ７は電源ピ
ンである」と説明して半導体集積回路１０３を提供すれ
ばよい。たとえ通常のユーザーが誤ったプログラムを書
き込んだとしても、テストモードになることはない。
明する。上述の許可信号は”Ｌ”レベルの信号であると
する。まず、半導体集積回路１０３を通常のユーザーに
提供する前には、同装置１０３の内部の動作をモニター
するために外部入力端子Ｐ７に”Ｌ”レベルの信号を与
えてテストを行っておく。テストが終了し正常に動作す
ることが確認された後は、「外部入力端子Ｐ７は電源ピ
ンである」と説明して半導体集積回路１０３を提供すれ
ばよい。たとえ通常のユーザーが誤ったプログラムを書
き込んだとしても、テストモードになることはない。
【００４５】本実施の形態における効果は、（１），
（３）及び（４）に加え、次の通りである。 （５）外部入力端子Ｐ７に許可信号が与えられていない
限り、例え通常のユーザーが誤って外部端子の値の変動
を許すプログラムを用いたとしても、（１）の効果を損
なうことがない。
（３）及び（４）に加え、次の通りである。 （５）外部入力端子Ｐ７に許可信号が与えられていない
限り、例え通常のユーザーが誤って外部端子の値の変動
を許すプログラムを用いたとしても、（１）の効果を損
なうことがない。
【００４６】実施の形態４．図７は本発明の実施の形態
４における半導体集積回路１０４を示すブロック図であ
る。同図において、ＦＣはヒューズを含む出力制御信号
生成回路（出力制御信号生成部）、Ｓ１０は出力制御信
号生成回路ＦＣから出力制御回路１０へ出力制御信号を
伝送するための信号線、その他の符号は図１中の符号に
対応している。その他の符号は図１中の符号に対応して
いる。
４における半導体集積回路１０４を示すブロック図であ
る。同図において、ＦＣはヒューズを含む出力制御信号
生成回路（出力制御信号生成部）、Ｓ１０は出力制御信
号生成回路ＦＣから出力制御回路１０へ出力制御信号を
伝送するための信号線、その他の符号は図１中の符号に
対応している。その他の符号は図１中の符号に対応して
いる。
【００４７】図８は出力制御信号生成回路ＦＣの例を示
す回路図である。ｐチャンネルのトランジスタｐＴｒ，
フューズＦＵ及びトランジスタｐＴｒより駆動能力が小
さいｎチャンネルのトランジスタｎＴｒが直列に電源，
グランド間に接続されている。トランジスタｐＴｒのゲ
ート電極はグランドに接続されている。トランジスタｎ
Ｔｒのゲート電極は電源に接続されている。
す回路図である。ｐチャンネルのトランジスタｐＴｒ，
フューズＦＵ及びトランジスタｐＴｒより駆動能力が小
さいｎチャンネルのトランジスタｎＴｒが直列に電源，
グランド間に接続されている。トランジスタｐＴｒのゲ
ート電極はグランドに接続されている。トランジスタｎ
Ｔｒのゲート電極は電源に接続されている。
【００４８】次に半導体集積回路１０４の動作を説明す
る。ここで、同装置１０４をテストする場合について考
える。テスト時において、同装置１０４の内部の動作を
モニターする場合は、図７のフューズＦＵを切断しな
い。一方、内部信号を内部のみで処理する場合（例え
ば、マイクロプロセッサ１が内部のメモリをアクセス
し、かつ同装置１０４の内部の動作をモニターしない場
合）は、図７のフューズＦＵを切断する。
る。ここで、同装置１０４をテストする場合について考
える。テスト時において、同装置１０４の内部の動作を
モニターする場合は、図７のフューズＦＵを切断しな
い。一方、内部信号を内部のみで処理する場合（例え
ば、マイクロプロセッサ１が内部のメモリをアクセス
し、かつ同装置１０４の内部の動作をモニターしない場
合）は、図７のフューズＦＵを切断する。
【００４９】フューズＦＵを切断していない状態では、
出力制御信号生成回路ＦＣは電源側のレベルである”
Ｈ”レベルの出力制御信号を出力制御回路１０へ出力す
る。一方、フューズＦＵを切断した状態では、出力制御
信号生成回路ＦＣはグランド側のレベルである”Ｌ”レ
ベルの出力制御信号を出力制御回路１０へ出力する。
出力制御信号生成回路ＦＣは電源側のレベルである”
Ｈ”レベルの出力制御信号を出力制御回路１０へ出力す
る。一方、フューズＦＵを切断した状態では、出力制御
信号生成回路ＦＣはグランド側のレベルである”Ｌ”レ
ベルの出力制御信号を出力制御回路１０へ出力する。
【００５０】出力制御信号生成回路ＦＣの一つの使用例
を説明する。まず、半導体集積回路１０４を通常のユー
ザーに提供する前のテストでは、同装置１０４の内部の
動作をモニターするためにフューズＦＵを切断しない。
テストが終了し正常に動作することが確認された後は、
フューズＦＵを切断し、半導体集積回路１０４を通常の
ユーザーに提供すればよい。提供された半導体集積回路
１０４は、外部から外部端子の出力を制御できない。
を説明する。まず、半導体集積回路１０４を通常のユー
ザーに提供する前のテストでは、同装置１０４の内部の
動作をモニターするためにフューズＦＵを切断しない。
テストが終了し正常に動作することが確認された後は、
フューズＦＵを切断し、半導体集積回路１０４を通常の
ユーザーに提供すればよい。提供された半導体集積回路
１０４は、外部から外部端子の出力を制御できない。
【００５１】本実施の形態における効果は、（１）に加
え、次の通りである。 （６）出力制御信号生成回路ＦＣを備えたことにより、
フューズＦＵの切断後には外部から外部端子の出力を制
御できないため、通常のユーザーの誤使用による不要な
電力消費を抑制する。
え、次の通りである。 （６）出力制御信号生成回路ＦＣを備えたことにより、
フューズＦＵの切断後には外部から外部端子の出力を制
御できないため、通常のユーザーの誤使用による不要な
電力消費を抑制する。
【００５２】
【発明の効果】本発明請求項１によると、内部信号が外
部端子に与えられる場合を第１の状態においてのみに限
定するため、消費電力を抑えることができるという効果
を奏す。
部端子に与えられる場合を第１の状態においてのみに限
定するため、消費電力を抑えることができるという効果
を奏す。
【００５３】本発明請求項２によると、内部信号を内部
のみで処理している第２の状態にあるか否かを示す出力
制御信号を用いるので、出力制御信号と内部信号とを入
力する簡単な回路で出力制御部を実現できるという効果
を奏す。
のみで処理している第２の状態にあるか否かを示す出力
制御信号を用いるので、出力制御信号と内部信号とを入
力する簡単な回路で出力制御部を実現できるという効果
を奏す。
【００５４】本発明請求項３によると、出力制御信号を
外部から入力するための外部入力端子を備えたことによ
り、外部から半導体集積回路の内部信号をモニターする
か否かを制御できるという効果を奏す。
外部から入力するための外部入力端子を備えたことによ
り、外部から半導体集積回路の内部信号をモニターする
か否かを制御できるという効果を奏す。
【００５５】本発明請求項４によると、プログラムによ
って外部端子の出力を制御することにより、消費電力を
抑えることができるという効果を奏す。
って外部端子の出力を制御することにより、消費電力を
抑えることができるという効果を奏す。
【００５６】本発明請求項５によると、内部信号を外部
端子から出力するような誤ったプログラムがメモリに格
納されていても、外部から外部端子の出力を制御して不
要な電力を消費することがないという効果を奏す。
端子から出力するような誤ったプログラムがメモリに格
納されていても、外部から外部端子の出力を制御して不
要な電力を消費することがないという効果を奏す。
【００５７】本発明請求項６によると、ヒューズを含む
出力制御信号生成部を備えたことにより、内部信号をモ
ニターすることで良品と判断された場合、ヒューズを切
断することによってその後に誤って内部信号を外部端子
から出力して不要な電力を消費することがないという効
果を奏す。
出力制御信号生成部を備えたことにより、内部信号をモ
ニターすることで良品と判断された場合、ヒューズを切
断することによってその後に誤って内部信号を外部端子
から出力して不要な電力を消費することがないという効
果を奏す。
【図１】 本発明の半導体集積回路を示すブロック図で
ある。
ある。
【図２】 出力制御回路の一例を示す回路図である。
【図３】 出力制御回路の他の例を示す回路図である。
【図４】 本発明の実施の形態１における半導体集積回
路を示すブロック図である。
路を示すブロック図である。
【図５】 本発明の実施の形態２における半導体集積回
路を示すブロック図である。
路を示すブロック図である。
【図６】 本発明の実施の形態３における半導体集積回
路を示すブロック図である。
路を示すブロック図である。
【図７】 本発明の実施の形態４における半導体集積回
路を示すブロック図である。
路を示すブロック図である。
【図８】 出力制御信号生成部の例を示す回路図であ
る。
る。
【図９】 従来の半導体集積回路を示すブロック図であ
る。
る。
【図１０】 半導体集積回路と外部のメモリとの接続を
示す構成図である。
示す構成図である。
Ｐ１〜Ｐ５ 外部端子、Ｐ６，Ｐ７ 外部入力端子、Ｆ
Ｃ 出力制御信号生成回路。
Ｃ 出力制御信号生成回路。
【手続補正書】
【提出日】平成９年２月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正内容】
【００４６】実施の形態４．図７は本発明の実施の形態
４における半導体集積回路１０４を示すブロック図であ
る。同図において、ＦＣはヒューズを含む出力制御信号
生成回路（出力制御信号生成部）、Ｓ１０は出力制御信
号生成回路ＦＣから出力制御回路１０へ出力制御信号を
伝送するための信号線、その他の符号は図１中の符号に
対応している。
４における半導体集積回路１０４を示すブロック図であ
る。同図において、ＦＣはヒューズを含む出力制御信号
生成回路（出力制御信号生成部）、Ｓ１０は出力制御信
号生成回路ＦＣから出力制御回路１０へ出力制御信号を
伝送するための信号線、その他の符号は図１中の符号に
対応している。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正内容】
【００４８】次に半導体集積回路１０４の動作を説明す
る。ここで、同装置１０４をテストする場合について考
える。テスト時において、同装置１０４の内部の動作を
モニターする場合は、図８のフューズＦＵを切断しな
い。一方、内部信号を内部のみで処理する場合（例え
ば、マイクロプロセッサ１が内部のメモリをアクセス
し、かつ同装置１０４の内部の動作をモニターしない場
合）は、図８のフューズＦＵを切断する。
る。ここで、同装置１０４をテストする場合について考
える。テスト時において、同装置１０４の内部の動作を
モニターする場合は、図８のフューズＦＵを切断しな
い。一方、内部信号を内部のみで処理する場合（例え
ば、マイクロプロセッサ１が内部のメモリをアクセス
し、かつ同装置１０４の内部の動作をモニターしない場
合）は、図８のフューズＦＵを切断する。
Claims (6)
- 【請求項１】 データの処理を行うためのデータ処理部
と、 前記データを格納するメモリと、 外部端子と、 第１の状態では前記処理に用いられる内部信号を、前記
第１の状態と異なる第２の状態では定常値を、それぞれ
前記外部端子に与える出力制御部と、を備えた半導体集
積回路。 - 【請求項２】 前記出力制御部は、 前記内部信号と、前記第１及び第２の状態のどちらかを
示す出力制御信号とを受け、 前記第１の状態とは前記半導体集積回路の内部の動作を
モニターする場合であり、前記第２の状態とは前記半導
体集積回路の内部の動作をモニターする必要のない場合
である、請求項１記載の半導体集積回路。 - 【請求項３】 前記出力制御信号を前記半導体集積回路
の外部から入力するための外部入力端子をさらに備えた
請求項２記載の半導体集積回路。 - 【請求項４】 格納されている値を前記出力制御信号と
して出力する出力制御信号格納部をさらに備え、 前記データ処理部が実行することにより前記出力制御信
号格納部に前記値を書き込むプログラムが前記メモリに
格納された請求項２記載の半導体集積回路。 - 【請求項５】 前記出力制御信号格納部への前記値の書
き込みを許可するための許可信号を外部から入力するた
めの外部入力端子をさらに備え、 前記データ処理部は、前記外部入力端子から許可信号が
与えられている場合のみ、前記出力制御信号格納部に前
記値を書き込むことができる請求項４記載の半導体集積
回路。 - 【請求項６】 ヒューズを含み、前記ヒューズを切断す
るか否かに対応して、それぞれ前記第２及び第１の状態
を示す前記出力制御信号を前記出力制御部へ出力する出
力制御信号生成部をさらに備えた請求項２記載の半導体
集積回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8288261A JPH10134025A (ja) | 1996-10-30 | 1996-10-30 | 半導体集積回路 |
| TW086104349A TW380225B (en) | 1996-10-30 | 1997-04-07 | Semiconductor integrated circuit |
| KR1019970012891A KR100253934B1 (ko) | 1996-10-30 | 1997-04-08 | 반도체 집적회로 |
| US08/835,476 US6226753B1 (en) | 1996-10-30 | 1997-04-08 | Single chip integrated circuit with external bus interface |
| DE19718120A DE19718120C2 (de) | 1996-10-30 | 1997-04-29 | Integrierte Halbleiterschaltung |
| CN97113850A CN1099640C (zh) | 1996-10-30 | 1997-06-27 | 半导体集成电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8288261A JPH10134025A (ja) | 1996-10-30 | 1996-10-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10134025A true JPH10134025A (ja) | 1998-05-22 |
Family
ID=17727906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8288261A Pending JPH10134025A (ja) | 1996-10-30 | 1996-10-30 | 半導体集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6226753B1 (ja) |
| JP (1) | JPH10134025A (ja) |
| KR (1) | KR100253934B1 (ja) |
| CN (1) | CN1099640C (ja) |
| DE (1) | DE19718120C2 (ja) |
| TW (1) | TW380225B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100381974C (zh) * | 2002-11-18 | 2008-04-16 | 松下电器产业株式会社 | 半导体集成电路装置及其设计方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3918145B2 (ja) * | 2001-05-21 | 2007-05-23 | 株式会社ルネサステクノロジ | メモリコントローラ |
| US6865644B2 (en) * | 2001-07-25 | 2005-03-08 | Rockwell Automation Technologies, Inc. | System and method for industrial controller with an I/O processor using cache memory to optimize exchange of shared data |
| JP2010015233A (ja) * | 2008-07-01 | 2010-01-21 | Panasonic Corp | 集積回路及び電子機器 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4460972A (en) * | 1979-06-22 | 1984-07-17 | International Business Machines Corporation | Single chip microcomputer selectively operable in response to instructions stored on the computer chip or in response to instructions stored external to the chip |
| JPS57174755A (en) * | 1981-04-21 | 1982-10-27 | Toshiba Corp | 1-chip microprocessor |
| JPS5814265A (ja) * | 1981-07-16 | 1983-01-27 | Matsushita Electronics Corp | ワンチツプマイクロコンピユ−タ |
| US5497482A (en) * | 1985-08-23 | 1996-03-05 | Hitachi, Ltd. | Data processor in which external sync signal may be selectively inhibited |
| JPS62228177A (ja) * | 1986-03-29 | 1987-10-07 | Toshiba Corp | 半導体集積回路用許容入力電圧検査回路 |
| JP3265614B2 (ja) * | 1991-04-16 | 2002-03-11 | 松下電器産業株式会社 | 検査系列生成方法 |
| GB2256296B (en) * | 1991-05-31 | 1995-01-18 | Integrated Device Tech | Multiplexed status and diagnostic pins in a microprocessor with on-chip caches |
| JPH0863444A (ja) * | 1994-08-22 | 1996-03-08 | Mitsubishi Denki Semiconductor Software Kk | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ及びｅｅｐｒｏｍ内蔵マイクロコンピュータの製造方法 |
| US5675808A (en) * | 1994-11-02 | 1997-10-07 | Advanced Micro Devices, Inc. | Power control of circuit modules within an integrated circuit |
| JPH08137824A (ja) * | 1994-11-15 | 1996-05-31 | Mitsubishi Semiconductor Software Kk | セルフテスト機能内蔵シングルチップマイコン |
| JPH0969300A (ja) * | 1995-06-23 | 1997-03-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| TW324101B (en) * | 1995-12-21 | 1998-01-01 | Hitachi Ltd | Semiconductor integrated circuit and its working method |
| KR100212608B1 (ko) * | 1996-01-12 | 1999-08-02 | 가네꼬 히사시 | Cmos 집적 회로 고장 진단 장치 및 진단 방법 |
-
1996
- 1996-10-30 JP JP8288261A patent/JPH10134025A/ja active Pending
-
1997
- 1997-04-07 TW TW086104349A patent/TW380225B/zh not_active IP Right Cessation
- 1997-04-08 KR KR1019970012891A patent/KR100253934B1/ko not_active IP Right Cessation
- 1997-04-08 US US08/835,476 patent/US6226753B1/en not_active Expired - Fee Related
- 1997-04-29 DE DE19718120A patent/DE19718120C2/de not_active Expired - Fee Related
- 1997-06-27 CN CN97113850A patent/CN1099640C/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100381974C (zh) * | 2002-11-18 | 2008-04-16 | 松下电器产业株式会社 | 半导体集成电路装置及其设计方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW380225B (en) | 2000-01-21 |
| KR19980032078A (ko) | 1998-07-25 |
| DE19718120C2 (de) | 2000-11-23 |
| DE19718120A1 (de) | 1998-05-07 |
| KR100253934B1 (ko) | 2000-04-15 |
| US6226753B1 (en) | 2001-05-01 |
| CN1099640C (zh) | 2003-01-22 |
| CN1181546A (zh) | 1998-05-13 |
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