JP2010015233A - 集積回路及び電子機器 - Google Patents

Abstract

【課題】インターフェースとしての周辺デバイスが接続される多機能な電子機器に適した集積回路を提供すること。
【解決手段】主処理部と周辺デバイスを接続する周辺接続ポートとが内部バスで接続された集積回路は、周辺接続ポートを制御し、周辺接続ポートに接続された周辺デバイスからの割り込み及びデータ転送の制御を主処理部の代わりに行う補助処理部を備え、主処理部は、当該主処理部の内部メモリ空間の一部として、補助処理部が有するメモリリソースを利用する。
【選択図】図１

Description

本発明は、主処理部と周辺デバイスを接続する周辺接続ポートとが内部バスで接続された集積回路及び電子機器に関する。

近年のデジタル技術、動画像データや音声データの圧縮伸張技術の急速な進展及び半導体集積回路の微細化に伴い、デジタルテレビ（ＤＴＶ）や、ＤＶＤレコーダ等のデジタルビデオレコーダ（ＤＶＲ）、携帯電話、ビデオカメラ等の映像音声機器が高機能化している。高機能化に伴って機器の操作性が複雑化している。また、機器の小型化や薄型化が求められているため、機器のサイズにかかわらず、機器のフレームとディスプレイの間の面積は小さい。このため、入力インターフェースである操作ボタン等を機器上に数多く配置できない。

このように、ユーザが直感的に操作可能なボタンやキー等の入力インターフェースを機器に十分に配置できないため、ユーザに操作の仕方や必要な機能を誘導するガイド機能やサポート機能であったり、ボタンやキーを必要としないマンマシンインターフェースの実現が求められる。

上記要望を実現するために、例えば、ボタンやキーを必要としないマンマシンインターフェースとして、ディスプレイ上にタッチパネルが設けられる。また、前後左右といった方向を入力するボタンの代わりに、電子機器を傾けるとその方向に動作が連動したり、機器に設置されたカメラのレンズを下に向けるとカメラがアイドル状態やスイッチオフ状態となり、被写体を撮影する仕草と同じようにカメラのレンズを水平にするとカメラが起動するといったスイッチングを行う。さらに、無線で送信された音声データをワイヤレスヘッドフォンが受信するために機器に設けられていたスピーカを当該機器から除く。

上記説明したように、電子機器における多種機能の複合化や統合化が求められる一方で、機器の小型化や薄型化も求められている。さらに、機器の小型化や薄型化を実現するために、ボタンやキー等の入力インターフェースを機器に配置するためのスペースはあまりない。このため、高性能なグラフィカルユーザインターフェース（ＧＵＩ）やインテリジェンスなマンマシンインターフェースの活用が見込まれる。

本発明の目的は、インターフェースとしての周辺デバイスが接続される多機能な電子機器に適した集積回路を提供することである。

本発明は、主処理部と周辺デバイスを接続する周辺接続ポートとが内部バスで接続された集積回路であって、前記周辺接続ポートを制御し、前記周辺接続ポートに接続された前記周辺デバイスからの割り込み及びデータ転送の制御を前記主処理部の代わりに行う補助処理部を備え、前記主処理部は、当該主処理部の内部メモリ空間の一部として、前記補助処理部が有するメモリリソースを利用する集積回路を提供する。

本発明は、システム全体の制御及びメディア処理の両方を実行する主処理部と、前記主処理部に接続された周辺デバイスからの割り込み及びデータ転送の制御を行う補助処理部と、を備え、前記補助処理部は、前記周辺デバイスから転送されたデータを蓄積するデータ蓄積部を有し、当該データ蓄積部に蓄積されたデータを中間処理し、一括して外部メモリに転送する集積回路を提供する。

上記集積回路では、前記補助処理部が有する前記データ蓄積部には、前記主処理部から前記主処理部の内部メモリの一部としてアクセスされ、前記補助処理部は、前記データ蓄積部の同じメモリアドレスに対して同時に前記主処理部からのリードアクセスと前記補助処理部からのライトアクセスが生じた場合において、前記補助処理部からのライトアクセスに応じた動作が待たされたときは、前記主処理部がリードするデータの一部に更新が発生することを前記主処理部に知らせるフラグレジスタを有し、前記補助処理部は、前記主処理部のリード動作中又はリード動作後に、前記主処理部がリードするデータのコヒーレンシを一致させるよう前記主処理部に対して処理する。

上記集積回路では、前記主処理部がアイドル状態になると、前記主処理部へのクロックの供給が停止され、前記主処理部の電源電圧が降圧され、前記補助処理部は、前記主処理部がアイドル状態のときに、前記周辺デバイスからの割り込み若しくはデータ入力又は前記周辺デバイスへのデータ出力の処理を、前記主処理部を介することなく行う。

上記集積回路では、前記補助処理部が、前記主処理部の動作周波数以下の動作周波数で動作する、又は非同期モードで動作する。

上記集積回路では、前記補助処理部の動作周波数が、処理モード毎又は動作条件毎に変更され、前記補助処理部が、非同期モードで動作する。

上記集積回路では、前記主処理部がアイドル状態のとき、前記補助処理部は前記非同期モードで動作する。

上記集積回路では、前記周辺デバイスから入力されたデータは前記補助処理部に取り込まれ、前記補助処理部は、取り込まれたデータを過去に取り込まれ前記データ蓄積部に蓄積されたデータと比較し、データ量の差分が所定値以下のときは、前記取り込まれたデータを前記データ蓄積部に蓄積せず、前記データ量の差分が前記所定値よりも大きいときは、前記取り込まれたデータを前記データ蓄積部に蓄積する。

上記集積回路では、前記補助処理部は、前記周辺デバイスからのデータ取り込み頻度が所定値よりも大きいとき、動作周波数を段階的に上げ、前記データ蓄積部のデータ蓄積サイズが所定値を超えると、一括して外部メモリにデータを転送し、前記外部メモリに転送したことを前記主処理部に知らせる。

本発明は、上記集積回路を備え、前記集積回路に外部デバイスが接続される電子機器を提供する。

本発明によれば、高性能なグラフィカルユーザインターフェースやインテリジェンスなマンマシンインターフェース、さらには電子機器を使っている時間や場所、状況等に合わせたユーザサポート機能を実現することができ、複雑化する電子機器の操作性や利便性を向上できる。

また、小型化する機器をキーレス、ボタンレスなデザインで実現することで、機器のある一平面全てを表示装置で構成するなどデザイン性に優れた機器の実現が可能となる。

また、周辺デバイスを集積回路に接続する場合、主処理部の処理効率低下や、外部メモリと主処理部を接続するバスのバンド幅性能の劣化を引き起こすことなく低速バス通信の信号処理や頻繁に生じる割り込み処理を効率よく行える。

さらに、高性能化によって主処理部の動作周波数がますます向上するなか、割り込み処理や低速バス制御の処理から高性能な主処理部をオフロード化することで消費電力の削減が実現され、補助処理部によるスタンバイ制御に連動したクロック制御や電源制御によって、微細プロセスで問題となるリーク電流の削減を図れる。

以下、本発明の実施形態について、図面を参照して説明する。なお、以下説明する映像音声処理用集積回路は、デジタルテレビ（ＤＴＶ）やデジタルビデオレコーダ（ＤＶＲ）等のサーバ系電子機器、又は携帯電話やビデオカメラ等のモバイル系電子機器に適用可能である。

図１は、関連する映像音声処理用集積回路の内部構成及び周辺の構成を示すブロック図である。図１に示す映像音声処理用集積回路１０は、映像や音声に関するストリームデータを処理するシステムＬＳＩであり、マイコンブロック１０１と、メディア処理ブロック１０２と、ストリームＩ／Ｏブロック１０３と、ＡＶＩＯ（Audio Visual Input Output）ブロック１０４と、メモリＩＦブロック１０５とを備える。

マイコンブロック１０１は、非リアルタイムな汎用的処理を行い、データバス１０７ａを介してメモリＩ／Ｆブロック１０５と接続されている。また、メディア処理ブロック１０２は、リアルタイムな汎用的処理を行い、データバス１０７ｂを介してメモリＩ／Ｆブロック１０５と接続されている。また、ストリームＩ／Ｏブロック１０３は、非リアルタイムなＩ／Ｏ処理を行い、データバス１０７ｃを介してメモリＩ／Ｆブロック１０５と接続されている。また、ＡＶＩＯブロック１０４は、リアルタイムなＩ／Ｏ処理を行い、データバス１０７ｄを介してメモリＩ／Ｆブロック１０５と接続されている。

メモリＩ／Ｆブロック１０５には、映像音声通信処理用集積回路１０の外部に設けられる外部メモリデバイス１１１が接続される。また、マイコンブロック１０１には、センサデバイス１０９及び無線通信デバイス１１０が接続される。マイコンブロック１０１は、センサデバイス１０９又は無線通信デバイス１１０から出力される割り込み信号１１２に応じて、低速なＩ／Ｏ処理を行う。

映像音声処理用集積回路１０を備えた電子機器は、インターネット等のブロードバンドネットワークに接続されることを想定している。マイコンブロック１０１のメモリ（図示せず）には汎用ＯＳ(基本ソフトウェア)がマウントされ、映像音声処理用集積回路１０は、インターネットを介してダウンロードしたストリーミングデータを再生するための処理を行う。

ダウンロードしたストリーミングデータのコーディック形式を映像音声処理用集積回路１０が認識しない場合、コーディック実行ソフトウェアをダウンロードして、汎用ＯＳ上でアプリケーションソフトウェアを実行した上で、メディア処理ブロック１０２がリアルタイムな汎用処理を行う。但し、映像音声処理用集積回路１０では、汎用ＯＳを動作するための環境が必ずしも準備できていない場合もある。このような状況でも要求仕様に応えるため、マイコンブロック１０１がリアルタイム処理を行うために十分な比較的高い動作クロック周波数に設計されている。

しかし、高周波の動作クロックで動作するマイコンブロック１０１には、当該動作クロックに比べて低速なＩ／Ｏ処理を行う必要のあるセンサデバイス１０９や無線通信デバイス１１０が接続されており、低速なＩ／Ｏ処理がマイコンブロック１０１における処理性能の著しい劣化要因となる。さらには、マイコンブロック１０１における消費電力効率も低下する。

具体的には、映像音声処理用集積回路１０が電子機器の現在位置や電子機器が置かれている状況を認識するためには、ＧＰＳからの位置検出情報や近隣の電子機器から発信されたビーコン信号を受信する無線通信デバイス１１０又はセンサデバイス１０９からの情報が、定常的又は高い頻度でマイコンブロック１０１に入力される必要がある。このとき、センサデバイス１０９又は無線通信デバイス１１０から得られたデータがデータバス１０７ａを頻繁に占有するとバスメモリバンド幅が低下する。

図２は、本発明に係る一実施形態の映像音声処理用集積回路の内部構成及び周辺の構成を示すブロック図である。図２に示す映像音声処理用集積回路１００が、図１に示した映像音声処理用集積回路１０と異なる点は、マイコンブロック１０１の代わりにマイコンブロック１５１を備え、サブコンブロック１５３をさらに備えたことである。センサデバイス１０９及び無線通信デバイス１１０には、サブコンブロック１５３が接続される。映像音声処理用集積回路１０のマイコンブロック１０１が行っていた低速Ｉ／Ｏ処理はサブコンブロック１５３が行い、センサデバイス１０９又は無線通信デバイス１１０から出力される割り込み信号１１２はサブコンブロック１５３に入力される。

サブコンブロック１５３は、割り込み信号１１２に応じて、センサデバイス１０９又は無線通信デバイス１１０との低速なＩ／Ｏ処理を行い、データバス１０７ｅを介してメモリＩ／Ｆブロック１０５と接続されている。

図３は、マイコンブロック１５１及びサブコンブロック１５３の各内部構成及び周辺の構成を示すブロック図である。マイコンブロック１５１は、ＣＰＵ２０１、ＤＭＡ部２０３及びマイコン周辺部２０５を有する。サブコンブロック１５３は、コプロセッサ３０１、データ蓄積部３０３、Ｉ／Ｏ制御部３０５、クロック制御部３０７、電源制御部３０９及び割込制御部３１１を有する。

Ｉ／Ｏ制御部３０５は、センサデバイス１０９や無線通信デバイス１１０から入力されるデータの状況を監視し、しきい値以上の変化量が発生した場合のみ、入力データをデータ蓄積部３０３に取り込む。それ以外の条件ではサブコンブロック１５３の動作を停止することで低電力化を図る。

サブコンブロック１５３において、定常的なデータ監視モード以外では、例えば３２ＫＨｚや１２ＭＨｚといった周波数の超低速クロックで割込制御部３１１のみが動作し、それ以外はクロック停止状態となる。この状態のときに割り込み信号１１２が入力されるとクロック制御部３０７がクロックを供給し、コプロセッサ３０１が動作を開始する。

但し、１２ＭＨｚのクロック信号はＰＬＬのリファレンスクロックであって、マイコンブロック１５１のＣＰＵ２０１やシステムＬＳＩ全体へのクロックを供給可能な状態になるまでには、ＰＬＬのロックアップタイム（安定待ち時間）等に数百μ秒のタイムラグを要する。そこでコプロセッサ３０１は、割り込みを検出すると１２ＭＨｚの源振クロックで動作し、ＰＬＬが安定した後にクロックの供給が開始されると、ＣＰＵ２０１の動作クロック周波数の数分の一の周波数、例えばＣＰＵ２０１のペリフェラルポートバスのクロック周波数と同じ動作クロック周波数か、その１／２又は１／４といった周波数のクロックに切り替えて動作する。

また、ＰＬＬ停止かつ通常よりも低い電源電圧の省電力モードのときに割り込み信号１１２が入力された場合、割り込み信号１１２を検出した時に電源制御部３０９が直ちに電源電圧を昇圧するコマンドを出力する。しかし、電源電圧が通常電圧に戻りかつ安定するまでには数ｍ秒を要する場合がある。この場合、電源電圧は徐々に上がっていくため、この段階での回路動作は誤動作を引き起こす可能性が高く、回路設計上非常に注意が必要となる。

このため、この場合にはコプロセッサ３０１を非同期モードで動作させる。非同期のコプロセッサはノイズ耐性に優れた回路であるため、電源電圧が復帰するまでの数ｍ秒の間でも、割り込み信号を受信して割り込みハンドラ等のデバイスドライバ処理を実行し、ＣＰＵ２０１が動作可能な状態になるまでに、コプロセッサ３０１がプリプロセッシングを行える。このように、割り込み信号１１２が入力されるまでは省電力モードで待機できるため、映像音声処理用集積回路１００は、低消費電力かつ高速な応答性性能を実現できる。

次に、サブコンブロック１５３の内部構成について、図４を用いて説明する。図４は、サブコンブロック１５３の内部構成及び周辺の構成を示すブロック図である。センサデバイス１０９や無線通信デバイス１１０から入力されるデータは、Ｉ／Ｏ制御部３０５が有する信号入出力部５２１で受信される。なお、信号入出力部５２１はデータを出力することも可能であるが、基本的には入力で使うことが多い。

信号入出力部５２１は、割り込み信号１１２を検出してデータを取り込む機能、プロセッサからレジスタ５２４に対して行われた設定に応じて常時データを取り込む又は常時取り込まないようにする機能、及びタイマ５２５に設定された値の周期毎にデータを取り込む機能の中から選択される。信号入出力部５２１がデータを取り込むと、比較部５２２が、データバッファ５２３の値と大小の比較を行う。データバッファ５２３には、前回取り込まれたデータの内、比較器５２２を通過したデータが蓄積されている。信号入出力部５２１で取り込まれたデータとデータバッファ５２３に蓄積されているデータの差が閾値設定レジスタ５２６に設定された値以上であれば、比較部５２２は信号入出力部５２１で取り込まれたデータを出力し、当該データをデータバッファ５２３とデータ蓄積部３０３に書き込む。このとき、比較部５２２は、データの更新が発生したことを通知する信号５２７をコプロセッサ３０１が有するコプロセッサ制御回路５３１に出力する。

コプロセッサ３０１は、非同期動作モード及び同期動作モードのいずれかに設定される。コプロセッサ３０１が非同期動作モードに設定されているとき、コプロセッサ制御回路５３１は、例えば、メモリＩ／Ｆ制御部５３２、フェッチ制御部５３３、デコード部５３４、演算器制御回路５３５、演算部５３６、汎用レジスタ５３７、データ蓄積部３０３といった各パイプラインステージの回路にリクエスト信号５３８とアクノレッジ信号５３９を用いてハンドシェークしながら動作を行う。

一方、コプロセッサ３０１が同期動作モードに設定されているとき、コプロセッサ３０１が有する非同期モード切替制御部５４０は、ハンドシェークせずにクロック同期で動作するように、各回路５０１〜５０７とデータ蓄積部３０３に制御信号を発信する。なお、モード切替はレジスタでの設定も可能であるが、データ蓄積部３０３に蓄積されたデータ量が閾値を超えてＦＵＬＬの直前に近づくと、モード変更要求信号５４２がデータ蓄積部３０３から非同期モード切替制御部５４０に通知が行われる。

また、データ蓄積部３０３にはコプロセッサ３０１の命令メモリ領域５４３が設けられ、専用バスで命令のフェッチが可能になっている。さらに、コプロセッサ３０１にはメモリ管理部５４４が設けられ、メモリ管理部５４４は、データ蓄積部３０３の内容とＣＰＵ２０１の内部メモリ、例えば２次キャッシュに対してコヒーレンシ制御を行う、又は外部デバイスから得られた情報をデータ蓄積部３０３に蓄積して、蓄積したデータをＣＰＵ２０１の内部メモリに直接転送できる。

図１に示した映像音声処理用集積回路１０では、マイコン周辺からＤＡＭ部２０３を用いて外部メモリへＤＭＡ転送し、その後、ＣＰＵ２０１が外部メモリにアクセスしていたが、本実施形態によれば、ＣＰＵ２０１の内部メモリに直接転送でき、かつこの転送ではシングルアクセスや小さなバーストサイズのデータが多く、メモリＩ／Ｆブロックでのメモリバンド幅の性能に関する課題が解決される。

また、割り込み発生時にＣＰＵ２０１から外部メモリへシングルアクセスが発生する動作に関しては、ＣＰＵ２０１の動作クロック周波数が高くなると、ＣＰＵ２０１と外部バスの間には高速化のために外部バスへパイプラインレジスタを挿入しないと物理設計が成り立たなくなり、レイテンシの劣化を一層招く恐れがあったが、本実施形態では、この部分をコプロセッサ３０１が処理するため、マンマシンインターフェースの種類が増えた場合や割り込み発生頻度が著しく増えた場合であっても、高い応答性を維持できる。この結果、非常に応答性の高いグラフィカルユーザインターフェース（ＧＵＩ）や、センサデバイスで振ったり、傾けたり、触ったりして機器を操作する電子機器の実現において俊敏な動きを実現できる。

本発明に係る集積回路は、映像音声を扱う電子機器用のシステムＬＳＩとして、特に携帯電話等のモバイルコミュニケーション、ディジタルカメラ等のＡＶＣモバイル、ＤＴＶやＤＶＤレコーダ等のＡＶＣサーバにおけるシステムＬＳＩ等として有用である。

関連する映像音声処理用集積回路の内部構成及び周辺の構成を示すブロック図 本発明に係る一実施形態の映像音声処理用集積回路の内部構成及び周辺の構成を示すブロック図 マイコンブロック及びサブコンブロックの各内部構成及び周辺の構成を示すブロック図 サブコンブロックの内部構成及び周辺の構成を示すブロック図

符号の説明

１０，１００ 映像音声処理用集積回路
１０１，１５１ マイコンブロック
１０２ メディア処理ブロック
１０３ ストリームＩ／Ｏブロック
１０４ ＡＶＩＯブロック
１０５ メモリＩＦブロック
１０９ センサデバイス
１１０ 無線通信デバイス
１０７ａ〜１０７ｅ データバス
１５３ サブコンブロック
２０１ ＣＰＵ
２０３ ＤＭＡ部
２０５ マイコン周辺部
３０１ コプロセッサ
３０３ データ蓄積部
３０５ Ｉ／Ｏ制御部
３０７ クロック制御部
３０９ 電源制御部
３１１ 割込制御部

Claims (10)

1. 主処理部と周辺デバイスを接続する周辺接続ポートとが内部バスで接続された集積回路であって、
   前記周辺接続ポートを制御し、前記周辺接続ポートに接続された前記周辺デバイスからの割り込み及びデータ転送の制御を前記主処理部の代わりに行う補助処理部を備え、
   前記主処理部は、当該主処理部の内部メモリ空間の一部として、前記補助処理部が有するメモリリソースを利用することを特徴とする集積回路。
2. システム全体の制御及びメディア処理の両方を実行する主処理部と、
   前記主処理部に接続された周辺デバイスからの割り込み及びデータ転送の制御を行う補助処理部と、を備え、
   前記補助処理部は、前記周辺デバイスから転送されたデータを蓄積するデータ蓄積部を有し、当該データ蓄積部に蓄積されたデータを中間処理し、一括して外部メモリに転送することを特徴とする集積回路。
3. 請求項２に記載の集積回路であって、
   前記補助処理部が有する前記データ蓄積部には、前記主処理部から前記主処理部の内部メモリの一部としてアクセスされ、
   前記補助処理部は、前記データ蓄積部の同じメモリアドレスに対して同時に前記主処理部からのリードアクセスと前記補助処理部からのライトアクセスが生じた場合において、前記補助処理部からのライトアクセスに応じた動作が待たされたときは、前記主処理部がリードするデータの一部に更新が発生することを前記主処理部に知らせるフラグレジスタを有し、
   前記補助処理部は、前記主処理部のリード動作中又はリード動作後に、前記主処理部がリードするデータのコヒーレンシを一致させるよう前記主処理部に対して処理することを特徴とする集積回路。
4. 請求項１〜３のいずれか一項に記載の集積回路であって、
   前記主処理部がアイドル状態になると、前記主処理部へのクロックの供給が停止され、前記主処理部の電源電圧が降圧され、
   前記補助処理部は、前記主処理部がアイドル状態のときに、前記周辺デバイスからの割り込み若しくはデータ入力又は前記周辺デバイスへのデータ出力の処理を、前記主処理部を介することなく行うことを特徴とする集積回路。
5. 請求項１〜４のいずれか一項に記載の集積回路であって、
   前記補助処理部が、前記主処理部の動作周波数以下の動作周波数で動作する、又は非同期モードで動作することを特徴とする集積回路。
6. 請求項１〜４のいずれか一項に記載の集積回路であって、
   前記補助処理部の動作周波数が、処理モード毎又は動作条件毎に変更され、
   前記補助処理部が、非同期モードで動作することを特徴とする集積回路。
7. 請求項５又は６に記載の集積回路であって、
   前記主処理部がアイドル状態のとき、前記補助処理部は前記非同期モードで動作することを特徴とする集積回路。
8. 請求項１〜７のいずれか一項に記載の集積回路であって、
   前記周辺デバイスから入力されたデータは前記補助処理部に取り込まれ、
   前記補助処理部は、取り込まれたデータを過去に取り込まれ前記データ蓄積部に蓄積されたデータと比較し、データ量の差分が所定値以下のときは、前記取り込まれたデータを前記データ蓄積部に蓄積せず、前記データ量の差分が前記所定値よりも大きいときは、前記取り込まれたデータを前記データ蓄積部に蓄積することを特徴とする集積回路。
9. 請求項８に記載の集積回路であって、
   前記補助処理部は、前記周辺デバイスからのデータ取り込み頻度が所定値よりも大きいとき、動作周波数を段階的に上げ、前記データ蓄積部のデータ蓄積サイズが所定値を超えると、一括して外部メモリにデータを転送し、前記外部メモリに転送したことを前記主処理部に知らせることを特徴とする集積回路。
10. 請求項１〜９のいずれか一項に記載の集積回路を備え、
    前記集積回路に外部デバイスが接続されることを特徴とする電子機器。

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