JP2004198367A - 半導体装置及びその試験方法 - Google Patents
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Abstract
【課題】簡素な回路構成で試験時間を短縮することができ、試験のための回路面積の増加を抑制することができる半導体装置を提供すること。
【解決手段】半導体装置１０は、ロジック部と混載されるマクロメモリ１１を備える。マクロメモリ１１には、アドレス、データ、コマンドを含む入力信号に基づいてデータの読み出し／書き込み動作を実行する動作制御部１２が設けられている。アドレスにて選択される記憶領域に、テストモードを選択するためのデータを記憶するテストレジスタ１６が設けられる。書き込み回路１５は、前記動作制御部１２から出力される書き込みコマンドＷＲに応答して、テストレジスタ１６へのデータの書き込みを許可する制御信号ＲＧＴを出力する。
【選択図】 図１
【解決手段】半導体装置１０は、ロジック部と混載されるマクロメモリ１１を備える。マクロメモリ１１には、アドレス、データ、コマンドを含む入力信号に基づいてデータの読み出し／書き込み動作を実行する動作制御部１２が設けられている。アドレスにて選択される記憶領域に、テストモードを選択するためのデータを記憶するテストレジスタ１６が設けられる。書き込み回路１５は、前記動作制御部１２から出力される書き込みコマンドＷＲに応答して、テストレジスタ１６へのデータの書き込みを許可する制御信号ＲＧＴを出力する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ロジック部とメモリ部とを混載した半導体装置及びその試験方法に関するものである。
【０００２】
近年の半導体装置（ＬＳＩ）、例えばＡＳＩＣやマイクロプロセッサ等は、高集積化に伴い、マクロメモリ（メモリ部）がロジック部とともに混載されるようになってきている。メモリ混載ＬＳＩは、その出荷に先立ってロジック部及びマクロメモリが正常に動作しているか否かをテストする動作試験が実施される。そのマクロメモリの試験時間の短縮化を簡素な回路構成で実現する技術が要求されている。
【０００３】
【従来の技術】
メモリ混載ＬＳＩにおいて、マクロメモリにおける通常の動作（ライト動作やリード動作）はロジック部からの信号により制御される。例えば、ロジック部から読み出しコマンドが出されると、マクロメモリにはそのコマンドとともにアドレスが入力され、該アドレスにより選択されるデータがマクロメモリからロジック部に出力される。また、ロジック部から書き込みコマンドが出されると、マクロメモリにはそのコマンドとともにアドレスとデータが入力され、マクロメモリは、アドレスにより選択される記憶領域にデータを書き込む。
【０００４】
このように構成されたメモリ混載ＬＳＩにおいて、マクロメモリを試験する方法としては、以下の２つの方法が知られている。
第１の方法は、専用のテスト回路を設けることなく、ロジック部を介してマクロメモリの動作を制御することで試験を行う方法である。
【０００５】
第２の方法は、専用のテスト回路を内蔵し、かつ、テスト用入出力端子を設けて、テスト用入力端子からテスト用信号を入力することでテスト回路を動作させ、ロジック部を介さずにマクロメモリの試験を行う方法である。なお、テスト回路としては、ＢＩＳＴ（built-in self-test）回路が知られている。
【０００６】
上記第１の方法のようにロジック部を介してマクロメモリを試験する場合、ロジック部側の動作として、テストモードにエントリするための処理等が必要になり、試験時間が長くなることから実用的ではない。そのため、多くのメモリ混載ＬＳＩでは、第２の方法のようにテスト回路を設けたものが実用化されている。
【０００７】
メモリ混載ＬＳＩに内蔵されるテスト回路は、通常動作時にてロジック部とマクロメモリとの間で授受される信号とテスト用入出力端子から入力されるテスト用信号とを切り換えるマルチプレクサを主体として構成されている。
【０００８】
テスト用入出力端子としては、通常動作時にロジック部を介してマクロメモリを制御するために必要となる信号（アドレス信号、データ信号、その他の制御信号）を入出力するための端子が設けられており、ダイレクトアクセスと呼ばれる方式で、マクロメモリの試験が行われる（特許文献１参照）。このダイレクトアクセス方式で試験を行う場合、テスト信号としては、マクロメモリの動作仕様にて定義される全ての信号（アドレス信号、データ信号、制御信号）が必要となる。
【０００９】
また、特許文献２では、アドレス信号とデータ信号とを除く制御信号をコード化し、そのコードをテスト端子からテスト回路に入力してマクロメモリの試験を行う方法が開示されている。
【００１０】
さらに、特許文献３では、テストエントリ信号によりメモリに直結される複数のテスト用パッドを備え、それらのパッドをチップの一辺にあつめることにより、一度に試験できるチップ数を増やし、試験時間を短縮する技術が開示されている。
【００１１】
【特許文献１】
特開平１０−６５１０４号公報（第１２図）
【特許文献２】
特開平１１−２５０７００号公報
【特許文献３】
特開２０００−５７１２０号公報
【００１２】
【発明が解決しようとする課題】
ところが、上記のように、テスト回路を設けた従来のメモリ混載ＬＳＩでは、テストコードをデコードするための回路や、テスト用信号を入力するための複数のテスト用端子が必要となる。そのため、回路面積が大きくなり、ＬＳＩのダイサイズを増大させてしまうといった問題が生じていた。
【００１３】
本発明は上記問題点を解決するためになされたものであって、その目的は、簡素な回路構成で試験時間を短縮することができ、試験のための回路面積の増加を抑制することができる半導体装置及びその試験方法を提供することにある。
【００１４】
【課題を解決するための手段】
図１は、本発明の原理説明図である。すなわち、半導体装置１０は、ロジック部と混載されるメモリ部（マクロメモリ）１１を備える。マクロメモリ１１には、アドレス、データ、コマンドを含む入力信号に基づいてデータの読み出し／書き込み動作を実行する動作制御部１２が設けられている。また、入力信号に含まれるアドレスにて選択される記憶領域（アドレス空間）に、テストモードを選択するためのデータを記憶するテスト用記憶部１６が設けられる。書き込み回路１５は、前記動作制御部１２から出力される書き込みコマンドＷＲに応答して、前記テスト用記憶部１６へのデータの書き込みを許可する制御信号ＲＧＴを出力する。テスト用記憶部１６には、その制御信号ＲＧＴに基づいて入力信号に含まれるデータＤａｔａが書き込まれる。
【００１５】
動作制御部１２は、ロジック部からの入力信号に基づいてマクロメモリ１１のレジスタ領域及びメモリ領域をアクセスするための回路である。また、テスト用記憶部１６は、レジスタ領域に設けられたテストレジスタである。つまり、テストレジスタ１６は、メモリ領域と同じアドレス空間に割り当てられている。そして、テストレジスタ１６には、メモリ領域にデータを書き込む場合と同じ方法でテストモードを選択するためのテストコードが書き込まれる。
【００１６】
テストレジスタ１６の出力信号ＴＲＧはテスト制御部１６に入力され、該テスト制御部１６にてデコードされる。そして、テストレジスタ１６の出力信号ＴＲＧに応じた所定のテストモード選択信号Ｔｘがテスト制御部１４から出力される。
【００１７】
テスト制御部１４のテストモード選択信号Ｔｘは、Ｉ／Ｏ選択器１７に入力される。Ｉ／Ｏ選択器１７は、テストモード選択信号Ｔｘに基づいて複数の内部信号のいずれか１つを選択して出力する。
【００１８】
また、テスト制御部１４には、マクロメモリ１１の外部に設けられたテストエントリ端子２０を介してテストエントリ信号ＲＴＥが入力される。
テストエントリ信号ＲＴＥは、マクロメモリ１１の動作電圧よりも高い電圧の信号であり、テスト制御部１４には、高電圧を検出するための検出回路が設けられる。
【００１９】
テスト制御部１４がテストエントリ信号ＲＴＥの入力を検出したとき、テスト活性化信号ＴＥＳＴＭをテストレジスタ１６に出力する。このテスト活性化信号ＴＥＳＴＭにより、該テストレジスタ１６へのデータの書き込みが可能となる。
【００２０】
マクロメモリ１１の試験方法として、次の第１〜第３ステップを備える。すなわち、第１ステップでは、外部に設けられたテストエントリ端子２０を介してマクロメモリ１１にテストエントリ信号ＲＴＥを入力する。第２ステップでは、アドレスにて選択可能な記憶領域に設けられたテストレジスタ１６に、動作制御部１２の書き込み動作によりデータを書き込む。第３ステップでは、そのテストレジスタ１６の出力信号ＴＲＧに基づいて、テストモードを選択してマクロメモリ１１の試験を行う。
【００２１】
テストエントリ信号は、マクロメモリ１１の動作電圧よりも高い電圧の信号であり、前記第１ステップでは高電圧信号が検出される。
前記第２ステップにおいてテストレジスタ１６に書き込むデータは、コード化されたテストコードであり、前記第３ステップでは、テストレジスタ１６の出力信号ＴＲＧがデコードされる。
【００２２】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図面に従って説明する。
図２は、本実施形態のマクロメモリ１１を示すブロック回路図である。このマクロメモリ１１は、ロジック部とともに１チップの半導体装置（ＬＳＩ）に搭載されている。半導体装置は、データを記憶する機能とその機能とは別の機能（例えば、Ａ／Ｄ変換の機能）とを有する。
【００２３】
マクロメモリ１１には、リード／ライト動作制御部１２、内部回路１３、テスト制御部１４、テストコード書き込み回路１５、テストレジスタ１６、マクロＩ／Ｏ選択器１７ａ，１７ｂが設けられている。
【００２４】
リード／ライト動作制御部１２には、ロジック部からアドレス／データ／コマンド等の入力信号が入力される。リード／ライト動作制御部１２は、その入力信号に基づいて、マクロメモリ１１におけるデータの読み出し及び書き込み動作を制御する。
【００２５】
内部回路１３は、データを記憶する複数のメモリセルと、それらメモリセルにアクセスするための回路（Ｘデコーダ、Ｙデコーダ、リードアンプ等）を含む。なお、本実施形態において、内部回路１３に設けられるメモリセルは、不揮発性のメモリセルである。
【００２６】
テスト制御部１４には、テストエントリ端子２０からテストエントリ信号ＲＴＥが入力される。テストエントリ端子２０は、半導体装置のパッケージピン（外部端子）である。また、テストエントリ信号ＲＴＥは、マクロメモリ１１の動作電圧（例えば、３Ｖ）よりも高い電圧（例えば１０Ｖ程度）の信号であり、テストエントリ端子２０に接続される試験装置（図示略）から供給される。
【００２７】
テスト制御部１４は、高電圧のテストエントリ信号ＲＴＥを検出すると、テスト活性化信号ＴＥＳＴＭをテストコード書き込み回路１５及びテストレジスタ１６に出力する。
【００２８】
テストコード書き込み回路１５は、テスト制御部１４から活性化信号ＴＥＳＴＭが入力され、さらに、リード／ライト動作制御部１２からレジスタへの書き込みコマンドＷＲを受け付けると、書き込み制御信号ＲＧＴをテストレジスタ１６に出力する。テストレジスタ１６はその制御信号ＲＧＴに応答して、前記入力信号に含まれるデータをテストコードとして記憶する。
【００２９】
テストレジスタ１６は、記憶したテストコードに応じた出力信号ＴＲＧをテスト制御部１４に出力する。テスト制御部１４は、テストレジスタ１６の出力信号ＴＲＧをデコードし、テストモードを選択する。そして、テスト制御部１４は、テストモード選択信号（信号ＴＭＲＷ，ＴＡＣ，ＴＷＬＬのいずれか）をリード／ライト動作制御部１２及びマクロＩ／Ｏ選択器１７ａ，１７ｂに出力する。
【００３０】
ここで、テストモード選択信号ＴＭＲＷは、テスト用基準セルのフローティングゲートの電圧を調節してメモリセルのデータ読み出しの試験を実施するための信号であり、テストモード選択信号ＴＡＣは、メモリセルに流れる電流を測定する試験を実施するための信号である。また、テストモード選択信号ＴＷＬＬは、ワード線のリークを検出する試験を実施するための信号である。
【００３１】
リード／ライト動作制御部１２は、入力されるテストモード選択信号を判定し、テストモードに応じた信号を内部回路１３に入力する。ここで、リード／ライト動作制御部１２から内部回路１３に入力される信号としては、アドレス、データ、コマンドを含む。
【００３２】
マクロＩ／Ｏ選択器１７ａは、テストモード選択信号に応じて、内部回路１３からの信号（メモリセルの読み出しデータや内部信号等）を出力信号ＲＡＮＡＯＵＴとしてスイッチ２１ａに出力する。また、マクロＩ／Ｏ選択器１７ｂは、テストモード選択信号に応じて、スイッチ２１ｂからの入力信号ＲＡＮＡＩＮを内部回路１３に入力する。
【００３３】
スイッチ２１ａ，２１ｂは、マクロメモリ１１の外部に設けられ、外部端子２２ａ，２２ｂに接続されている。各外部端子２２ａ，２２ｂは、マクロメモリ１１とロジック部とで共通に使用される。つまり、外部端子２２ａ，２２ｂは、その接続先がスイッチ２１ａ，２１ｂによってマクロメモリ１１又はロジック部に切り換えられる。
【００３４】
図３は、本実施形態のマクロメモリ１１におけるメモリマップＭを示している。このメモリマップＭにおけるアドレス空間は、レジスタ領域とメモリ領域とに区分される。メモリ領域として、不揮発性メモリであるシステムメモリが割り当てられている。
【００３５】
また、レジスタ領域に割り当てられるレジスタとして、Ａ／Ｄ変換結果を格納するＡＤ変換用レジスタ、ＡＤ変換の開始の指示や変換状況を格納するコマンド／ステータスレジスタ、ポートの出力レベルを指定するポートレジスタ、電源状態を示すパワーステータスレジスタ等がある。テストコードを格納するテストレジスタ１６は、保守用のレジスタ領域に割り当てられている。
【００３６】
本実施形態において、レジスタ領域は、揮発性の記憶領域であり、マクロメモリ１１において、不揮発性のメモリ領域とは別に設けられている。このレジスタ領域をマクロメモリ１１外部からアクセスする場合、メモリ領域をアクセスするときと同様に、アドレス／データ／コマンド等の入力信号がマクロメモリ１１に入力される。また、テストコードを書き込むためのテストレジスタ１６をアクセスする場合には、テストエントリ端子２０が活性化（高電圧であるテストエントリ信号ＲＴＥが入力）され、且つ、メモリ領域をアクセスするときと同様に、アドレス／データ／コマンドが入力される。
【００３７】
以下、マクロメモリ１１の各回路構成について詳述する。
本実施形態のテスト制御部１４は、図４のテストエントリ検出回路３１と、図５のテストモード選択回路４１とから構成されている。
【００３８】
図４に示すように、テストエントリ検出回路３１には、高電圧を検出する高電圧検出回路３２が設けられている。この高電圧検出回路３２は、複数のＭＯＳトランジスタを含んで構成されており、その出力信号ＴＥＳＴＭＢがバッファ（具体的には、インバータ回路）３３を介して反転されてテスト活性化信号ＴＥＳＴＭとして出力される。このテストエントリ検出回路３１は、電源Ｖｃｃよりも電圧値の高いテストエントリ信号ＲＴＥが入力される場合、Ｈレベルのテスト活性化信号ＴＥＳＴＭを出力し、そのテストエントリ信号ＲＴＥが入力されていない場合には、Ｌレベルのテスト活性化信号ＴＥＳＴＭを出力する。
【００３９】
図６に示すように、テストコード書き込み回路１５には、ナンド回路３５，３６とインバータ回路３７，３８とが設けられている。ナンド回路３５の第１〜第３入力端子にはアドレス信号ＸＤ０〜ＸＤ２が入力され、ナンド回路３５の第４入力端子にはテスト活性化信号ＴＥＳＴＭが入力され、ナンド回路３５の第５入力端子にはデータ取り込み信号ＹＴＰＵＬＳＥが入力されている。
【００４０】
また、ナンド回路３６の第１入力端子にはレジスタへの書き込みコマンドＷＲが入力され、ナンド回路３６の第２〜第４入力端子にはアドレス信号ＹＢ０〜ＹＢ２が入力され、ナンド回路３６の第５入力端子にはナンド回路３５の出力信号がインバータ回路３７を介して入力される。そして、ナンド回路３６の出力信号はインバータ回路３８を介して制御信号ＲＧＴ０として出力される。
【００４１】
テストコード書き込み回路１５において、各入力信号ＸＤ０〜ＸＤ２，ＴＥＳＴＭ，ＹＴＰＵＬＳＥ，ＷＲ，ＸＢ０〜ＸＢ２が全てＨレベルである場合には、制御信号ＲＧＴ０はＨレベルになり、各入力信号のいずれかがＬレベルである場合には、制御信号ＲＧＴ０はＬレベルになる。
【００４２】
図７は、テストレジスタ１６を示す一部回路図である。なお、同図において、１ビットのデータを記憶するための回路を示しており、テストレジスタ１６には、他のビットのデータを記憶するために、図７と同様の回路が複数設けられている。
【００４３】
テストレジスタ１６には、データラッチ部３９が設けられており、ＮＭＯＳトランジスタＴｎ１を介して入力される書き込みデータＷＤＢ０がデータラッチ部３９に記憶される。なお、ＮＭＯＳトランジスタＴｎ１のゲートにはテストコード書き込み回路１５からの制御信号ＲＧＴ０が入力され、Ｈレベルの制御信号ＲＧＴ０によってＮＭＯＳトランジスタＴｎ１がオンされる。
【００４４】
データラッチ部３９は、第１及び第２のインバータ回路４０ａ，４０ｂにより構成される。各インバータ回路４０ａ，４０ｂは、電源Ｖｃｃとグランドとの間にて直列に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなる。また、第１のインバータ回路４０ａの出力端子（ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのドレインの接続部）が第２のインバータ回路４０ｂの入力端子（各トランジスタのゲートの接続部）に接続されている。第２のインバータ回路４０ｂの出力端子は第１のインバータ回路４０ａの入力端子に接続されている。
【００４５】
データラッチ部３９とＮＭＯＳトランジスタＴｎ１の接続部は、ＰＭＯＳトランジスタＴｐ１を介して電源Ｖｃｃに接続されている。このＰＭＯＳトランジスタＴｐ１のゲートにはテスト活性化信号ＴＥＳＴＭが入力され、テスト活性化信号ＴＥＳＴＭにより該トランジスタＴｐ１が制御される。
【００４６】
テストレジスタ１６では、Ｈレベルのテスト活性化信号ＴＥＳＴＭによりＰＭＯＳトランジスタＴｐ１がオフする。そして、Ｈレベルの制御信号ＲＧＴ０によりＮＭＯＳトランジスタＴｎ１がオンすることにより、書き込みデータＷＤＢ０がトランジスタＴｎ１を介してデータラッチ部３９にラッチされる。そして、そのデータラッチ部３９のラッチ信号がテストレジスタ１６の出力信号ＴＲＧ０としてテスト制御部１４に出力される。この出力信号ＴＲＧ０は、書き込みデータＷＤＢ０に対して論理レベルを反転した信号となる。つまり、書き込みデータＷＤＢ０がＬレベルである場合に、Ｈレベルの出力信号ＴＲＧ０が出力される。
【００４７】
なお、テスト活性化信号ＴＥＳＴＭがＬレベルである場合には、ＰＭＯＳトランジスタＴｐ１がオンし、また、制御信号ＲＧＴ０がＬレベルとなるため、ＮＭＯＳトランジスタＴｎ１がオフする。よって、テスト活性化信号ＴＥＳＴＭがＬレベルである場合、データラッチ部３９の入力信号が常にＨレベルとされ、データラッチ部３９から出力される出力信号ＴＲＧ０はＬレベルとなる。
【００４８】
図５に示すように、テストモード選択回路４１には、テストレジスタ１６の出力信号ＴＲＧ０，ＴＲＧ１が入力される。
テストモード選択回路４１において、第１ナンド回路４２の一方の入力端子には信号ＴＲＧ０が入力され、第１ナンド回路４２の他方の入力端子には信号ＴＲＧ１が入力される。この第１ナンド回路４２の出力信号がインバータ回路４３を介してテストモード選択信号ＴＷＬＬとしてテストモード選択回路４１から出力される。
【００４９】
また、第２ナンド回路４４の一方の入力端子には信号ＴＲＧ０をインバータ回路４５を介して反転した信号ＴＲＧＢ０が入力され、第２ナンド回路４４の他方の入力端子には信号ＴＲＧ１が入力される。この第２ナンド回路４４の出力信号がインバータ回路４６を介してテストモード選択信号ＴＡＣとしてテストモード選択回路４１から出力される。
【００５０】
さらに、第３ナンド回路４７の一方の入力端子には信号ＴＲＧ０が入力され、第３ナンド回路４７の他方の入力端子には信号ＴＲＧ１をインバータ回路４８を介して反転した信号ＴＲＧＢ１が入力される。この第３ナンド回路の出力信号がインバータ回路４９を介してテストモード選択信号ＴＭＲＷとしてテストモード選択回路４１から出力される。
【００５１】
従って、各信号ＴＲＧ０，ＴＲＧ１がＨレベルである場合、テストモード選択信号ＴＷＬＬがＨレベルになり、他の選択信号ＴＡＣ，ＴＭＲＷはＬレベルになる。また、信号ＴＲＧ０がＬレベル、信号ＴＲＧ１がＨレベルである場合、テストモード選択信号ＴＡＣがＨレベルになり、他の選択信号ＴＷＬＬ，ＴＭＲＷはＬレベルになる。さらに、信号ＴＲＧ０がＨレベル、信号ＴＲＧ１がＬレベルである場合、テストモード選択信号ＴＭＲＷがＨレベルになり、他の選択信号ＴＷＬＬ、ＴＡＣがＬレベルになる。
【００５２】
図８に示すように、各テストモード選択信号ＴＡＣ，ＴＭＲＷ，ＴＷＬＬは、マクロＩ／Ｏ選択器１７（１７ａ，１７ｂ）に入力される。マクロＩ／Ｏ選択器１７には、４つのアナログスイッチ５１〜５４が設けられており、選択信号ＴＡＣ，ＴＭＲＷ，ＴＷＬＬに基づいて、アナログスイッチ５１〜５４のいずれか１つがオンする。これにより、複数の内部信号（内部回路１３からマクロメモリ１１外部への出力信号）または外部信号（マクロメモリ１１外部から内部回路１３への入力信号）のうちの１つが選択される。
【００５３】
図９は、アナログスイッチ５１の具体的な回路構成である。アナログスイッチ５１には、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなるトランスファーゲート６０と、インバータ回路６１，６２とが設けられている。テストモード選択信号ＴＡＣは、インバータ回路６１を介してトランスファーゲート６０のＰＭＯＳトランジスタのゲートに入力されるとともに、インバータ回路６１及びインバータ回路６２を介してトランスファーゲート６０のＮＭＯＳトランジスタのゲートに入力されている。
【００５４】
従って、テストモード選択信号ＴＡＣがＨレベルである場合にトランスファーゲート６０がオン（アナログスイッチ５１がオン）する。これにより、データバスＲＤＢの信号（データバスを流れる電流値）が出力信号ＲＡＮＡＯＵＴとしてマクロメモリ１１外部に出力され、メモリセルに流れる電流を測定する試験が実施される。
【００５５】
なお、他のアナログスイッチ５２〜５４も図９のアナログスイッチ５１と同様の回路構成である。すなわち、テストモード選択信号ＴＭＲＷがＨレベルである場合、アナログスイッチ５２がオンすることにより、マクロメモリ１１外部からの入力信号ＲＡＮＡＩＮが、テスト用基準セルにおけるフローティングゲートの電圧を設定するための設定信号として内部回路１３に入力される。
【００５６】
また、テストモード選択信号ＴＷＬＬがＨレベルである場合、アナログスイッチ５３がオンすることにより、内部回路１３におけるオシレータの発振信号ＯＳＣが出力信号ＲＡＮＡＯＵＴとしてマクロメモリ１１外部に出力される。
【００５７】
また、アナログスイッチ５４をオンするための制御信号は、ノア回路５６、ナンド回路５７及びインバータ回路５８とにより生成される。詳しくは、ノア回路５６の第１〜第３入力端子には、テストモード選択信号ＴＡＣ，ＴＭＲＷ，ＴＷＬＬがそれぞれ入力されている。ノア回路５６の出力信号はナンド回路５７の第１入力端子に入力され、ナンド回路５７の第２入力端子にはテスト活性化信号ＴＥＳＴＭが入力される。このナンド回路５７の出力信号がインバータ回路５８を介して反転され、アナログスイッチ５４の制御信号として入力されている。
【００５８】
従って、テストモード選択信号ＴＡＣ，ＴＭＲＷ，ＴＷＬＬが全てＬレベルであり、且つテスト活性化信号ＴＥＳＴＭがＨレベルである場合、アナログスイッチ５４がオンする。これにより、内部回路１３におけるセンスアンプに流れる基準電流ＩＳＲＥＦが出力信号ＲＡＮＡＯＵＴとしてマクロメモリ１１外部に出力される。
【００５９】
また、マクロＩ／Ｏ選択器１７において、テスト活性化信号ＴＥＳＴＭがインバータ回路５９を介してＮＭＯＳトランジスタＴｎ１１，Ｔｎ１２のゲートに入力されている。そして、テスト活性化信号ＴＥＳＴＭがＬレベルである場合、トランジスタＴｎ１１がオンして入力信号ＲＡＮＡＩＮがグランドレベルにされ、トランジスタＴｎ１２がオンして出力信号ＲＡＮＡＯＵＴがグランドレベルにされる。
【００６０】
上記のように構成したマクロメモリ１１の試験方法としては、次の第１〜第３ステップを備える。
すなわち、第１ステップでは、図示しない試験装置がテストエントリ端子２０に高電圧のテストエントリ信号ＲＴＥを入力する。このテストエントリ信号ＲＴＥは、マクロメモリ１１におけるテスト制御部１４に入力される。ここで、テスト制御部１４は、テストエントリ検出回路３１において高電圧のテストエントリ信号ＲＴＥの入力を検出すると、テスト活性化信号ＴＥＳＴＭをテストコード書き込み回路１５及びテストレジスタ１６に出力する。このテスト活性化信号ＴＥＳＴＭにより、テストレジスタ１６へのテストコードの書き込みが可能となる。
【００６１】
第２ステップでは、リード／ライト動作制御部１２の書き込み動作により、テストレジスタ１６にテストコードを書き込む。このとき、ロジック部からの入力信号に含まれるアドレスに基づいて、書き込むべきテストレジスタ１６が指定され、入力信号に含まれるデータがテストコードとしてテストレジスタ１６に記憶される。
【００６２】
第３ステップでは、テストレジスタ１６の出力信号ＴＲＧ０，ＴＲＧ１をテスト制御部１４のテストモード選択回路４１がデコードして、テストモードを選択する。そして、テスト制御部１４は、選択したテストモードに応じた選択信号ＴＡＣ，ＴＭＲＷ，ＴＷＬＬを出力する。これらの選択信号に基づいて、マクロＩ／Ｏ選択器１７ａ，１７ｂが複数の信号のいずれか１つを選択する。さらに、スイッチ２１ａ，２１ｂが、マクロＩ／Ｏ選択器１７ａ，１７ｂと外部端子２２ａ，２２ｂとを接続することにより、マクロメモリ１１における所望の動作試験が実施される。
【００６３】
この試験時には、ロジック部から入力信号（アドレス／データ／コマンド）が適宜入力されることにより、マクロメモリ１１がアクセスされる。具体的には、データの書き込みコマンド又は読み出しコマンドと、それらコマンドに対応するアドレス及びデータが入力され、内部回路１３から所望の内部信号（読み出しデータを含む）がマクロＩ／Ｏ選択器１７を介して出力される。
【００６４】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）テストレジスタ１６がマクロメモリ１１のレジスタ領域に設けられ、他のレジスタ領域をアクセスする場合と同様にテストレジスタ１６にテストコードを書き込むことができる。つまり、テストレジスタ１６の書き込みを行う場合、ロジック部からマクロメモリ１１にアドレス／データ／コマンドを入力するために使用されるインターフェースは、他のレジスタにアクセスする場合と同一である。またこの場合、テストレジスタ１６にテストコードを書き込むための処理時間は短い。よって、簡素な構成でマクロメモリ１１の試験時間を短縮することができ、試験のための回路面積の増加を抑制することができる。
【００６５】
（２）マクロメモリ１１において、テストレジスタ１６の出力信号ＴＲＧ０，ＴＲＧ１をデコードするためのテストモード選択回路４１が設けられ、テストレジスタ１６のテストコードに応じたテストモード選択信号ＴＭＲＷ，ＴＡＣ，ＴＷＬＬがテストモード選択回路４１から出力される。このようにすれば、ロジック部には、マクロメモリ１１の試験を実施するために、テスト用のコマンドをデコードする機能等を設ける必要がなく、新たなコマンド発生のためのシーケンスが不要となる。具体的には、データの出力が必要となる試験では読み出しコマンドを使用し、データの入力が必要な試験では、書き込みコマンドを使用することで、試験のための新たなコマンドの追加が不要となる。
【００６６】
（３）テストモード選択回路４１から出力されるテストモード選択信号ＴＡＣ，ＴＭＲＷ，ＴＷＬＬに基づいて、複数の内部信号のいずれか１つを選択して出力するマクロＩ／Ｏ選択器１７ａ，１７ｂが設けられている。また、マクロメモリ１１の外部には、マクロメモリ１１の信号とロジック部の信号のいずれか一方を選択するスイッチ２１ａ，２１ｂが設けられている。このように、マクロＩ／Ｏ選択器１７ａ，１７ｂ及びスイッチ２１ａ，２１ｂを設けることにより、マクロメモリ１１の試験に必要となる信号の入出力を外部端子２２ａ，２２ｂを介して行うことができる。また、この外部端子２２ａ，２２ｂは、ロジック部とマクロメモリ１１と共通に使用されるため、試験を行うために必要となる外部端子２２の増加を抑制することができる。
【００６７】
（４）テストエントリ信号ＲＴＥは、マクロメモリ１１の動作電圧よりも高い電圧の信号であり、マクロメモリ１１のテストエントリ検出回路３１がそのテストエントリ信号ＲＴＥの入力を検出したとき、テスト活性化信号ＴＥＳＴＭがテストコード書き込み回路１５及びテストレジスタ１６に出力される。そして、このテスト活性化信号ＴＥＳＴＭにより、テストレジスタ１６へのテストコードの書き込みが可能となる。このようにすれば、テストレジスタ１６の誤書き込みを確実に防止することができる。
【００６８】
上記実施の形態は、次に示すように変更することもできる。
・上記実施形態では、マクロメモリ１１にテストエントリ検出回路３１を設ける構成であったが、これに限定するものではなく、テストエントリ検出回路３１をマクロメモリ１１の外部に設けてもよい。この場合には、テストエントリ検出回路３１のテスト活性化信号ＴＥＳＴＭをマクロメモリ１１の各回路１５，１６に入力するよう構成する。
【００６９】
・上記実施形態では、コード化されたデータ（テストコード）をテストレジスタ１６に記憶し、そのテストコードをテストモード選択回路４１でデコードする構成であったが、これに限定されるものではない。例えば、テストレジスタ１６に記憶されるデータについて、各ビットのデータを、デコードすることなくテストモード選択信号としてそのまま出力する構成としてもよい。但し、上記実施形態のように、テストコードを記憶しそのコードをデコードする構成とすると、限られた記憶領域であるテストレジスタ１６に複数種類のテストモードを記憶することができるので、実用上好ましいものとなる。
【００７０】
・上記実施形態では、揮発性の記憶領域であるテストレジスタ１６にテストコードを記憶する構成であったが、これに限定されるものではなく、不揮発性のメモリ領域にテストコードを記憶する構成としてもよい。このように、テストコードを不揮発性のメモリ領域に記憶すると、電源が遮断されてもテストコードを保持することができる。よって、電源の遮断が必要となるテストモードにおいて、テストコードの再書き込み処理が不要となるため、試験時間を短縮することができる。
【００７１】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）ロジック部とメモリ部とを混載した半導体装置であって、
前記メモリ部は、
前記ロジック部からアドレス、データ、コマンドを含む入力信号が入力され、その入力信号に基づいて、データの読み出し／書き込み動作を実行する動作制御部と、
前記アドレスにより選択可能な記憶領域に設けられ、テストモードを選択するためのデータを記憶するテスト用記憶部と、
前記入力信号に基づいて前記動作制御部から出力される書き込みコマンドに応答して、前記テスト用記憶部へのデータの書き込みを許可するための制御信号を出力する書き込み回路と
を備えることを特徴とする半導体装置。
（付記２）前記動作制御部は、前記入力信号に基づいてメモリ部のレジスタ領域及びメモリ領域をアクセスするための回路であり、
前記テスト用記憶部は、前記レジスタ領域に設けられるテストレジスタであり、テストモードを選択するためにコード化されたテストコードを記憶することを特徴とする付記１に記載の半導体装置。
（付記３）前記テストレジスタの出力信号をデコードすることにより、所定のテストモード選択信号を出力するテスト制御部を備えることを特徴とする付記２に記載の半導体装置。
（付記４）前記テストモード選択信号に基づいて、複数の内部信号のいずれか１つを選択して出力するＩ／Ｏ選択器を備えることを特徴とする付記３に記載の半導体装置。
（付記５）前記テスト制御部には、前記メモリ部の外部に設けられたテストエントリ端子からテストエントリ信号が入力されることを特徴とする付記３に記載の半導体装置。
（付記６）前記テストエントリ信号は、前記メモリ部の動作電圧よりも高い電圧の信号であり、前記テスト制御部には、高電圧の信号を検出するための検出回路が設けられることを特徴とする付記５に記載の半導体装置。
（付記７）前記検出回路は、前記テストエントリ信号の入力を検出したとき、テスト活性化信号を前記テストレジスタに出力することを特徴とする付記５又は６に記載の半導体装置。
（付記８）前記Ｉ／Ｏ選択器は、該選択器で選択される信号と前記ロジック部の信号とのいずれか一方を選択的に出力するスイッチを介して外部端子に接続されることを特徴とする付記４に記載の半導体装置。
（付記９）前記動作制御部は、前記入力信号に基づいてメモリ部における不揮発性のメモリ領域をアクセスするための回路であり、前記テスト用記憶部を、前記不揮発性のメモリ領域に設けるようにしたことを特徴とする付記１に記載の半導体記憶装置。
（付記１０）１チップの半導体装置にロジック部とともに混載されるマクロメモリであって、
該マクロメモリにおけるレジスタ領域及びメモリ領域をアクセスするために前記ロジック部からアドレス、データ、コマンドを含む入力信号が入力され、その入力信号に基づいて、データの読み出し／書き込み動作を実行する動作制御部と、
前記アドレスにより選択可能なレジスタ領域に設けられ、テストモードを選択するためのテストコードを記憶するテストレジスタと、
前記入力信号に基づいて前記動作制御部から出力される書き込みコマンドに応答して、前記テストレジスタへのデータの書き込みを許可する制御信号を出力する書き込み回路と
を備えたことを特徴とするマクロメモリ。
（付記１１）ロジック部とメモリ部とを半導体装置に混載し、前記メモリ部は、前記ロジック部からアドレス、データ、コマンドを含む入力信号を入力してデータの読み出し／書き込み動作を実行する動作制御部を備えた半導体装置の試験方法であって、
テストエントリ端子から前記メモリ部にテストエントリ信号を入力する第１ステップと、
前記アドレスにより選択可能な記憶領域に設けられたテストレジスタに、前記動作制御部の書き込み動作に基づいてデータを書き込む第２ステップと、
前記テストレジスタの出力信号に基づいて、テストモードを選択して前記メモリ部の試験を行う第３ステップと
を備えたことを特徴とする半導体装置の試験方法。
（付記１２）前記テストエントリ信号は、前記メモリ部の動作電圧よりも高い電圧の信号であり、前記第１ステップは、高電圧信号を検出するステップを含むことを特徴とする付記１１に記載の半導体装置の試験方法。
（付記１３）前記第２ステップにおいて前記テストレジスタに書き込むデータは、コード化されたテストコードであり、前記第３ステップは、前記テストレジスタの出力信号をデコードするステップを含むことを特徴とする付記１１に記載の半導体装置の試験方法。
（付記１４）前記第２ステップは、前記テストレジスタを指定するためのアドレスを入力するステップを含むことを特徴とする付記１１に記載の半導体装置の試験方法。
（付記１５）前記第２ステップは、前記テストレジスタに記憶するためのデータを入力するステップを含むことを特徴とする付記１１に記載の半導体装置の試験方法。
（付記１６）前記第２ステップは、前記動作制御部から出力される書き込みコマンドに応答して、前記テストレジスタへのデータの書き込みを許可するための制御信号を出力するステップを含むことを特徴とする付記１１に記載の半導体装置の試験方法。
（付記１７）前記第３ステップは、前記メモリ部をアクセスするための書き込みコマンドまたは読み出しコマンドを入力するステップを含むことを特徴とする付記１１に記載の半導体装置の試験方法。
（付記１８）前記第３ステップは、前記メモリ部をアクセスするためのアドレス及びデータを入力するステップを含むことを特徴とする付記１１に記載の半導体装置の試験方法。
（付記１９）前記第３ステップは、前記テストレジスタの出力信号により、複数の内部信号のいずれかを選択するステップを含むことを特徴とする付記１１に記載の半導体装置の試験方法。
（付記２０）前記第３ステップは、前記選択された内部信号と前記ロジック部の信号とのいずれか一方を選択するステップを含むことを特徴とする付記１９に記載の半導体装置の試験方法。
【００７２】
【発明の効果】
以上詳述したように、本発明によれば、簡素な構成でマクロメモリの試験時間を短縮することができ、試験のための回路面積の増加を抑制することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】一実施形態のマクロメモリを示すブロック回路図である。
【図３】メモリマップを示す説明図である。
【図４】テストエントリ検出回路を示す回路図である。
【図５】テストモード選択回路を示す回路図である。
【図６】テストコード書き込み回路を示す回路図である。
【図７】テストレジスタを示す回路図である。
【図８】マクロＩ／Ｏ選択器を示す回路図である。
【図９】アナログスイッチを示す回路図である。
【符号の説明】
１１ メモリ部としてのマクロメモリ
１２ リード／ライト動作制御部
１４ テスト制御部
１５ テストコード書き込み回路
１６ テスト用記憶部としてのテストレジスタ
１７，１７ａ，１７ｂ マクロＩ／Ｏ選択器
２０ テストエントリ端子
３２ 高電圧検出回路
ＲＧＴ，ＲＧＴ０，ＲＧＴ１ 制御信号
ＲＴＥ テストエントリ信号
ＴＡＣ，ＴＭＲＷ，ＴＷＬＬ テストモード選択信号
ＴＥＳＴＭ テスト活性化信号
ＴＲＧ，ＴＲＧ０，ＴＲＧ１ 出力信号
ＷＲ 書き込みコマンド
【発明の属する技術分野】
本発明は、ロジック部とメモリ部とを混載した半導体装置及びその試験方法に関するものである。
【０００２】
近年の半導体装置（ＬＳＩ）、例えばＡＳＩＣやマイクロプロセッサ等は、高集積化に伴い、マクロメモリ（メモリ部）がロジック部とともに混載されるようになってきている。メモリ混載ＬＳＩは、その出荷に先立ってロジック部及びマクロメモリが正常に動作しているか否かをテストする動作試験が実施される。そのマクロメモリの試験時間の短縮化を簡素な回路構成で実現する技術が要求されている。
【０００３】
【従来の技術】
メモリ混載ＬＳＩにおいて、マクロメモリにおける通常の動作（ライト動作やリード動作）はロジック部からの信号により制御される。例えば、ロジック部から読み出しコマンドが出されると、マクロメモリにはそのコマンドとともにアドレスが入力され、該アドレスにより選択されるデータがマクロメモリからロジック部に出力される。また、ロジック部から書き込みコマンドが出されると、マクロメモリにはそのコマンドとともにアドレスとデータが入力され、マクロメモリは、アドレスにより選択される記憶領域にデータを書き込む。
【０００４】
このように構成されたメモリ混載ＬＳＩにおいて、マクロメモリを試験する方法としては、以下の２つの方法が知られている。
第１の方法は、専用のテスト回路を設けることなく、ロジック部を介してマクロメモリの動作を制御することで試験を行う方法である。
【０００５】
第２の方法は、専用のテスト回路を内蔵し、かつ、テスト用入出力端子を設けて、テスト用入力端子からテスト用信号を入力することでテスト回路を動作させ、ロジック部を介さずにマクロメモリの試験を行う方法である。なお、テスト回路としては、ＢＩＳＴ（built-in self-test）回路が知られている。
【０００６】
上記第１の方法のようにロジック部を介してマクロメモリを試験する場合、ロジック部側の動作として、テストモードにエントリするための処理等が必要になり、試験時間が長くなることから実用的ではない。そのため、多くのメモリ混載ＬＳＩでは、第２の方法のようにテスト回路を設けたものが実用化されている。
【０００７】
メモリ混載ＬＳＩに内蔵されるテスト回路は、通常動作時にてロジック部とマクロメモリとの間で授受される信号とテスト用入出力端子から入力されるテスト用信号とを切り換えるマルチプレクサを主体として構成されている。
【０００８】
テスト用入出力端子としては、通常動作時にロジック部を介してマクロメモリを制御するために必要となる信号（アドレス信号、データ信号、その他の制御信号）を入出力するための端子が設けられており、ダイレクトアクセスと呼ばれる方式で、マクロメモリの試験が行われる（特許文献１参照）。このダイレクトアクセス方式で試験を行う場合、テスト信号としては、マクロメモリの動作仕様にて定義される全ての信号（アドレス信号、データ信号、制御信号）が必要となる。
【０００９】
また、特許文献２では、アドレス信号とデータ信号とを除く制御信号をコード化し、そのコードをテスト端子からテスト回路に入力してマクロメモリの試験を行う方法が開示されている。
【００１０】
さらに、特許文献３では、テストエントリ信号によりメモリに直結される複数のテスト用パッドを備え、それらのパッドをチップの一辺にあつめることにより、一度に試験できるチップ数を増やし、試験時間を短縮する技術が開示されている。
【００１１】
【特許文献１】
特開平１０−６５１０４号公報（第１２図）
【特許文献２】
特開平１１−２５０７００号公報
【特許文献３】
特開２０００−５７１２０号公報
【００１２】
【発明が解決しようとする課題】
ところが、上記のように、テスト回路を設けた従来のメモリ混載ＬＳＩでは、テストコードをデコードするための回路や、テスト用信号を入力するための複数のテスト用端子が必要となる。そのため、回路面積が大きくなり、ＬＳＩのダイサイズを増大させてしまうといった問題が生じていた。
【００１３】
本発明は上記問題点を解決するためになされたものであって、その目的は、簡素な回路構成で試験時間を短縮することができ、試験のための回路面積の増加を抑制することができる半導体装置及びその試験方法を提供することにある。
【００１４】
【課題を解決するための手段】
図１は、本発明の原理説明図である。すなわち、半導体装置１０は、ロジック部と混載されるメモリ部（マクロメモリ）１１を備える。マクロメモリ１１には、アドレス、データ、コマンドを含む入力信号に基づいてデータの読み出し／書き込み動作を実行する動作制御部１２が設けられている。また、入力信号に含まれるアドレスにて選択される記憶領域（アドレス空間）に、テストモードを選択するためのデータを記憶するテスト用記憶部１６が設けられる。書き込み回路１５は、前記動作制御部１２から出力される書き込みコマンドＷＲに応答して、前記テスト用記憶部１６へのデータの書き込みを許可する制御信号ＲＧＴを出力する。テスト用記憶部１６には、その制御信号ＲＧＴに基づいて入力信号に含まれるデータＤａｔａが書き込まれる。
【００１５】
動作制御部１２は、ロジック部からの入力信号に基づいてマクロメモリ１１のレジスタ領域及びメモリ領域をアクセスするための回路である。また、テスト用記憶部１６は、レジスタ領域に設けられたテストレジスタである。つまり、テストレジスタ１６は、メモリ領域と同じアドレス空間に割り当てられている。そして、テストレジスタ１６には、メモリ領域にデータを書き込む場合と同じ方法でテストモードを選択するためのテストコードが書き込まれる。
【００１６】
テストレジスタ１６の出力信号ＴＲＧはテスト制御部１６に入力され、該テスト制御部１６にてデコードされる。そして、テストレジスタ１６の出力信号ＴＲＧに応じた所定のテストモード選択信号Ｔｘがテスト制御部１４から出力される。
【００１７】
テスト制御部１４のテストモード選択信号Ｔｘは、Ｉ／Ｏ選択器１７に入力される。Ｉ／Ｏ選択器１７は、テストモード選択信号Ｔｘに基づいて複数の内部信号のいずれか１つを選択して出力する。
【００１８】
また、テスト制御部１４には、マクロメモリ１１の外部に設けられたテストエントリ端子２０を介してテストエントリ信号ＲＴＥが入力される。
テストエントリ信号ＲＴＥは、マクロメモリ１１の動作電圧よりも高い電圧の信号であり、テスト制御部１４には、高電圧を検出するための検出回路が設けられる。
【００１９】
テスト制御部１４がテストエントリ信号ＲＴＥの入力を検出したとき、テスト活性化信号ＴＥＳＴＭをテストレジスタ１６に出力する。このテスト活性化信号ＴＥＳＴＭにより、該テストレジスタ１６へのデータの書き込みが可能となる。
【００２０】
マクロメモリ１１の試験方法として、次の第１〜第３ステップを備える。すなわち、第１ステップでは、外部に設けられたテストエントリ端子２０を介してマクロメモリ１１にテストエントリ信号ＲＴＥを入力する。第２ステップでは、アドレスにて選択可能な記憶領域に設けられたテストレジスタ１６に、動作制御部１２の書き込み動作によりデータを書き込む。第３ステップでは、そのテストレジスタ１６の出力信号ＴＲＧに基づいて、テストモードを選択してマクロメモリ１１の試験を行う。
【００２１】
テストエントリ信号は、マクロメモリ１１の動作電圧よりも高い電圧の信号であり、前記第１ステップでは高電圧信号が検出される。
前記第２ステップにおいてテストレジスタ１６に書き込むデータは、コード化されたテストコードであり、前記第３ステップでは、テストレジスタ１６の出力信号ＴＲＧがデコードされる。
【００２２】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図面に従って説明する。
図２は、本実施形態のマクロメモリ１１を示すブロック回路図である。このマクロメモリ１１は、ロジック部とともに１チップの半導体装置（ＬＳＩ）に搭載されている。半導体装置は、データを記憶する機能とその機能とは別の機能（例えば、Ａ／Ｄ変換の機能）とを有する。
【００２３】
マクロメモリ１１には、リード／ライト動作制御部１２、内部回路１３、テスト制御部１４、テストコード書き込み回路１５、テストレジスタ１６、マクロＩ／Ｏ選択器１７ａ，１７ｂが設けられている。
【００２４】
リード／ライト動作制御部１２には、ロジック部からアドレス／データ／コマンド等の入力信号が入力される。リード／ライト動作制御部１２は、その入力信号に基づいて、マクロメモリ１１におけるデータの読み出し及び書き込み動作を制御する。
【００２５】
内部回路１３は、データを記憶する複数のメモリセルと、それらメモリセルにアクセスするための回路（Ｘデコーダ、Ｙデコーダ、リードアンプ等）を含む。なお、本実施形態において、内部回路１３に設けられるメモリセルは、不揮発性のメモリセルである。
【００２６】
テスト制御部１４には、テストエントリ端子２０からテストエントリ信号ＲＴＥが入力される。テストエントリ端子２０は、半導体装置のパッケージピン（外部端子）である。また、テストエントリ信号ＲＴＥは、マクロメモリ１１の動作電圧（例えば、３Ｖ）よりも高い電圧（例えば１０Ｖ程度）の信号であり、テストエントリ端子２０に接続される試験装置（図示略）から供給される。
【００２７】
テスト制御部１４は、高電圧のテストエントリ信号ＲＴＥを検出すると、テスト活性化信号ＴＥＳＴＭをテストコード書き込み回路１５及びテストレジスタ１６に出力する。
【００２８】
テストコード書き込み回路１５は、テスト制御部１４から活性化信号ＴＥＳＴＭが入力され、さらに、リード／ライト動作制御部１２からレジスタへの書き込みコマンドＷＲを受け付けると、書き込み制御信号ＲＧＴをテストレジスタ１６に出力する。テストレジスタ１６はその制御信号ＲＧＴに応答して、前記入力信号に含まれるデータをテストコードとして記憶する。
【００２９】
テストレジスタ１６は、記憶したテストコードに応じた出力信号ＴＲＧをテスト制御部１４に出力する。テスト制御部１４は、テストレジスタ１６の出力信号ＴＲＧをデコードし、テストモードを選択する。そして、テスト制御部１４は、テストモード選択信号（信号ＴＭＲＷ，ＴＡＣ，ＴＷＬＬのいずれか）をリード／ライト動作制御部１２及びマクロＩ／Ｏ選択器１７ａ，１７ｂに出力する。
【００３０】
ここで、テストモード選択信号ＴＭＲＷは、テスト用基準セルのフローティングゲートの電圧を調節してメモリセルのデータ読み出しの試験を実施するための信号であり、テストモード選択信号ＴＡＣは、メモリセルに流れる電流を測定する試験を実施するための信号である。また、テストモード選択信号ＴＷＬＬは、ワード線のリークを検出する試験を実施するための信号である。
【００３１】
リード／ライト動作制御部１２は、入力されるテストモード選択信号を判定し、テストモードに応じた信号を内部回路１３に入力する。ここで、リード／ライト動作制御部１２から内部回路１３に入力される信号としては、アドレス、データ、コマンドを含む。
【００３２】
マクロＩ／Ｏ選択器１７ａは、テストモード選択信号に応じて、内部回路１３からの信号（メモリセルの読み出しデータや内部信号等）を出力信号ＲＡＮＡＯＵＴとしてスイッチ２１ａに出力する。また、マクロＩ／Ｏ選択器１７ｂは、テストモード選択信号に応じて、スイッチ２１ｂからの入力信号ＲＡＮＡＩＮを内部回路１３に入力する。
【００３３】
スイッチ２１ａ，２１ｂは、マクロメモリ１１の外部に設けられ、外部端子２２ａ，２２ｂに接続されている。各外部端子２２ａ，２２ｂは、マクロメモリ１１とロジック部とで共通に使用される。つまり、外部端子２２ａ，２２ｂは、その接続先がスイッチ２１ａ，２１ｂによってマクロメモリ１１又はロジック部に切り換えられる。
【００３４】
図３は、本実施形態のマクロメモリ１１におけるメモリマップＭを示している。このメモリマップＭにおけるアドレス空間は、レジスタ領域とメモリ領域とに区分される。メモリ領域として、不揮発性メモリであるシステムメモリが割り当てられている。
【００３５】
また、レジスタ領域に割り当てられるレジスタとして、Ａ／Ｄ変換結果を格納するＡＤ変換用レジスタ、ＡＤ変換の開始の指示や変換状況を格納するコマンド／ステータスレジスタ、ポートの出力レベルを指定するポートレジスタ、電源状態を示すパワーステータスレジスタ等がある。テストコードを格納するテストレジスタ１６は、保守用のレジスタ領域に割り当てられている。
【００３６】
本実施形態において、レジスタ領域は、揮発性の記憶領域であり、マクロメモリ１１において、不揮発性のメモリ領域とは別に設けられている。このレジスタ領域をマクロメモリ１１外部からアクセスする場合、メモリ領域をアクセスするときと同様に、アドレス／データ／コマンド等の入力信号がマクロメモリ１１に入力される。また、テストコードを書き込むためのテストレジスタ１６をアクセスする場合には、テストエントリ端子２０が活性化（高電圧であるテストエントリ信号ＲＴＥが入力）され、且つ、メモリ領域をアクセスするときと同様に、アドレス／データ／コマンドが入力される。
【００３７】
以下、マクロメモリ１１の各回路構成について詳述する。
本実施形態のテスト制御部１４は、図４のテストエントリ検出回路３１と、図５のテストモード選択回路４１とから構成されている。
【００３８】
図４に示すように、テストエントリ検出回路３１には、高電圧を検出する高電圧検出回路３２が設けられている。この高電圧検出回路３２は、複数のＭＯＳトランジスタを含んで構成されており、その出力信号ＴＥＳＴＭＢがバッファ（具体的には、インバータ回路）３３を介して反転されてテスト活性化信号ＴＥＳＴＭとして出力される。このテストエントリ検出回路３１は、電源Ｖｃｃよりも電圧値の高いテストエントリ信号ＲＴＥが入力される場合、Ｈレベルのテスト活性化信号ＴＥＳＴＭを出力し、そのテストエントリ信号ＲＴＥが入力されていない場合には、Ｌレベルのテスト活性化信号ＴＥＳＴＭを出力する。
【００３９】
図６に示すように、テストコード書き込み回路１５には、ナンド回路３５，３６とインバータ回路３７，３８とが設けられている。ナンド回路３５の第１〜第３入力端子にはアドレス信号ＸＤ０〜ＸＤ２が入力され、ナンド回路３５の第４入力端子にはテスト活性化信号ＴＥＳＴＭが入力され、ナンド回路３５の第５入力端子にはデータ取り込み信号ＹＴＰＵＬＳＥが入力されている。
【００４０】
また、ナンド回路３６の第１入力端子にはレジスタへの書き込みコマンドＷＲが入力され、ナンド回路３６の第２〜第４入力端子にはアドレス信号ＹＢ０〜ＹＢ２が入力され、ナンド回路３６の第５入力端子にはナンド回路３５の出力信号がインバータ回路３７を介して入力される。そして、ナンド回路３６の出力信号はインバータ回路３８を介して制御信号ＲＧＴ０として出力される。
【００４１】
テストコード書き込み回路１５において、各入力信号ＸＤ０〜ＸＤ２，ＴＥＳＴＭ，ＹＴＰＵＬＳＥ，ＷＲ，ＸＢ０〜ＸＢ２が全てＨレベルである場合には、制御信号ＲＧＴ０はＨレベルになり、各入力信号のいずれかがＬレベルである場合には、制御信号ＲＧＴ０はＬレベルになる。
【００４２】
図７は、テストレジスタ１６を示す一部回路図である。なお、同図において、１ビットのデータを記憶するための回路を示しており、テストレジスタ１６には、他のビットのデータを記憶するために、図７と同様の回路が複数設けられている。
【００４３】
テストレジスタ１６には、データラッチ部３９が設けられており、ＮＭＯＳトランジスタＴｎ１を介して入力される書き込みデータＷＤＢ０がデータラッチ部３９に記憶される。なお、ＮＭＯＳトランジスタＴｎ１のゲートにはテストコード書き込み回路１５からの制御信号ＲＧＴ０が入力され、Ｈレベルの制御信号ＲＧＴ０によってＮＭＯＳトランジスタＴｎ１がオンされる。
【００４４】
データラッチ部３９は、第１及び第２のインバータ回路４０ａ，４０ｂにより構成される。各インバータ回路４０ａ，４０ｂは、電源Ｖｃｃとグランドとの間にて直列に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなる。また、第１のインバータ回路４０ａの出力端子（ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのドレインの接続部）が第２のインバータ回路４０ｂの入力端子（各トランジスタのゲートの接続部）に接続されている。第２のインバータ回路４０ｂの出力端子は第１のインバータ回路４０ａの入力端子に接続されている。
【００４５】
データラッチ部３９とＮＭＯＳトランジスタＴｎ１の接続部は、ＰＭＯＳトランジスタＴｐ１を介して電源Ｖｃｃに接続されている。このＰＭＯＳトランジスタＴｐ１のゲートにはテスト活性化信号ＴＥＳＴＭが入力され、テスト活性化信号ＴＥＳＴＭにより該トランジスタＴｐ１が制御される。
【００４６】
テストレジスタ１６では、Ｈレベルのテスト活性化信号ＴＥＳＴＭによりＰＭＯＳトランジスタＴｐ１がオフする。そして、Ｈレベルの制御信号ＲＧＴ０によりＮＭＯＳトランジスタＴｎ１がオンすることにより、書き込みデータＷＤＢ０がトランジスタＴｎ１を介してデータラッチ部３９にラッチされる。そして、そのデータラッチ部３９のラッチ信号がテストレジスタ１６の出力信号ＴＲＧ０としてテスト制御部１４に出力される。この出力信号ＴＲＧ０は、書き込みデータＷＤＢ０に対して論理レベルを反転した信号となる。つまり、書き込みデータＷＤＢ０がＬレベルである場合に、Ｈレベルの出力信号ＴＲＧ０が出力される。
【００４７】
なお、テスト活性化信号ＴＥＳＴＭがＬレベルである場合には、ＰＭＯＳトランジスタＴｐ１がオンし、また、制御信号ＲＧＴ０がＬレベルとなるため、ＮＭＯＳトランジスタＴｎ１がオフする。よって、テスト活性化信号ＴＥＳＴＭがＬレベルである場合、データラッチ部３９の入力信号が常にＨレベルとされ、データラッチ部３９から出力される出力信号ＴＲＧ０はＬレベルとなる。
【００４８】
図５に示すように、テストモード選択回路４１には、テストレジスタ１６の出力信号ＴＲＧ０，ＴＲＧ１が入力される。
テストモード選択回路４１において、第１ナンド回路４２の一方の入力端子には信号ＴＲＧ０が入力され、第１ナンド回路４２の他方の入力端子には信号ＴＲＧ１が入力される。この第１ナンド回路４２の出力信号がインバータ回路４３を介してテストモード選択信号ＴＷＬＬとしてテストモード選択回路４１から出力される。
【００４９】
また、第２ナンド回路４４の一方の入力端子には信号ＴＲＧ０をインバータ回路４５を介して反転した信号ＴＲＧＢ０が入力され、第２ナンド回路４４の他方の入力端子には信号ＴＲＧ１が入力される。この第２ナンド回路４４の出力信号がインバータ回路４６を介してテストモード選択信号ＴＡＣとしてテストモード選択回路４１から出力される。
【００５０】
さらに、第３ナンド回路４７の一方の入力端子には信号ＴＲＧ０が入力され、第３ナンド回路４７の他方の入力端子には信号ＴＲＧ１をインバータ回路４８を介して反転した信号ＴＲＧＢ１が入力される。この第３ナンド回路の出力信号がインバータ回路４９を介してテストモード選択信号ＴＭＲＷとしてテストモード選択回路４１から出力される。
【００５１】
従って、各信号ＴＲＧ０，ＴＲＧ１がＨレベルである場合、テストモード選択信号ＴＷＬＬがＨレベルになり、他の選択信号ＴＡＣ，ＴＭＲＷはＬレベルになる。また、信号ＴＲＧ０がＬレベル、信号ＴＲＧ１がＨレベルである場合、テストモード選択信号ＴＡＣがＨレベルになり、他の選択信号ＴＷＬＬ，ＴＭＲＷはＬレベルになる。さらに、信号ＴＲＧ０がＨレベル、信号ＴＲＧ１がＬレベルである場合、テストモード選択信号ＴＭＲＷがＨレベルになり、他の選択信号ＴＷＬＬ、ＴＡＣがＬレベルになる。
【００５２】
図８に示すように、各テストモード選択信号ＴＡＣ，ＴＭＲＷ，ＴＷＬＬは、マクロＩ／Ｏ選択器１７（１７ａ，１７ｂ）に入力される。マクロＩ／Ｏ選択器１７には、４つのアナログスイッチ５１〜５４が設けられており、選択信号ＴＡＣ，ＴＭＲＷ，ＴＷＬＬに基づいて、アナログスイッチ５１〜５４のいずれか１つがオンする。これにより、複数の内部信号（内部回路１３からマクロメモリ１１外部への出力信号）または外部信号（マクロメモリ１１外部から内部回路１３への入力信号）のうちの１つが選択される。
【００５３】
図９は、アナログスイッチ５１の具体的な回路構成である。アナログスイッチ５１には、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなるトランスファーゲート６０と、インバータ回路６１，６２とが設けられている。テストモード選択信号ＴＡＣは、インバータ回路６１を介してトランスファーゲート６０のＰＭＯＳトランジスタのゲートに入力されるとともに、インバータ回路６１及びインバータ回路６２を介してトランスファーゲート６０のＮＭＯＳトランジスタのゲートに入力されている。
【００５４】
従って、テストモード選択信号ＴＡＣがＨレベルである場合にトランスファーゲート６０がオン（アナログスイッチ５１がオン）する。これにより、データバスＲＤＢの信号（データバスを流れる電流値）が出力信号ＲＡＮＡＯＵＴとしてマクロメモリ１１外部に出力され、メモリセルに流れる電流を測定する試験が実施される。
【００５５】
なお、他のアナログスイッチ５２〜５４も図９のアナログスイッチ５１と同様の回路構成である。すなわち、テストモード選択信号ＴＭＲＷがＨレベルである場合、アナログスイッチ５２がオンすることにより、マクロメモリ１１外部からの入力信号ＲＡＮＡＩＮが、テスト用基準セルにおけるフローティングゲートの電圧を設定するための設定信号として内部回路１３に入力される。
【００５６】
また、テストモード選択信号ＴＷＬＬがＨレベルである場合、アナログスイッチ５３がオンすることにより、内部回路１３におけるオシレータの発振信号ＯＳＣが出力信号ＲＡＮＡＯＵＴとしてマクロメモリ１１外部に出力される。
【００５７】
また、アナログスイッチ５４をオンするための制御信号は、ノア回路５６、ナンド回路５７及びインバータ回路５８とにより生成される。詳しくは、ノア回路５６の第１〜第３入力端子には、テストモード選択信号ＴＡＣ，ＴＭＲＷ，ＴＷＬＬがそれぞれ入力されている。ノア回路５６の出力信号はナンド回路５７の第１入力端子に入力され、ナンド回路５７の第２入力端子にはテスト活性化信号ＴＥＳＴＭが入力される。このナンド回路５７の出力信号がインバータ回路５８を介して反転され、アナログスイッチ５４の制御信号として入力されている。
【００５８】
従って、テストモード選択信号ＴＡＣ，ＴＭＲＷ，ＴＷＬＬが全てＬレベルであり、且つテスト活性化信号ＴＥＳＴＭがＨレベルである場合、アナログスイッチ５４がオンする。これにより、内部回路１３におけるセンスアンプに流れる基準電流ＩＳＲＥＦが出力信号ＲＡＮＡＯＵＴとしてマクロメモリ１１外部に出力される。
【００５９】
また、マクロＩ／Ｏ選択器１７において、テスト活性化信号ＴＥＳＴＭがインバータ回路５９を介してＮＭＯＳトランジスタＴｎ１１，Ｔｎ１２のゲートに入力されている。そして、テスト活性化信号ＴＥＳＴＭがＬレベルである場合、トランジスタＴｎ１１がオンして入力信号ＲＡＮＡＩＮがグランドレベルにされ、トランジスタＴｎ１２がオンして出力信号ＲＡＮＡＯＵＴがグランドレベルにされる。
【００６０】
上記のように構成したマクロメモリ１１の試験方法としては、次の第１〜第３ステップを備える。
すなわち、第１ステップでは、図示しない試験装置がテストエントリ端子２０に高電圧のテストエントリ信号ＲＴＥを入力する。このテストエントリ信号ＲＴＥは、マクロメモリ１１におけるテスト制御部１４に入力される。ここで、テスト制御部１４は、テストエントリ検出回路３１において高電圧のテストエントリ信号ＲＴＥの入力を検出すると、テスト活性化信号ＴＥＳＴＭをテストコード書き込み回路１５及びテストレジスタ１６に出力する。このテスト活性化信号ＴＥＳＴＭにより、テストレジスタ１６へのテストコードの書き込みが可能となる。
【００６１】
第２ステップでは、リード／ライト動作制御部１２の書き込み動作により、テストレジスタ１６にテストコードを書き込む。このとき、ロジック部からの入力信号に含まれるアドレスに基づいて、書き込むべきテストレジスタ１６が指定され、入力信号に含まれるデータがテストコードとしてテストレジスタ１６に記憶される。
【００６２】
第３ステップでは、テストレジスタ１６の出力信号ＴＲＧ０，ＴＲＧ１をテスト制御部１４のテストモード選択回路４１がデコードして、テストモードを選択する。そして、テスト制御部１４は、選択したテストモードに応じた選択信号ＴＡＣ，ＴＭＲＷ，ＴＷＬＬを出力する。これらの選択信号に基づいて、マクロＩ／Ｏ選択器１７ａ，１７ｂが複数の信号のいずれか１つを選択する。さらに、スイッチ２１ａ，２１ｂが、マクロＩ／Ｏ選択器１７ａ，１７ｂと外部端子２２ａ，２２ｂとを接続することにより、マクロメモリ１１における所望の動作試験が実施される。
【００６３】
この試験時には、ロジック部から入力信号（アドレス／データ／コマンド）が適宜入力されることにより、マクロメモリ１１がアクセスされる。具体的には、データの書き込みコマンド又は読み出しコマンドと、それらコマンドに対応するアドレス及びデータが入力され、内部回路１３から所望の内部信号（読み出しデータを含む）がマクロＩ／Ｏ選択器１７を介して出力される。
【００６４】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）テストレジスタ１６がマクロメモリ１１のレジスタ領域に設けられ、他のレジスタ領域をアクセスする場合と同様にテストレジスタ１６にテストコードを書き込むことができる。つまり、テストレジスタ１６の書き込みを行う場合、ロジック部からマクロメモリ１１にアドレス／データ／コマンドを入力するために使用されるインターフェースは、他のレジスタにアクセスする場合と同一である。またこの場合、テストレジスタ１６にテストコードを書き込むための処理時間は短い。よって、簡素な構成でマクロメモリ１１の試験時間を短縮することができ、試験のための回路面積の増加を抑制することができる。
【００６５】
（２）マクロメモリ１１において、テストレジスタ１６の出力信号ＴＲＧ０，ＴＲＧ１をデコードするためのテストモード選択回路４１が設けられ、テストレジスタ１６のテストコードに応じたテストモード選択信号ＴＭＲＷ，ＴＡＣ，ＴＷＬＬがテストモード選択回路４１から出力される。このようにすれば、ロジック部には、マクロメモリ１１の試験を実施するために、テスト用のコマンドをデコードする機能等を設ける必要がなく、新たなコマンド発生のためのシーケンスが不要となる。具体的には、データの出力が必要となる試験では読み出しコマンドを使用し、データの入力が必要な試験では、書き込みコマンドを使用することで、試験のための新たなコマンドの追加が不要となる。
【００６６】
（３）テストモード選択回路４１から出力されるテストモード選択信号ＴＡＣ，ＴＭＲＷ，ＴＷＬＬに基づいて、複数の内部信号のいずれか１つを選択して出力するマクロＩ／Ｏ選択器１７ａ，１７ｂが設けられている。また、マクロメモリ１１の外部には、マクロメモリ１１の信号とロジック部の信号のいずれか一方を選択するスイッチ２１ａ，２１ｂが設けられている。このように、マクロＩ／Ｏ選択器１７ａ，１７ｂ及びスイッチ２１ａ，２１ｂを設けることにより、マクロメモリ１１の試験に必要となる信号の入出力を外部端子２２ａ，２２ｂを介して行うことができる。また、この外部端子２２ａ，２２ｂは、ロジック部とマクロメモリ１１と共通に使用されるため、試験を行うために必要となる外部端子２２の増加を抑制することができる。
【００６７】
（４）テストエントリ信号ＲＴＥは、マクロメモリ１１の動作電圧よりも高い電圧の信号であり、マクロメモリ１１のテストエントリ検出回路３１がそのテストエントリ信号ＲＴＥの入力を検出したとき、テスト活性化信号ＴＥＳＴＭがテストコード書き込み回路１５及びテストレジスタ１６に出力される。そして、このテスト活性化信号ＴＥＳＴＭにより、テストレジスタ１６へのテストコードの書き込みが可能となる。このようにすれば、テストレジスタ１６の誤書き込みを確実に防止することができる。
【００６８】
上記実施の形態は、次に示すように変更することもできる。
・上記実施形態では、マクロメモリ１１にテストエントリ検出回路３１を設ける構成であったが、これに限定するものではなく、テストエントリ検出回路３１をマクロメモリ１１の外部に設けてもよい。この場合には、テストエントリ検出回路３１のテスト活性化信号ＴＥＳＴＭをマクロメモリ１１の各回路１５，１６に入力するよう構成する。
【００６９】
・上記実施形態では、コード化されたデータ（テストコード）をテストレジスタ１６に記憶し、そのテストコードをテストモード選択回路４１でデコードする構成であったが、これに限定されるものではない。例えば、テストレジスタ１６に記憶されるデータについて、各ビットのデータを、デコードすることなくテストモード選択信号としてそのまま出力する構成としてもよい。但し、上記実施形態のように、テストコードを記憶しそのコードをデコードする構成とすると、限られた記憶領域であるテストレジスタ１６に複数種類のテストモードを記憶することができるので、実用上好ましいものとなる。
【００７０】
・上記実施形態では、揮発性の記憶領域であるテストレジスタ１６にテストコードを記憶する構成であったが、これに限定されるものではなく、不揮発性のメモリ領域にテストコードを記憶する構成としてもよい。このように、テストコードを不揮発性のメモリ領域に記憶すると、電源が遮断されてもテストコードを保持することができる。よって、電源の遮断が必要となるテストモードにおいて、テストコードの再書き込み処理が不要となるため、試験時間を短縮することができる。
【００７１】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）ロジック部とメモリ部とを混載した半導体装置であって、
前記メモリ部は、
前記ロジック部からアドレス、データ、コマンドを含む入力信号が入力され、その入力信号に基づいて、データの読み出し／書き込み動作を実行する動作制御部と、
前記アドレスにより選択可能な記憶領域に設けられ、テストモードを選択するためのデータを記憶するテスト用記憶部と、
前記入力信号に基づいて前記動作制御部から出力される書き込みコマンドに応答して、前記テスト用記憶部へのデータの書き込みを許可するための制御信号を出力する書き込み回路と
を備えることを特徴とする半導体装置。
（付記２）前記動作制御部は、前記入力信号に基づいてメモリ部のレジスタ領域及びメモリ領域をアクセスするための回路であり、
前記テスト用記憶部は、前記レジスタ領域に設けられるテストレジスタであり、テストモードを選択するためにコード化されたテストコードを記憶することを特徴とする付記１に記載の半導体装置。
（付記３）前記テストレジスタの出力信号をデコードすることにより、所定のテストモード選択信号を出力するテスト制御部を備えることを特徴とする付記２に記載の半導体装置。
（付記４）前記テストモード選択信号に基づいて、複数の内部信号のいずれか１つを選択して出力するＩ／Ｏ選択器を備えることを特徴とする付記３に記載の半導体装置。
（付記５）前記テスト制御部には、前記メモリ部の外部に設けられたテストエントリ端子からテストエントリ信号が入力されることを特徴とする付記３に記載の半導体装置。
（付記６）前記テストエントリ信号は、前記メモリ部の動作電圧よりも高い電圧の信号であり、前記テスト制御部には、高電圧の信号を検出するための検出回路が設けられることを特徴とする付記５に記載の半導体装置。
（付記７）前記検出回路は、前記テストエントリ信号の入力を検出したとき、テスト活性化信号を前記テストレジスタに出力することを特徴とする付記５又は６に記載の半導体装置。
（付記８）前記Ｉ／Ｏ選択器は、該選択器で選択される信号と前記ロジック部の信号とのいずれか一方を選択的に出力するスイッチを介して外部端子に接続されることを特徴とする付記４に記載の半導体装置。
（付記９）前記動作制御部は、前記入力信号に基づいてメモリ部における不揮発性のメモリ領域をアクセスするための回路であり、前記テスト用記憶部を、前記不揮発性のメモリ領域に設けるようにしたことを特徴とする付記１に記載の半導体記憶装置。
（付記１０）１チップの半導体装置にロジック部とともに混載されるマクロメモリであって、
該マクロメモリにおけるレジスタ領域及びメモリ領域をアクセスするために前記ロジック部からアドレス、データ、コマンドを含む入力信号が入力され、その入力信号に基づいて、データの読み出し／書き込み動作を実行する動作制御部と、
前記アドレスにより選択可能なレジスタ領域に設けられ、テストモードを選択するためのテストコードを記憶するテストレジスタと、
前記入力信号に基づいて前記動作制御部から出力される書き込みコマンドに応答して、前記テストレジスタへのデータの書き込みを許可する制御信号を出力する書き込み回路と
を備えたことを特徴とするマクロメモリ。
（付記１１）ロジック部とメモリ部とを半導体装置に混載し、前記メモリ部は、前記ロジック部からアドレス、データ、コマンドを含む入力信号を入力してデータの読み出し／書き込み動作を実行する動作制御部を備えた半導体装置の試験方法であって、
テストエントリ端子から前記メモリ部にテストエントリ信号を入力する第１ステップと、
前記アドレスにより選択可能な記憶領域に設けられたテストレジスタに、前記動作制御部の書き込み動作に基づいてデータを書き込む第２ステップと、
前記テストレジスタの出力信号に基づいて、テストモードを選択して前記メモリ部の試験を行う第３ステップと
を備えたことを特徴とする半導体装置の試験方法。
（付記１２）前記テストエントリ信号は、前記メモリ部の動作電圧よりも高い電圧の信号であり、前記第１ステップは、高電圧信号を検出するステップを含むことを特徴とする付記１１に記載の半導体装置の試験方法。
（付記１３）前記第２ステップにおいて前記テストレジスタに書き込むデータは、コード化されたテストコードであり、前記第３ステップは、前記テストレジスタの出力信号をデコードするステップを含むことを特徴とする付記１１に記載の半導体装置の試験方法。
（付記１４）前記第２ステップは、前記テストレジスタを指定するためのアドレスを入力するステップを含むことを特徴とする付記１１に記載の半導体装置の試験方法。
（付記１５）前記第２ステップは、前記テストレジスタに記憶するためのデータを入力するステップを含むことを特徴とする付記１１に記載の半導体装置の試験方法。
（付記１６）前記第２ステップは、前記動作制御部から出力される書き込みコマンドに応答して、前記テストレジスタへのデータの書き込みを許可するための制御信号を出力するステップを含むことを特徴とする付記１１に記載の半導体装置の試験方法。
（付記１７）前記第３ステップは、前記メモリ部をアクセスするための書き込みコマンドまたは読み出しコマンドを入力するステップを含むことを特徴とする付記１１に記載の半導体装置の試験方法。
（付記１８）前記第３ステップは、前記メモリ部をアクセスするためのアドレス及びデータを入力するステップを含むことを特徴とする付記１１に記載の半導体装置の試験方法。
（付記１９）前記第３ステップは、前記テストレジスタの出力信号により、複数の内部信号のいずれかを選択するステップを含むことを特徴とする付記１１に記載の半導体装置の試験方法。
（付記２０）前記第３ステップは、前記選択された内部信号と前記ロジック部の信号とのいずれか一方を選択するステップを含むことを特徴とする付記１９に記載の半導体装置の試験方法。
【００７２】
【発明の効果】
以上詳述したように、本発明によれば、簡素な構成でマクロメモリの試験時間を短縮することができ、試験のための回路面積の増加を抑制することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】一実施形態のマクロメモリを示すブロック回路図である。
【図３】メモリマップを示す説明図である。
【図４】テストエントリ検出回路を示す回路図である。
【図５】テストモード選択回路を示す回路図である。
【図６】テストコード書き込み回路を示す回路図である。
【図７】テストレジスタを示す回路図である。
【図８】マクロＩ／Ｏ選択器を示す回路図である。
【図９】アナログスイッチを示す回路図である。
【符号の説明】
１１ メモリ部としてのマクロメモリ
１２ リード／ライト動作制御部
１４ テスト制御部
１５ テストコード書き込み回路
１６ テスト用記憶部としてのテストレジスタ
１７，１７ａ，１７ｂ マクロＩ／Ｏ選択器
２０ テストエントリ端子
３２ 高電圧検出回路
ＲＧＴ，ＲＧＴ０，ＲＧＴ１ 制御信号
ＲＴＥ テストエントリ信号
ＴＡＣ，ＴＭＲＷ，ＴＷＬＬ テストモード選択信号
ＴＥＳＴＭ テスト活性化信号
ＴＲＧ，ＴＲＧ０，ＴＲＧ１ 出力信号
ＷＲ 書き込みコマンド
Claims (10)
- ロジック部とメモリ部とを混載した半導体装置であって、
前記メモリ部は、
前記ロジック部からアドレス、データ、コマンドを含む入力信号が入力され、その入力信号に基づいて、データの読み出し／書き込み動作を実行する動作制御部と、
前記アドレスにより選択可能な記憶領域に設けられ、テストモードを選択するためのデータを記憶するテスト用記憶部と、
前記入力信号に基づいて前記動作制御部から出力される書き込みコマンドに応答して、前記テスト用記憶部へのデータの書き込みを許可するための制御信号を出力する書き込み回路と
を備えることを特徴とする半導体装置。 - 前記動作制御部は、前記入力信号に基づいてメモリ部のレジスタ領域及びメモリ領域をアクセスするための回路であり、
前記テスト用記憶部は、前記レジスタ領域に設けられるテストレジスタであり、テストモードを選択するためにコード化されたテストコードを記憶することを特徴とする請求項１に記載の半導体装置。 - 前記テストレジスタの出力信号をデコードすることにより、所定のテストモード選択信号を出力するテスト制御部を備えることを特徴とする請求項２に記載の半導体装置。
- 前記テストモード選択信号に基づいて、複数の内部信号のいずれか１つを選択して出力するＩ／Ｏ選択器を備えることを特徴とする請求項３に記載の半導体装置。
- 前記テスト制御部には、前記メモリ部の外部に設けられたテストエントリ端子からテストエントリ信号が入力されることを特徴とする請求項３に記載の半導体装置。
- 前記テストエントリ信号は、前記メモリ部の動作電圧よりも高い電圧の信号であり、前記テスト制御部には、高電圧の信号を検出するための検出回路が設けられることを特徴とする請求項５に記載の半導体装置。
- 前記検出回路は、前記テストエントリ信号の入力を検出したとき、テスト活性化信号を前記テストレジスタに出力することを特徴とする請求項５又は６に記載の半導体装置。
- ロジック部とメモリ部とを半導体装置に混載し、前記メモリ部は、前記ロジック部からアドレス、データ、コマンドを含む入力信号を入力してデータの読み出し／書き込み動作を実行する動作制御部を備えた半導体装置の試験方法であって、
テストエントリ端子から前記メモリ部にテストエントリ信号を入力する第１ステップと、
前記アドレスにより選択可能な記憶領域に設けられたテストレジスタに、前記動作制御部の書き込み動作に基づいてデータを書き込む第２ステップと、
前記テストレジスタの出力信号に基づいて、テストモードを選択して前記メモリ部の試験を行う第３ステップと
を備えたことを特徴とする半導体装置の試験方法。 - 前記テストエントリ信号は、前記メモリ部の動作電圧よりも高い電圧の信号であり、前記第１ステップは、高電圧信号を検出するステップを含むことを特徴とする請求項８に記載の半導体装置の試験方法。
- 前記第２ステップにおいて前記テストレジスタに書き込むデータは、コード化されたテストコードであり、前記第３ステップは、前記テストレジスタの出力信号をデコードするステップを含むことを特徴とする請求項８に記載の半導体装置の試験方法。
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