JP2004198367A - 半導体装置及びその試験方法 - Google Patents
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Abstract
【解決手段】半導体装置10は、ロジック部と混載されるマクロメモリ11を備える。マクロメモリ11には、アドレス、データ、コマンドを含む入力信号に基づいてデータの読み出し/書き込み動作を実行する動作制御部12が設けられている。アドレスにて選択される記憶領域に、テストモードを選択するためのデータを記憶するテストレジスタ16が設けられる。書き込み回路15は、前記動作制御部12から出力される書き込みコマンドWRに応答して、テストレジスタ16へのデータの書き込みを許可する制御信号RGTを出力する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、ロジック部とメモリ部とを混載した半導体装置及びその試験方法に関するものである。
【0002】
近年の半導体装置(LSI)、例えばASICやマイクロプロセッサ等は、高集積化に伴い、マクロメモリ(メモリ部)がロジック部とともに混載されるようになってきている。メモリ混載LSIは、その出荷に先立ってロジック部及びマクロメモリが正常に動作しているか否かをテストする動作試験が実施される。そのマクロメモリの試験時間の短縮化を簡素な回路構成で実現する技術が要求されている。
【0003】
【従来の技術】
メモリ混載LSIにおいて、マクロメモリにおける通常の動作(ライト動作やリード動作)はロジック部からの信号により制御される。例えば、ロジック部から読み出しコマンドが出されると、マクロメモリにはそのコマンドとともにアドレスが入力され、該アドレスにより選択されるデータがマクロメモリからロジック部に出力される。また、ロジック部から書き込みコマンドが出されると、マクロメモリにはそのコマンドとともにアドレスとデータが入力され、マクロメモリは、アドレスにより選択される記憶領域にデータを書き込む。
【0004】
このように構成されたメモリ混載LSIにおいて、マクロメモリを試験する方法としては、以下の2つの方法が知られている。
第1の方法は、専用のテスト回路を設けることなく、ロジック部を介してマクロメモリの動作を制御することで試験を行う方法である。
【0005】
第2の方法は、専用のテスト回路を内蔵し、かつ、テスト用入出力端子を設けて、テスト用入力端子からテスト用信号を入力することでテスト回路を動作させ、ロジック部を介さずにマクロメモリの試験を行う方法である。なお、テスト回路としては、BIST(built-in self-test)回路が知られている。
【0006】
上記第1の方法のようにロジック部を介してマクロメモリを試験する場合、ロジック部側の動作として、テストモードにエントリするための処理等が必要になり、試験時間が長くなることから実用的ではない。そのため、多くのメモリ混載LSIでは、第2の方法のようにテスト回路を設けたものが実用化されている。
【0007】
メモリ混載LSIに内蔵されるテスト回路は、通常動作時にてロジック部とマクロメモリとの間で授受される信号とテスト用入出力端子から入力されるテスト用信号とを切り換えるマルチプレクサを主体として構成されている。
【0008】
テスト用入出力端子としては、通常動作時にロジック部を介してマクロメモリを制御するために必要となる信号(アドレス信号、データ信号、その他の制御信号)を入出力するための端子が設けられており、ダイレクトアクセスと呼ばれる方式で、マクロメモリの試験が行われる(特許文献1参照)。このダイレクトアクセス方式で試験を行う場合、テスト信号としては、マクロメモリの動作仕様にて定義される全ての信号(アドレス信号、データ信号、制御信号)が必要となる。
【0009】
また、特許文献2では、アドレス信号とデータ信号とを除く制御信号をコード化し、そのコードをテスト端子からテスト回路に入力してマクロメモリの試験を行う方法が開示されている。
【0010】
さらに、特許文献3では、テストエントリ信号によりメモリに直結される複数のテスト用パッドを備え、それらのパッドをチップの一辺にあつめることにより、一度に試験できるチップ数を増やし、試験時間を短縮する技術が開示されている。
【0011】
【特許文献1】
特開平10−65104号公報(第12図)
【特許文献2】
特開平11−250700号公報
【特許文献3】
特開2000−57120号公報
【0012】
【発明が解決しようとする課題】
ところが、上記のように、テスト回路を設けた従来のメモリ混載LSIでは、テストコードをデコードするための回路や、テスト用信号を入力するための複数のテスト用端子が必要となる。そのため、回路面積が大きくなり、LSIのダイサイズを増大させてしまうといった問題が生じていた。
【0013】
本発明は上記問題点を解決するためになされたものであって、その目的は、簡素な回路構成で試験時間を短縮することができ、試験のための回路面積の増加を抑制することができる半導体装置及びその試験方法を提供することにある。
【0014】
【課題を解決するための手段】
図1は、本発明の原理説明図である。すなわち、半導体装置10は、ロジック部と混載されるメモリ部(マクロメモリ)11を備える。マクロメモリ11には、アドレス、データ、コマンドを含む入力信号に基づいてデータの読み出し/書き込み動作を実行する動作制御部12が設けられている。また、入力信号に含まれるアドレスにて選択される記憶領域(アドレス空間)に、テストモードを選択するためのデータを記憶するテスト用記憶部16が設けられる。書き込み回路15は、前記動作制御部12から出力される書き込みコマンドWRに応答して、前記テスト用記憶部16へのデータの書き込みを許可する制御信号RGTを出力する。テスト用記憶部16には、その制御信号RGTに基づいて入力信号に含まれるデータDataが書き込まれる。
【0015】
動作制御部12は、ロジック部からの入力信号に基づいてマクロメモリ11のレジスタ領域及びメモリ領域をアクセスするための回路である。また、テスト用記憶部16は、レジスタ領域に設けられたテストレジスタである。つまり、テストレジスタ16は、メモリ領域と同じアドレス空間に割り当てられている。そして、テストレジスタ16には、メモリ領域にデータを書き込む場合と同じ方法でテストモードを選択するためのテストコードが書き込まれる。
【0016】
テストレジスタ16の出力信号TRGはテスト制御部16に入力され、該テスト制御部16にてデコードされる。そして、テストレジスタ16の出力信号TRGに応じた所定のテストモード選択信号Txがテスト制御部14から出力される。
【0017】
テスト制御部14のテストモード選択信号Txは、I/O選択器17に入力される。I/O選択器17は、テストモード選択信号Txに基づいて複数の内部信号のいずれか1つを選択して出力する。
【0018】
また、テスト制御部14には、マクロメモリ11の外部に設けられたテストエントリ端子20を介してテストエントリ信号RTEが入力される。
テストエントリ信号RTEは、マクロメモリ11の動作電圧よりも高い電圧の信号であり、テスト制御部14には、高電圧を検出するための検出回路が設けられる。
【0019】
テスト制御部14がテストエントリ信号RTEの入力を検出したとき、テスト活性化信号TESTMをテストレジスタ16に出力する。このテスト活性化信号TESTMにより、該テストレジスタ16へのデータの書き込みが可能となる。
【0020】
マクロメモリ11の試験方法として、次の第1〜第3ステップを備える。すなわち、第1ステップでは、外部に設けられたテストエントリ端子20を介してマクロメモリ11にテストエントリ信号RTEを入力する。第2ステップでは、アドレスにて選択可能な記憶領域に設けられたテストレジスタ16に、動作制御部12の書き込み動作によりデータを書き込む。第3ステップでは、そのテストレジスタ16の出力信号TRGに基づいて、テストモードを選択してマクロメモリ11の試験を行う。
【0021】
テストエントリ信号は、マクロメモリ11の動作電圧よりも高い電圧の信号であり、前記第1ステップでは高電圧信号が検出される。
前記第2ステップにおいてテストレジスタ16に書き込むデータは、コード化されたテストコードであり、前記第3ステップでは、テストレジスタ16の出力信号TRGがデコードされる。
【0022】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図面に従って説明する。
図2は、本実施形態のマクロメモリ11を示すブロック回路図である。このマクロメモリ11は、ロジック部とともに1チップの半導体装置(LSI)に搭載されている。半導体装置は、データを記憶する機能とその機能とは別の機能(例えば、A/D変換の機能)とを有する。
【0023】
マクロメモリ11には、リード/ライト動作制御部12、内部回路13、テスト制御部14、テストコード書き込み回路15、テストレジスタ16、マクロI/O選択器17a,17bが設けられている。
【0024】
リード/ライト動作制御部12には、ロジック部からアドレス/データ/コマンド等の入力信号が入力される。リード/ライト動作制御部12は、その入力信号に基づいて、マクロメモリ11におけるデータの読み出し及び書き込み動作を制御する。
【0025】
内部回路13は、データを記憶する複数のメモリセルと、それらメモリセルにアクセスするための回路(Xデコーダ、Yデコーダ、リードアンプ等)を含む。なお、本実施形態において、内部回路13に設けられるメモリセルは、不揮発性のメモリセルである。
【0026】
テスト制御部14には、テストエントリ端子20からテストエントリ信号RTEが入力される。テストエントリ端子20は、半導体装置のパッケージピン(外部端子)である。また、テストエントリ信号RTEは、マクロメモリ11の動作電圧(例えば、3V)よりも高い電圧(例えば10V程度)の信号であり、テストエントリ端子20に接続される試験装置(図示略)から供給される。
【0027】
テスト制御部14は、高電圧のテストエントリ信号RTEを検出すると、テスト活性化信号TESTMをテストコード書き込み回路15及びテストレジスタ16に出力する。
【0028】
テストコード書き込み回路15は、テスト制御部14から活性化信号TESTMが入力され、さらに、リード/ライト動作制御部12からレジスタへの書き込みコマンドWRを受け付けると、書き込み制御信号RGTをテストレジスタ16に出力する。テストレジスタ16はその制御信号RGTに応答して、前記入力信号に含まれるデータをテストコードとして記憶する。
【0029】
テストレジスタ16は、記憶したテストコードに応じた出力信号TRGをテスト制御部14に出力する。テスト制御部14は、テストレジスタ16の出力信号TRGをデコードし、テストモードを選択する。そして、テスト制御部14は、テストモード選択信号(信号TMRW,TAC,TWLLのいずれか)をリード/ライト動作制御部12及びマクロI/O選択器17a,17bに出力する。
【0030】
ここで、テストモード選択信号TMRWは、テスト用基準セルのフローティングゲートの電圧を調節してメモリセルのデータ読み出しの試験を実施するための信号であり、テストモード選択信号TACは、メモリセルに流れる電流を測定する試験を実施するための信号である。また、テストモード選択信号TWLLは、ワード線のリークを検出する試験を実施するための信号である。
【0031】
リード/ライト動作制御部12は、入力されるテストモード選択信号を判定し、テストモードに応じた信号を内部回路13に入力する。ここで、リード/ライト動作制御部12から内部回路13に入力される信号としては、アドレス、データ、コマンドを含む。
【0032】
マクロI/O選択器17aは、テストモード選択信号に応じて、内部回路13からの信号(メモリセルの読み出しデータや内部信号等)を出力信号RANAOUTとしてスイッチ21aに出力する。また、マクロI/O選択器17bは、テストモード選択信号に応じて、スイッチ21bからの入力信号RANAINを内部回路13に入力する。
【0033】
スイッチ21a,21bは、マクロメモリ11の外部に設けられ、外部端子22a,22bに接続されている。各外部端子22a,22bは、マクロメモリ11とロジック部とで共通に使用される。つまり、外部端子22a,22bは、その接続先がスイッチ21a,21bによってマクロメモリ11又はロジック部に切り換えられる。
【0034】
図3は、本実施形態のマクロメモリ11におけるメモリマップMを示している。このメモリマップMにおけるアドレス空間は、レジスタ領域とメモリ領域とに区分される。メモリ領域として、不揮発性メモリであるシステムメモリが割り当てられている。
【0035】
また、レジスタ領域に割り当てられるレジスタとして、A/D変換結果を格納するAD変換用レジスタ、AD変換の開始の指示や変換状況を格納するコマンド/ステータスレジスタ、ポートの出力レベルを指定するポートレジスタ、電源状態を示すパワーステータスレジスタ等がある。テストコードを格納するテストレジスタ16は、保守用のレジスタ領域に割り当てられている。
【0036】
本実施形態において、レジスタ領域は、揮発性の記憶領域であり、マクロメモリ11において、不揮発性のメモリ領域とは別に設けられている。このレジスタ領域をマクロメモリ11外部からアクセスする場合、メモリ領域をアクセスするときと同様に、アドレス/データ/コマンド等の入力信号がマクロメモリ11に入力される。また、テストコードを書き込むためのテストレジスタ16をアクセスする場合には、テストエントリ端子20が活性化(高電圧であるテストエントリ信号RTEが入力)され、且つ、メモリ領域をアクセスするときと同様に、アドレス/データ/コマンドが入力される。
【0037】
以下、マクロメモリ11の各回路構成について詳述する。
本実施形態のテスト制御部14は、図4のテストエントリ検出回路31と、図5のテストモード選択回路41とから構成されている。
【0038】
図4に示すように、テストエントリ検出回路31には、高電圧を検出する高電圧検出回路32が設けられている。この高電圧検出回路32は、複数のMOSトランジスタを含んで構成されており、その出力信号TESTMBがバッファ(具体的には、インバータ回路)33を介して反転されてテスト活性化信号TESTMとして出力される。このテストエントリ検出回路31は、電源Vccよりも電圧値の高いテストエントリ信号RTEが入力される場合、Hレベルのテスト活性化信号TESTMを出力し、そのテストエントリ信号RTEが入力されていない場合には、Lレベルのテスト活性化信号TESTMを出力する。
【0039】
図6に示すように、テストコード書き込み回路15には、ナンド回路35,36とインバータ回路37,38とが設けられている。ナンド回路35の第1〜第3入力端子にはアドレス信号XD0〜XD2が入力され、ナンド回路35の第4入力端子にはテスト活性化信号TESTMが入力され、ナンド回路35の第5入力端子にはデータ取り込み信号YTPULSEが入力されている。
【0040】
また、ナンド回路36の第1入力端子にはレジスタへの書き込みコマンドWRが入力され、ナンド回路36の第2〜第4入力端子にはアドレス信号YB0〜YB2が入力され、ナンド回路36の第5入力端子にはナンド回路35の出力信号がインバータ回路37を介して入力される。そして、ナンド回路36の出力信号はインバータ回路38を介して制御信号RGT0として出力される。
【0041】
テストコード書き込み回路15において、各入力信号XD0〜XD2,TESTM,YTPULSE,WR,XB0〜XB2が全てHレベルである場合には、制御信号RGT0はHレベルになり、各入力信号のいずれかがLレベルである場合には、制御信号RGT0はLレベルになる。
【0042】
図7は、テストレジスタ16を示す一部回路図である。なお、同図において、1ビットのデータを記憶するための回路を示しており、テストレジスタ16には、他のビットのデータを記憶するために、図7と同様の回路が複数設けられている。
【0043】
テストレジスタ16には、データラッチ部39が設けられており、NMOSトランジスタTn1を介して入力される書き込みデータWDB0がデータラッチ部39に記憶される。なお、NMOSトランジスタTn1のゲートにはテストコード書き込み回路15からの制御信号RGT0が入力され、Hレベルの制御信号RGT0によってNMOSトランジスタTn1がオンされる。
【0044】
データラッチ部39は、第1及び第2のインバータ回路40a,40bにより構成される。各インバータ回路40a,40bは、電源Vccとグランドとの間にて直列に接続されたPMOSトランジスタとNMOSトランジスタとからなる。また、第1のインバータ回路40aの出力端子(PMOSトランジスタ及びNMOSトランジスタのドレインの接続部)が第2のインバータ回路40bの入力端子(各トランジスタのゲートの接続部)に接続されている。第2のインバータ回路40bの出力端子は第1のインバータ回路40aの入力端子に接続されている。
【0045】
データラッチ部39とNMOSトランジスタTn1の接続部は、PMOSトランジスタTp1を介して電源Vccに接続されている。このPMOSトランジスタTp1のゲートにはテスト活性化信号TESTMが入力され、テスト活性化信号TESTMにより該トランジスタTp1が制御される。
【0046】
テストレジスタ16では、Hレベルのテスト活性化信号TESTMによりPMOSトランジスタTp1がオフする。そして、Hレベルの制御信号RGT0によりNMOSトランジスタTn1がオンすることにより、書き込みデータWDB0がトランジスタTn1を介してデータラッチ部39にラッチされる。そして、そのデータラッチ部39のラッチ信号がテストレジスタ16の出力信号TRG0としてテスト制御部14に出力される。この出力信号TRG0は、書き込みデータWDB0に対して論理レベルを反転した信号となる。つまり、書き込みデータWDB0がLレベルである場合に、Hレベルの出力信号TRG0が出力される。
【0047】
なお、テスト活性化信号TESTMがLレベルである場合には、PMOSトランジスタTp1がオンし、また、制御信号RGT0がLレベルとなるため、NMOSトランジスタTn1がオフする。よって、テスト活性化信号TESTMがLレベルである場合、データラッチ部39の入力信号が常にHレベルとされ、データラッチ部39から出力される出力信号TRG0はLレベルとなる。
【0048】
図5に示すように、テストモード選択回路41には、テストレジスタ16の出力信号TRG0,TRG1が入力される。
テストモード選択回路41において、第1ナンド回路42の一方の入力端子には信号TRG0が入力され、第1ナンド回路42の他方の入力端子には信号TRG1が入力される。この第1ナンド回路42の出力信号がインバータ回路43を介してテストモード選択信号TWLLとしてテストモード選択回路41から出力される。
【0049】
また、第2ナンド回路44の一方の入力端子には信号TRG0をインバータ回路45を介して反転した信号TRGB0が入力され、第2ナンド回路44の他方の入力端子には信号TRG1が入力される。この第2ナンド回路44の出力信号がインバータ回路46を介してテストモード選択信号TACとしてテストモード選択回路41から出力される。
【0050】
さらに、第3ナンド回路47の一方の入力端子には信号TRG0が入力され、第3ナンド回路47の他方の入力端子には信号TRG1をインバータ回路48を介して反転した信号TRGB1が入力される。この第3ナンド回路の出力信号がインバータ回路49を介してテストモード選択信号TMRWとしてテストモード選択回路41から出力される。
【0051】
従って、各信号TRG0,TRG1がHレベルである場合、テストモード選択信号TWLLがHレベルになり、他の選択信号TAC,TMRWはLレベルになる。また、信号TRG0がLレベル、信号TRG1がHレベルである場合、テストモード選択信号TACがHレベルになり、他の選択信号TWLL,TMRWはLレベルになる。さらに、信号TRG0がHレベル、信号TRG1がLレベルである場合、テストモード選択信号TMRWがHレベルになり、他の選択信号TWLL、TACがLレベルになる。
【0052】
図8に示すように、各テストモード選択信号TAC,TMRW,TWLLは、マクロI/O選択器17(17a,17b)に入力される。マクロI/O選択器17には、4つのアナログスイッチ51〜54が設けられており、選択信号TAC,TMRW,TWLLに基づいて、アナログスイッチ51〜54のいずれか1つがオンする。これにより、複数の内部信号(内部回路13からマクロメモリ11外部への出力信号)または外部信号(マクロメモリ11外部から内部回路13への入力信号)のうちの1つが選択される。
【0053】
図9は、アナログスイッチ51の具体的な回路構成である。アナログスイッチ51には、NMOSトランジスタとPMOSトランジスタとからなるトランスファーゲート60と、インバータ回路61,62とが設けられている。テストモード選択信号TACは、インバータ回路61を介してトランスファーゲート60のPMOSトランジスタのゲートに入力されるとともに、インバータ回路61及びインバータ回路62を介してトランスファーゲート60のNMOSトランジスタのゲートに入力されている。
【0054】
従って、テストモード選択信号TACがHレベルである場合にトランスファーゲート60がオン(アナログスイッチ51がオン)する。これにより、データバスRDBの信号(データバスを流れる電流値)が出力信号RANAOUTとしてマクロメモリ11外部に出力され、メモリセルに流れる電流を測定する試験が実施される。
【0055】
なお、他のアナログスイッチ52〜54も図9のアナログスイッチ51と同様の回路構成である。すなわち、テストモード選択信号TMRWがHレベルである場合、アナログスイッチ52がオンすることにより、マクロメモリ11外部からの入力信号RANAINが、テスト用基準セルにおけるフローティングゲートの電圧を設定するための設定信号として内部回路13に入力される。
【0056】
また、テストモード選択信号TWLLがHレベルである場合、アナログスイッチ53がオンすることにより、内部回路13におけるオシレータの発振信号OSCが出力信号RANAOUTとしてマクロメモリ11外部に出力される。
【0057】
また、アナログスイッチ54をオンするための制御信号は、ノア回路56、ナンド回路57及びインバータ回路58とにより生成される。詳しくは、ノア回路56の第1〜第3入力端子には、テストモード選択信号TAC,TMRW,TWLLがそれぞれ入力されている。ノア回路56の出力信号はナンド回路57の第1入力端子に入力され、ナンド回路57の第2入力端子にはテスト活性化信号TESTMが入力される。このナンド回路57の出力信号がインバータ回路58を介して反転され、アナログスイッチ54の制御信号として入力されている。
【0058】
従って、テストモード選択信号TAC,TMRW,TWLLが全てLレベルであり、且つテスト活性化信号TESTMがHレベルである場合、アナログスイッチ54がオンする。これにより、内部回路13におけるセンスアンプに流れる基準電流ISREFが出力信号RANAOUTとしてマクロメモリ11外部に出力される。
【0059】
また、マクロI/O選択器17において、テスト活性化信号TESTMがインバータ回路59を介してNMOSトランジスタTn11,Tn12のゲートに入力されている。そして、テスト活性化信号TESTMがLレベルである場合、トランジスタTn11がオンして入力信号RANAINがグランドレベルにされ、トランジスタTn12がオンして出力信号RANAOUTがグランドレベルにされる。
【0060】
上記のように構成したマクロメモリ11の試験方法としては、次の第1〜第3ステップを備える。
すなわち、第1ステップでは、図示しない試験装置がテストエントリ端子20に高電圧のテストエントリ信号RTEを入力する。このテストエントリ信号RTEは、マクロメモリ11におけるテスト制御部14に入力される。ここで、テスト制御部14は、テストエントリ検出回路31において高電圧のテストエントリ信号RTEの入力を検出すると、テスト活性化信号TESTMをテストコード書き込み回路15及びテストレジスタ16に出力する。このテスト活性化信号TESTMにより、テストレジスタ16へのテストコードの書き込みが可能となる。
【0061】
第2ステップでは、リード/ライト動作制御部12の書き込み動作により、テストレジスタ16にテストコードを書き込む。このとき、ロジック部からの入力信号に含まれるアドレスに基づいて、書き込むべきテストレジスタ16が指定され、入力信号に含まれるデータがテストコードとしてテストレジスタ16に記憶される。
【0062】
第3ステップでは、テストレジスタ16の出力信号TRG0,TRG1をテスト制御部14のテストモード選択回路41がデコードして、テストモードを選択する。そして、テスト制御部14は、選択したテストモードに応じた選択信号TAC,TMRW,TWLLを出力する。これらの選択信号に基づいて、マクロI/O選択器17a,17bが複数の信号のいずれか1つを選択する。さらに、スイッチ21a,21bが、マクロI/O選択器17a,17bと外部端子22a,22bとを接続することにより、マクロメモリ11における所望の動作試験が実施される。
【0063】
この試験時には、ロジック部から入力信号(アドレス/データ/コマンド)が適宜入力されることにより、マクロメモリ11がアクセスされる。具体的には、データの書き込みコマンド又は読み出しコマンドと、それらコマンドに対応するアドレス及びデータが入力され、内部回路13から所望の内部信号(読み出しデータを含む)がマクロI/O選択器17を介して出力される。
【0064】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
(1)テストレジスタ16がマクロメモリ11のレジスタ領域に設けられ、他のレジスタ領域をアクセスする場合と同様にテストレジスタ16にテストコードを書き込むことができる。つまり、テストレジスタ16の書き込みを行う場合、ロジック部からマクロメモリ11にアドレス/データ/コマンドを入力するために使用されるインターフェースは、他のレジスタにアクセスする場合と同一である。またこの場合、テストレジスタ16にテストコードを書き込むための処理時間は短い。よって、簡素な構成でマクロメモリ11の試験時間を短縮することができ、試験のための回路面積の増加を抑制することができる。
【0065】
(2)マクロメモリ11において、テストレジスタ16の出力信号TRG0,TRG1をデコードするためのテストモード選択回路41が設けられ、テストレジスタ16のテストコードに応じたテストモード選択信号TMRW,TAC,TWLLがテストモード選択回路41から出力される。このようにすれば、ロジック部には、マクロメモリ11の試験を実施するために、テスト用のコマンドをデコードする機能等を設ける必要がなく、新たなコマンド発生のためのシーケンスが不要となる。具体的には、データの出力が必要となる試験では読み出しコマンドを使用し、データの入力が必要な試験では、書き込みコマンドを使用することで、試験のための新たなコマンドの追加が不要となる。
【0066】
(3)テストモード選択回路41から出力されるテストモード選択信号TAC,TMRW,TWLLに基づいて、複数の内部信号のいずれか1つを選択して出力するマクロI/O選択器17a,17bが設けられている。また、マクロメモリ11の外部には、マクロメモリ11の信号とロジック部の信号のいずれか一方を選択するスイッチ21a,21bが設けられている。このように、マクロI/O選択器17a,17b及びスイッチ21a,21bを設けることにより、マクロメモリ11の試験に必要となる信号の入出力を外部端子22a,22bを介して行うことができる。また、この外部端子22a,22bは、ロジック部とマクロメモリ11と共通に使用されるため、試験を行うために必要となる外部端子22の増加を抑制することができる。
【0067】
(4)テストエントリ信号RTEは、マクロメモリ11の動作電圧よりも高い電圧の信号であり、マクロメモリ11のテストエントリ検出回路31がそのテストエントリ信号RTEの入力を検出したとき、テスト活性化信号TESTMがテストコード書き込み回路15及びテストレジスタ16に出力される。そして、このテスト活性化信号TESTMにより、テストレジスタ16へのテストコードの書き込みが可能となる。このようにすれば、テストレジスタ16の誤書き込みを確実に防止することができる。
【0068】
上記実施の形態は、次に示すように変更することもできる。
・上記実施形態では、マクロメモリ11にテストエントリ検出回路31を設ける構成であったが、これに限定するものではなく、テストエントリ検出回路31をマクロメモリ11の外部に設けてもよい。この場合には、テストエントリ検出回路31のテスト活性化信号TESTMをマクロメモリ11の各回路15,16に入力するよう構成する。
【0069】
・上記実施形態では、コード化されたデータ(テストコード)をテストレジスタ16に記憶し、そのテストコードをテストモード選択回路41でデコードする構成であったが、これに限定されるものではない。例えば、テストレジスタ16に記憶されるデータについて、各ビットのデータを、デコードすることなくテストモード選択信号としてそのまま出力する構成としてもよい。但し、上記実施形態のように、テストコードを記憶しそのコードをデコードする構成とすると、限られた記憶領域であるテストレジスタ16に複数種類のテストモードを記憶することができるので、実用上好ましいものとなる。
【0070】
・上記実施形態では、揮発性の記憶領域であるテストレジスタ16にテストコードを記憶する構成であったが、これに限定されるものではなく、不揮発性のメモリ領域にテストコードを記憶する構成としてもよい。このように、テストコードを不揮発性のメモリ領域に記憶すると、電源が遮断されてもテストコードを保持することができる。よって、電源の遮断が必要となるテストモードにおいて、テストコードの再書き込み処理が不要となるため、試験時間を短縮することができる。
【0071】
以上の様々な実施の形態をまとめると、以下のようになる。
(付記1)ロジック部とメモリ部とを混載した半導体装置であって、
前記メモリ部は、
前記ロジック部からアドレス、データ、コマンドを含む入力信号が入力され、その入力信号に基づいて、データの読み出し/書き込み動作を実行する動作制御部と、
前記アドレスにより選択可能な記憶領域に設けられ、テストモードを選択するためのデータを記憶するテスト用記憶部と、
前記入力信号に基づいて前記動作制御部から出力される書き込みコマンドに応答して、前記テスト用記憶部へのデータの書き込みを許可するための制御信号を出力する書き込み回路と
を備えることを特徴とする半導体装置。
(付記2)前記動作制御部は、前記入力信号に基づいてメモリ部のレジスタ領域及びメモリ領域をアクセスするための回路であり、
前記テスト用記憶部は、前記レジスタ領域に設けられるテストレジスタであり、テストモードを選択するためにコード化されたテストコードを記憶することを特徴とする付記1に記載の半導体装置。
(付記3)前記テストレジスタの出力信号をデコードすることにより、所定のテストモード選択信号を出力するテスト制御部を備えることを特徴とする付記2に記載の半導体装置。
(付記4)前記テストモード選択信号に基づいて、複数の内部信号のいずれか1つを選択して出力するI/O選択器を備えることを特徴とする付記3に記載の半導体装置。
(付記5)前記テスト制御部には、前記メモリ部の外部に設けられたテストエントリ端子からテストエントリ信号が入力されることを特徴とする付記3に記載の半導体装置。
(付記6)前記テストエントリ信号は、前記メモリ部の動作電圧よりも高い電圧の信号であり、前記テスト制御部には、高電圧の信号を検出するための検出回路が設けられることを特徴とする付記5に記載の半導体装置。
(付記7)前記検出回路は、前記テストエントリ信号の入力を検出したとき、テスト活性化信号を前記テストレジスタに出力することを特徴とする付記5又は6に記載の半導体装置。
(付記8)前記I/O選択器は、該選択器で選択される信号と前記ロジック部の信号とのいずれか一方を選択的に出力するスイッチを介して外部端子に接続されることを特徴とする付記4に記載の半導体装置。
(付記9)前記動作制御部は、前記入力信号に基づいてメモリ部における不揮発性のメモリ領域をアクセスするための回路であり、前記テスト用記憶部を、前記不揮発性のメモリ領域に設けるようにしたことを特徴とする付記1に記載の半導体記憶装置。
(付記10)1チップの半導体装置にロジック部とともに混載されるマクロメモリであって、
該マクロメモリにおけるレジスタ領域及びメモリ領域をアクセスするために前記ロジック部からアドレス、データ、コマンドを含む入力信号が入力され、その入力信号に基づいて、データの読み出し/書き込み動作を実行する動作制御部と、
前記アドレスにより選択可能なレジスタ領域に設けられ、テストモードを選択するためのテストコードを記憶するテストレジスタと、
前記入力信号に基づいて前記動作制御部から出力される書き込みコマンドに応答して、前記テストレジスタへのデータの書き込みを許可する制御信号を出力する書き込み回路と
を備えたことを特徴とするマクロメモリ。
(付記11)ロジック部とメモリ部とを半導体装置に混載し、前記メモリ部は、前記ロジック部からアドレス、データ、コマンドを含む入力信号を入力してデータの読み出し/書き込み動作を実行する動作制御部を備えた半導体装置の試験方法であって、
テストエントリ端子から前記メモリ部にテストエントリ信号を入力する第1ステップと、
前記アドレスにより選択可能な記憶領域に設けられたテストレジスタに、前記動作制御部の書き込み動作に基づいてデータを書き込む第2ステップと、
前記テストレジスタの出力信号に基づいて、テストモードを選択して前記メモリ部の試験を行う第3ステップと
を備えたことを特徴とする半導体装置の試験方法。
(付記12)前記テストエントリ信号は、前記メモリ部の動作電圧よりも高い電圧の信号であり、前記第1ステップは、高電圧信号を検出するステップを含むことを特徴とする付記11に記載の半導体装置の試験方法。
(付記13)前記第2ステップにおいて前記テストレジスタに書き込むデータは、コード化されたテストコードであり、前記第3ステップは、前記テストレジスタの出力信号をデコードするステップを含むことを特徴とする付記11に記載の半導体装置の試験方法。
(付記14)前記第2ステップは、前記テストレジスタを指定するためのアドレスを入力するステップを含むことを特徴とする付記11に記載の半導体装置の試験方法。
(付記15)前記第2ステップは、前記テストレジスタに記憶するためのデータを入力するステップを含むことを特徴とする付記11に記載の半導体装置の試験方法。
(付記16)前記第2ステップは、前記動作制御部から出力される書き込みコマンドに応答して、前記テストレジスタへのデータの書き込みを許可するための制御信号を出力するステップを含むことを特徴とする付記11に記載の半導体装置の試験方法。
(付記17)前記第3ステップは、前記メモリ部をアクセスするための書き込みコマンドまたは読み出しコマンドを入力するステップを含むことを特徴とする付記11に記載の半導体装置の試験方法。
(付記18)前記第3ステップは、前記メモリ部をアクセスするためのアドレス及びデータを入力するステップを含むことを特徴とする付記11に記載の半導体装置の試験方法。
(付記19)前記第3ステップは、前記テストレジスタの出力信号により、複数の内部信号のいずれかを選択するステップを含むことを特徴とする付記11に記載の半導体装置の試験方法。
(付記20)前記第3ステップは、前記選択された内部信号と前記ロジック部の信号とのいずれか一方を選択するステップを含むことを特徴とする付記19に記載の半導体装置の試験方法。
【0072】
【発明の効果】
以上詳述したように、本発明によれば、簡素な構成でマクロメモリの試験時間を短縮することができ、試験のための回路面積の増加を抑制することができる。
【図面の簡単な説明】
【図1】本発明の原理説明図である。
【図2】一実施形態のマクロメモリを示すブロック回路図である。
【図3】メモリマップを示す説明図である。
【図4】テストエントリ検出回路を示す回路図である。
【図5】テストモード選択回路を示す回路図である。
【図6】テストコード書き込み回路を示す回路図である。
【図7】テストレジスタを示す回路図である。
【図8】マクロI/O選択器を示す回路図である。
【図9】アナログスイッチを示す回路図である。
【符号の説明】
11 メモリ部としてのマクロメモリ
12 リード/ライト動作制御部
14 テスト制御部
15 テストコード書き込み回路
16 テスト用記憶部としてのテストレジスタ
17,17a,17b マクロI/O選択器
20 テストエントリ端子
32 高電圧検出回路
RGT,RGT0,RGT1 制御信号
RTE テストエントリ信号
TAC,TMRW,TWLL テストモード選択信号
TESTM テスト活性化信号
TRG,TRG0,TRG1 出力信号
WR 書き込みコマンド
Claims (10)
- ロジック部とメモリ部とを混載した半導体装置であって、
前記メモリ部は、
前記ロジック部からアドレス、データ、コマンドを含む入力信号が入力され、その入力信号に基づいて、データの読み出し/書き込み動作を実行する動作制御部と、
前記アドレスにより選択可能な記憶領域に設けられ、テストモードを選択するためのデータを記憶するテスト用記憶部と、
前記入力信号に基づいて前記動作制御部から出力される書き込みコマンドに応答して、前記テスト用記憶部へのデータの書き込みを許可するための制御信号を出力する書き込み回路と
を備えることを特徴とする半導体装置。 - 前記動作制御部は、前記入力信号に基づいてメモリ部のレジスタ領域及びメモリ領域をアクセスするための回路であり、
前記テスト用記憶部は、前記レジスタ領域に設けられるテストレジスタであり、テストモードを選択するためにコード化されたテストコードを記憶することを特徴とする請求項1に記載の半導体装置。 - 前記テストレジスタの出力信号をデコードすることにより、所定のテストモード選択信号を出力するテスト制御部を備えることを特徴とする請求項2に記載の半導体装置。
- 前記テストモード選択信号に基づいて、複数の内部信号のいずれか1つを選択して出力するI/O選択器を備えることを特徴とする請求項3に記載の半導体装置。
- 前記テスト制御部には、前記メモリ部の外部に設けられたテストエントリ端子からテストエントリ信号が入力されることを特徴とする請求項3に記載の半導体装置。
- 前記テストエントリ信号は、前記メモリ部の動作電圧よりも高い電圧の信号であり、前記テスト制御部には、高電圧の信号を検出するための検出回路が設けられることを特徴とする請求項5に記載の半導体装置。
- 前記検出回路は、前記テストエントリ信号の入力を検出したとき、テスト活性化信号を前記テストレジスタに出力することを特徴とする請求項5又は6に記載の半導体装置。
- ロジック部とメモリ部とを半導体装置に混載し、前記メモリ部は、前記ロジック部からアドレス、データ、コマンドを含む入力信号を入力してデータの読み出し/書き込み動作を実行する動作制御部を備えた半導体装置の試験方法であって、
テストエントリ端子から前記メモリ部にテストエントリ信号を入力する第1ステップと、
前記アドレスにより選択可能な記憶領域に設けられたテストレジスタに、前記動作制御部の書き込み動作に基づいてデータを書き込む第2ステップと、
前記テストレジスタの出力信号に基づいて、テストモードを選択して前記メモリ部の試験を行う第3ステップと
を備えたことを特徴とする半導体装置の試験方法。 - 前記テストエントリ信号は、前記メモリ部の動作電圧よりも高い電圧の信号であり、前記第1ステップは、高電圧信号を検出するステップを含むことを特徴とする請求項8に記載の半導体装置の試験方法。
- 前記第2ステップにおいて前記テストレジスタに書き込むデータは、コード化されたテストコードであり、前記第3ステップは、前記テストレジスタの出力信号をデコードするステップを含むことを特徴とする請求項8に記載の半導体装置の試験方法。
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