JP3072878B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、作り込まれた被テスト
回路をテストする際、各ノードの論理状態の設定をより
容易に行えるようにする等、テスト作業能率を向上する
ことができる半導体集積回路に関する。

【０００２】

【従来の技術】半導体集積回路においては、スケーリン
グ則に沿って、近年特にその大規模集積化が進んでい
る。例えば、トランジスタ数ではチップ当り１００万個
にも上り、システム・オン・チップが図られてきてい
る。又、このような大規模集積化に伴って、その半導体
集積回路パッケージにおいては、４００ピン前後もの、
非常に多くの入出力ピンが備えられている。

【０００３】このように搭載されるトランジスタや論理
ゲートの数が増大し、その入出力数が増大するに連れ、
又、作り込まれる回路の動作が高速化するに伴って、作
り込まれる回路の機能テストに関して様々な問題が生じ
てしまっている。例えば、このようなテストに多大な工
数がかかってしまうという問題や、テストコストが上昇
してしまう等の問題が増大してしまっている。

【０００４】このため、半導体集積回路に組み込む回路
のテストに関して、様々な技術が開示されている。例え
ば、テストコストを低減するため、テスト対象となる半
導体集積回路へ入力する、いわゆるテストベクタの短
縮、又同測等によって、テスト時間の短縮を図るように
している。特に、積極的なテストコストの低減を図るた
めには、ゲート当りのテストコストを十分下げる必要が
あり、このための様々な検討が進められている。

【０００５】例えば、特開平１−１７９３３８では、複
数のプローブ線と複数のセンス線とによって、被テスト
回路中に存在する多数の電子スイッチをマトリックス状
に前記プローブ線にて制御し、前記電子スイッチ及び前
記センス線を経て、その被テスト回路中のノードの論理
状態をモニタするという技術が開示されている。該特開
平１−１７９３３８によれば、テスト対象となる半導体
集積回路のその出力ピンからその内部回路をモニタする
ことに比べ、例えば問題となる障害やその障害箇所を能
率良く検出することができる。

【０００６】

【発明が達成しようとする課題】しかしながら、前記特
開平１−１７９３３８であっても、近年の半導体集積回
路の大規模化にあっては、テスト作業能率をより向上す
ることが望まれるものである。例えば、半導体集積回路
に作り込まれる回路の規模がトランジスタ数で５０万〜
１００万個と大規模化すると、例えばテストに際して必
要とされるテストベクタ数が増大してしまう。これは、
該特開平１−１７９３３８を適用しても同様である。

【０００７】本発明は、前記従来の問題点を解決するべ
くなされたもので、半導体集積回路へ作り込まれた被テ
スト回路をテストする際、テストをするにあたってなさ
れる被テスト回路中の各ノードの論理状態の設定をより
容易に行えるようにし、更には、テスト対象となる半導
体集積回路中の被テスト回路にあって、所望のノードの
論理状態を読み出したり、あるいはその論理状態を強制
設定する操作につい て、そのタイミング等、より多様な
操作形態を提供できるようにする等、テスト作業能率を
向上することができる半導体集積回路を提供することを
目的とする。

【０００８】

【課題を達成するための手段】本発明は、被テスト回路
中のノードからテストモニタされる論理状態、あるい
は、該ノードに対して強制設定する論理状態を一時保持
するテストデータ記憶回路と、その一方の接点が前記テ
ストデータ記憶回路に接続され、その他方の接点が複数
のセンス線のうちの１本に接続され、その切替選択入力
が複数のプローブ線のうちの１本に接続され、該切替選
択入力へと入力される信号に従って、前記一方の接点と
前記他方の接点との間をオンオフするテストデータ入出
力スイッチと、前記テストデータ記憶回路と前記ノード
との間にあって、該ノードから該テストデータ記憶回路
へテストモニタされる論理状態を伝達するモニタ信号回
路 と、該テストデータ記憶回路から該ノードへ強制設定
する論理状態を伝達するセット信号回路との、少なくと
もこれら２つの信号回路を切り替えるテスト切替回路と
を備え、前記テスト切替回路を操作しながら、又、前記
テストデータ入出力スイッチをオンとすることで、前記
ノードの論理状態のテストモニタあるいは強制設定を、
対応する前記センス線を経て行うことにより、前記課題
を達成したものである（請求項１に対応）。

【０００９】

【００１０】

【００１１】

【００１２】

【００１３】

【００１４】又、前記半導体集積回路において、前記テ
スト切替回路が、１つの入力を、２つの出力のいずれか
一方へ切替えるデマルチプレクサと、２つの入力のいず
れか一方を１つの出力へ切替えるマルチプレクサとを有
し、前記デマルチプレクサの入力が、前記ノードへと信
号を出力する前記被テスト回路中の出力回路のその出力
に接続され、前記マルチプレクサの出力が、該出力回路
のその出力から分離された前記ノードに接続され、前記
デマルチプレクサの一方の出力と前記マルチプレクサの
一方の入力とが接続され、前記デマルチプレクサの他方
の出力と前記マルチプレクサの他方の入力とが接続さ
れ、このようにデマルチプレクサとマルチプレクサとで
接続された２つの接続点のいずれか一方が、前記テスト
データ記憶回路に接続されていることにより、前記課題
を達成すると共に、被テスト回路中の所望のノードの論
理状態のモニタや強制設定の操作を多様化することを、
より簡便な回路にて実現できるようにしたものである
（請求項２に対応）。

【００１５】

【作用】本発明は、前記特開平１−１７９３３８等、従
来の前記交叉チェックテスト方法における半導体集積回
路の機能テストの能率向上を図ることを検討しなされた
ものである。前述したように、前記交叉チェックテスト
方法においては、被テスト回路中の多くのノードの論理
状態をモニタすることができ、この点でテスト作業能率
を向上することができる。

【００１６】しかしながら、このような交叉チェックテ
スト方法においては、テストをするにあたってなされる
被テスト回路中の各ノードの論理状態の設定について、
特に配慮されていなかった。そこで、本発明にあって
は、このような被テスト回路中の各ノードの論理状態の
設定を、前記交叉チェックテスト方法において用いられ
る、複数の前記プローブ線やセンス線を利用しながら、
このような被テスト回路中の各ノードの論理状態の設定
が可能な構成を見出しなされたものである。

【００１７】このため、本発明にあっては、まず、従来
の前記交叉チェックテスト方法が有していたような、複
数の前記プローブ線、及び、複数の前記センス線を備
え、テストデータ記憶回路と称するものと、テストデー
タ入出力スイッチと称するものを備えた。

【００１８】前記テストデータ記憶回路は、被テスト回
路中のノードからテストモニタされる論理状態、あるい
は該ノードに対して強制設定する論理状態を、一時保持
するものである。該テストデータ記憶回路は、具体的に
は、少なくとも１ビットの論理状態を記憶できるもので
あり、例えばフリップフロップやラッチ回路等である。

【００１９】一方、前記テストデータ入出力スイッチ
は、その切替選択入力への信号に従って、一方の接点と
他方の接点との間をオンオフするものである。該テスト
データ入出力スイッチは、特に、その一方の接点が前記
テストデータ記憶回路に接続され、その他方の接点が複
数の前記センス線のうちの１本に接続され、その切替選
択入力が複数の前記プローブ線のうちの１本に接続され
ているものである。従って、該テストデータ入出力スイ
ッチは、対応する前記プローブ線から伝達される信号に
従って、前記テストデータ記憶回路と、対応する前記セ
ンス線との間をオンオフするものとなる。

【００２０】更に、本発明にあっては、このような少な
くとも１つの前記テストデータ記憶回路、及び、このよ
うな少なくとも１つの前記テストデータ入出力スイッチ
を１単位とし、１つのテストセルとして備えるようにし
ている。又、１つの該テストセルを、前記交叉チェック
テスト方法に用いられる複数の前記プローブ線及び複数
の前記センス線の交叉点に対応し、又、被テスト回路中
でテストに際して論理状態の設定を行いたいノードに対
応し備えるものである。

【００２１】従って、前記テストセルは、複数の前記プ
ローブ線と複数の前記センス線との交叉点の数だけ備え
ることができ、最大、該交叉点の数だけのノードの、そ
の論理状態の設定が可能である。

【００２２】このような構成にあって、本発明において
は、複数の前記プローブ線へ入力する信号によって、選
択的に所望の前記テストセルの前記テストデータ入出力
スイッチをオンとすることができる。論理状態を設定し
たいノードに対応するそのテストセルの前記テストデー
タ入出力スイッチをオンとすることで、そのテストセル
に対応する複数の前記プローブ線のうちの１本から、そ
のテストセルの前記テストデータ記憶回路へと、強制設
定しようとする論理状態の設定が可能である。又、この
ように該テストデータ記憶回路へと論理状態を設定すれ
ば、これによって、テストをするにあたって論理状態の
強制設定を行いたい所望のノードの論理状態を、所望の
論理状態に設定することが可能である。

【００２３】このように、本発明によれば、半導体集積
回路に作り込まれた被テスト回路をテストする際、被テ
スト回路中の各ノードの論理状態の設定をより容易に行
えるようにすることができる。従って、あるノードの論
理状態を設定するための、従来行われていたような、多
数のテストベクタの入力等の作業は不要となり、このよ
うなテストベクタの作成に要する時間やコスト、又作成
されたテストベクタを実際に半導体集積回路へ順次入力
するための時間やコストを削減することができ、テスト
作業能率の向上やコスト低減等の効果を得ることが可能
であると共に、不良箇所の特定等の不良解析を容易にす
ることができる。更には、本発明では、前述したような
テストデータ記憶回路と該テストデータ記憶回路に係る
ノードとの間にあって、該ノードから該テストデータ記
憶回路へテストモニタされる論理状態を伝達するモニタ
信号回路と、該テストデータ記憶回路から該ノードへ強
制設定する論理状態を伝達するセット信号回路との、少
なくともこれら２つの信号回路を切り替えるテスト切替
回路を備える。そうして、前記テスト切替回路を操作し
ながら、又、前記テストデータ入出力スイッチをオンと
することで、前記ノードの論理状態のテストモニタある
いは強制設定を、対応する前記センス線を経て行う。 こ
れにより、本発明では、テスト対象となる半導体集積回
路中の被テスト回路にあって、所望のノードの論理状態
を読み出したり、あるいはその論理状態を強制設定する
操作について、そのタイミング等、より多様な操作形態
を提供することができる。

【００２４】なお、本発明にあっては、前述のしたとお
り、テストをするにあたってなされる被テスト回路中の
各ノードの論理状態の、特にその強制設定の容易化が図
られるものである。従って、このような論理状態の強制
設定と共に、従来の前記交叉チェックテスト方法にあっ
てなされていたような被テスト回路中の各ノードの論理
状態の、そのモニタをも行えば、そのテスト作業能率を
より向上することができるものである。

【００２５】この際、本発明を適用してなされる各ノー
ドの論理状態の強制設定に用いられる、複数の前記プロ
ーブ線や複数の前記センス線を、各ノードの論理状態の
モニタに用いられる複数の前記プローブ線や複数の前記
センス線と共用するようにしてもよい。又、この際、一
般的には、このような各ノードの論理状態の設定とこの
ような各ノードの論理状態のモニタとで、本発明の前記
テストデータ入出力スイッチを共用することも可能であ
る。即ち、該テストデータ入出力スイッチを、前記特開
平１−１７９３３８で言及される、前記プローブ線の信
号でオンオフされる電子スイッチとしても、共用して用
いるようにしてもよい。

【００２６】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００２７】図１は、本発明が適用された実施例の半導
体集積回路の構成を示すブロック図である。

【００２８】この図１にあっては、特に、その実施例の
半導体集積回路に作り込まれる被テスト回路をテストす
る回路が示されている。特に、被テスト回路については
図示が省略されている。なお、本実施例において、図１
４に示す後述するテストセルの第５例、あるいは、図１
５に示す後述するテストセルの第６例を用いた場合に、
本発明がすべて適用される。これら以外のテストセルを
用いた場合は、本発明は部分的に適用される。

【００２９】この図１においては、特に、その半導体集
積回路のパッケージに設けられた入力ピンＩＸ１〜ＩＸ
８、ＩＹ１〜ＩＹ８、ＴＷ及びＴＳＴが示されている。
又、双方向のものとして、入出力ピンＴＤＩが示されて
いる。該半導体集積回路にあっては、そのパッケージに
は、これ以外の多数の入力ピンや出力ピン、又入出力ピ
ンが設けられているものであり、被テスト回路との接続
等に用いられるものである。なお、符号ＩＸ１〜ＩＸ
８、ＩＹ１〜ＩＹ８、ＴＤＩ、ＴＷ及びＴＳＴについて
は、それぞれ、前述の如くピン名称となっていると共
に、対応するピンにて入力あるいは出力又は入出力され
る信号名ともなっている。

【００３０】又、この図１においては、Ｘセレクタ１０
とＹセレクタ１２と、データセレクタ３０と、テストモ
ード検出回路５０と、Ｘアドレスデコーダ６０と、Ｙア
ドレスデコーダ６２と、選択入出力回路８０と、テスト
マトリックス１００とが示されている。

【００３１】まず、前記Ｘセレクタ１０及びＹセレクタ
１２の構成については、図３を用い詳しく後述する。
又、これらＸセレクタ１０及びＹセレクタ１２は、いず
れも、前記入力ピンＩＸ１〜ＩＸ８及びＩＹ１〜ＩＹ８
を効率良く用いるために備えられたものである。半導体
集積回路のパッケージに設けられる入力ピンの数には限
界があるものである。これら入力ピンＩＸ１〜ＩＸ８及
びＩＹ１〜ＩＹ８は、被テスト回路の機能テスト等に用
いられるものであるが、このようにテストだけの目的で
入力ピンを設けることは好ましいものではない。このた
め、本実施例においては、これらＸセレクタ１０及びＹ
セレクタ１２を設けることで、これら入力ピンＩＸ１〜
ＩＸ８及びＩＹ１〜ＩＹ８を、テスト時には被テスト回
路となる、基本的に当該半導体集積回路へ作り込もうと
する内部回路の入力ピンにも用いるようにしているもの
である。

【００３２】次に、前記データセレクタ３０について
は、その構成は図４を用いて詳しく後述する。該データ
セレクタ３０についても、入出力ピンの効果的な利用と
いう目的で設けられているものである。即ち、該データ
セレクタ３０は、入出力ピンＴＤＩを、テスト時にはそ
のテスト回路に用い、通常時には当該半導体集積回路の
内部回路で利用するようにしている。

【００３３】前記テストモード検出回路５０は本実施例
の半導体集積回路にあって、通常の動作を行うか、本発
明が適用されたテストを行うテストモードとするかの入
力を検出するものである。一般のユーザの利用時にあっ
ては、容易にこのようなテストモードとされないことが
望ましい。このため、本実施例にあって前記入力ピンＴ
ＳＴへと入力されるテストモード信号ＴＳＴは、通常の
電源電圧、即ち電源電圧ＶＤＤ以上の電圧のＨ状態が入
力されるとテストモードとなるものである。又、このよ
うな入力ピンＴＳＴは、このようなテストモード信号Ｔ
ＳＴの入力に専用に設けられたものである。又、テスト
モードが検出されると、該テストモード検出回路５０
は、テストモード信号ＴＳにて、テスト回路の各回路へ
とテスト中となっていることを示すテストモードを伝達
する。

【００３４】前記Ｘアドレスデコーダ６０及びＹアドレ
スデコーダ６２は、いずれも、８本の入力信号をデコー
ドした、２５５本の信号を出力するものである（８本の
入力信号が全てＨ状態は用いない）。即ち、前記Ｘアド
レスデコーダ６０は、前記Ｘセレクタ１０から入力され
る合計８本の入力信号ＩＸ１a 〜ＩＸ８a をデコード
し、デコード結果として合計２５５本のプローブ信号Ｐ
１〜Ｐ２５５を出力するものである。又、前記Ｙアドレ
スデコーダ６２は、合計８本の入力信号ＩＹ１a〜ＩＹ
８a を前記Ｙセレクタ１２から入力し、このデコード結
果を合計２５５本のＹアドレスデコード信号Ｓa １〜Ｓ
a ２５５として出力するものである。なお、これらＸア
ドレスデコーダ６０及びＹアドレスデコーダ６２につい
ては、図５を用いより詳しく後述する。

【００３５】前記選択入出力回路８０は、前記テストマ
トリックス１００の合計２５５本のセンス信号Ｓ１〜Ｓ
２５５に対して、前記Ｙアドレスデコーダ６２が出力す
る前記Ｙアドレスデコード信号Ｓa １〜Ｓa ２５５に従
って、そのいずれか１つへ前記データセレクタ３０が出
力する１本のデータ入出力信号ＴＤa を接続するもので
ある。本実施例においては、従来の前記交叉チェックテ
スト方法と異なり、前記センス信号Ｓ１〜Ｓ２５５又前
記データ入出力信号ＴＤa は双方向となっている。従っ
て、該選択入出力回路８０はこの点が配慮されているも
のである。即ち、当該半導体集積回路外部から入力され
る書込／読出制御信号ＴＷに従って動作するものであ
る。

【００３６】前記テストマトリックス１００は、従来の
前記交叉チェックテスト方法の場合と同様に、複数のプ
ローブ線Ｐ１〜Ｐ２５５及び複数のセンス線Ｓ１〜Ｓ２
５５により構成される。又、本実施例にあっては、前記
センス線Ｓ１〜Ｓ２５５は、双方向の信号を伝達するも
のである。なお、該テストマトリックス１００の構成に
ついては、図６を用いて詳しく後述する。

【００３７】図２は、本実施例で用いられる前記テスト
モード検出回路の回路図である。

【００３８】この図２において、前記テストモード検出
回路５０は、ＰチャネルＭＯＳトランジスタ５２及び５
３と、ＮチャネルＭＯＳトランジスタ５４と、インバー
タゲート５５とにより構成されている。

【００３９】まず、前記ＰチャネルＭＯＳトランジスタ
５２のソース及びドレイン、前記ＰチャネルＭＯＳトラ
ンジスタ５３のソース及びドレイン、前記ＮチャネルＭ
ＯＳトランジスタ５４のドレイン及びソースは、この順
に、前記入力ピンＴＳＴとグランドＧＮＤとの間で直列
接続されている。又、前記ＰチャネルＭＯＳトランジス
タ５２のゲートはそのドレインに接続されている。又、
前記ＰチャネルＭＯＳトランジスタ５３のゲート及び前
記ＮチャネルＭＯＳトランジスタ５４のゲートは、いず
れも、電源ＶＤＤへと接続されている。又、これらＰチ
ャネルＭＯＳトランジスタ５３のドレインとＮチャネル
ＭＯＳトランジスタ５４のドレインとの接続点は、前記
インバータゲート５５の入力へと接続されている。該イ
ンバータゲート５５の出力からは、前記テストモード信
号ＴＳが出力されるものである。

【００４０】このような回路構成の前記テストモード検
出回路５０にあって、通常の動作、即ち本発明が適用さ
れたテストを行わないモードに対応し、前記入力ピンＴ
ＳＴは開放（オープン）の状態、あるいは電源電圧ＶＤ
Ｄより低い電圧の状態とされる。このような状態の場
合、前記インバータゲート５５の入力はＬ状態とされ
る。このため、該インバータゲート５５が出力する前記
テストモード信号ＴＳはＨ状態となる。

【００４１】一方、本発明が適用されたテストを行うべ
く、当該半導体集積回路外部から前記入力ピンＴＳＴを
前記電源電圧ＶＤＤ以上とする。これにより、前記イン
バータゲート５５の入力はＨ状態となる。従って、この
場合には、前記インバータゲート５５が出力する前記テ
ストモード信号ＴＳはＬ状態となる。

【００４２】なお、以下の説明においては、前記テスト
モード信号ＴＳにて前記前記テストモードが伝達される
ことは、該テストモード信号がＬ状態となることであ
る。一方、該テストモード信号ＴＳにて前記通常モード
が伝達されることは、該テストモード信号がＨ状態とな
ることである。

【００４３】図３は、本実施例で用いられる前記Ｘセレ
クタ及びＹセレクタの構成を示すブロック図である。

【００４４】この図３では、前記Ｘセレクタ１０あるい
は前記Ｙセレクタ１２の構成が示されるものである。ま
ず、前記Ｘセレクタ１０については、前記入力信号ＩＸ
１〜ＩＸ８は、それぞれ、合計８個のセレクタ１４に
て、入力信号ＩＸ１a 又はＩＸ１b 、あるいは、入力信
号ＩＸ２a 又はＩＸ２b 等と、択一選択しながら接続す
る。又、前記Ｙセレクタ１２については、前記入力信号
ＩＹ１〜ＩＹ８を、合計８個の前記セレクタ１４にてそ
れぞれ、入力信号ＩＹ１a 又はＩＹ１b 、あるいは、入
力信号ＩＹ２a 又はＩＹ２b 等と、択一選択し接続する
ものである。

【００４５】前記入力信号ＩＸ１a 〜ＩＸ８a 及び前記
入力信号ＩＹ１a 〜ＩＹ８a については、本発明が適用
されたテスト回路にて用いられる。一方、前記入力信号
ＩＸ１b 〜ＩＸ８b 及び前記入力信号ＩＹ１b 〜ＩＹ８
b については、当該半導体集積回路に作り込まれる内部
回路に利用されるものである。このように、前記Ｘセレ
クタ１０についても、又前記Ｙセレクタ１２について
も、それぞれ、８個の入力ピンを、テスト回路にも内部
回路にも利用し、その利用効率を向上させている。

【００４６】図４は、本実施例で用いられる前記セレク
タの回路図である。

【００４７】この図４では、前記Ｘセレクタ１０や前記
Ｙセレクタ１２で用いられる、前記セレクタ１４の回路
が示されている。なお、以下の説明においては、前記Ｘ
セレクタ１０又は前記Ｙセレクタ１２にあって、該i 番
目に用いられるものを前提として説明する。従って、こ
の第i 番目に関しての入力信号は、入力信号ＩＸi 、Ｉ
Ｘia、ＩＸibとなる。あるいは、入力信号ＩＹi 、ＩＹ
ia、ＩＹibとなる。

【００４８】この図４に示される如く、前記セレクタ１
４は、インバータゲート１７〜２０と、ＰチャネルＭＯ
Ｓトランジスタ２２及び２３と、ＮチャネルＭＯＳトラ
ンジスタ２６及び２７とにより構成されている。

【００４９】特に、前記ＰチャネルＭＯＳトランジスタ
２２及び前記ＮチャネルＭＯＳトランジスタ２６によっ
て１つのトランスファゲートが構成され、前記Ｐチャネ
ルＭＯＳトランジスタ２３及び前記ＮチャネルＭＯＳト
ランジスタ２７によって１つのトランスファゲートが構
成されている。これらトランスファゲートは、前記テス
トモード信号ＴＳによって、いずれもオンオフ制御され
る。

【００５０】従って、まず前記テストモード信号ＴＳに
て前記通常モードが伝達される場合、前記入力信号ＩＸ
i は前記入力信号ＩＸibへと伝達される（Ｘセレクタ１
０の場合）。あるいは、前記入力信号ＩＹi は前記入力
信号ＩＹibへ伝達される（前記Ｙセレクタ１２の場
合）。

【００５１】一方、前記テストモード信号ＴＳにて前記
テストモードの選択が伝達される場合には、前記入力信
号ＩＸi は前記入力信号ＩＸiaへ伝達される（前記Ｘセ
レクタの場合）。あるいは、前記入力信号ＩＹi は前記
入力信号ＩＹiaへ伝達される（前記Ｙセレクタ１２の場
合）。

【００５２】図５は、本実施例で用いられる前記Ｘアド
レスデコーダあるいは前記Ｙアドレスデコーダの回路図
である。

【００５３】この図５では、合計８本の前記入力信号Ｉ
Ｘ１a 〜ＩＸ８a をデコードし、デコード結果を前記プ
ローブ信号Ｐ１〜Ｐ２５５として出力する前記Ｘアドレ
スデコーダ６０が示されている。あるいは、前記入力信
号ＩＹ１a 〜ＩＹ８a をデコードし、該デコード結果を
Ｙアドレスデコード信号Ｓa １〜Ｓa ２５５として出力
する前記Ｙアドレスデコーダ６２の回路が示されてい
る。

【００５４】このような前記Ｘアドレスデコーダ６０あ
るいは前記Ｙアドレスデコーダ６２は、合計８個のＮＯ
Ｒ論理ゲート６４と、合計８個のバッファゲート６５
と、合計８個のインバータゲート６６と、合計２５５個
のＮＡＮＤ論理ゲート６７とにより構成されている。

【００５５】このような構成の前記Ｘアドレスデコーダ
６０あるいは前記Ｙアドレスデコーダ６２にあって、前
記テストモード信号ＴＳにて前記通常モードが伝達され
る場合、合計８個の前記ＮＯＲ論理ゲート６４の出力は
いずれもＬ状態となり、合計８個の前記バッファゲート
６５の出力もいずれもＬ状態となる。この場合には、前
記ＡＮＤ論理ゲート６７が出力する前記プローブ信号Ｐ
１〜Ｐ２５５はいずれもＬ状態となる。

【００５６】一方、前記テストモード信号ＴＳにて前記
テストモードが伝達される場合、前記入力信号ＩＸ１a
〜ＩＸ８a 、あるいは前記入力信号ＩＹ１a 〜ＩＹ８a
に従った信号は、必要に応じ前記インバータゲート６６
でその信号が反転され、合計２５５個の前記ＡＮＤ論理
ゲート６７それぞれに入力される。これに伴って、これ
ら入力信号ＩＸ１a 〜ＩＸ８a 、あるいは、前記入力信
号ＩＹ１a 〜ＩＹ８aのデコード結果が、前記プローブ
信号Ｐ１〜Ｐ２５５、あるいは、前記Ｙアドレスデコー
ド信号Ｓa １〜Ｓa ２５５として出力される。

【００５７】図６は、本実施例の主として前記テストマ
トリックスを示すものである。

【００５８】この図６においては、主として、合計２５
５本の前記プローブ線Ｐ１〜Ｐi （i ＝２５５）と、合
計２５５本の前記センス線Ｓ１〜Ｓj （j ＝２５５）に
て構成される前記テストマトリックマス１００が示され
ている。該テストマトリックス１００にあっては、前記
プローブ線Ｐ１〜Ｐ２５５と、前記センス線Ｓ１〜Ｓ２
５５との、合計６５０２５個の交叉点を有する。即ち、
交叉点Ｔ１１〜Ｔ１j、Ｔ２１〜Ｔ２j 、Ｔ３１〜Ｔ３j
、Ｔi １〜Ｔijである。

【００５９】これら交叉点には、本発明が適用された前
記テストデータ記憶回路に相当する手段と前記テストデ
ータ入出力スイッチに相当する手段を備える、図９〜図
１４を用いてそれぞれ説明される、テストセルが設けら
れているものである。又、前記プローブ線Ｐ１〜Ｐ２５
５を択一的にＨ状態とし、このようなテストセルを選択
的に前記センス線Ｓ１〜Ｓ２５５へと接続し、これによ
って、被テスト回路中の所望のノードから論理状態をモ
ニタしたり、あるいは、該ノードに対して論理状態を強
制設定するというものである。

【００６０】図７は、本実施例に用いられる前記データ
セレクタ３０の回路図である。

【００６１】この図７では、前記データ入出力信号ＴＤ
Ｉを、選択的に前記データ入出力信号ＴＤa あるいは前
記入出力信号ＴＤb へと接続し、信号を伝達する前記デ
ータセレクタ３０が示されている。該データセレクタ３
０は、インバータゲート３４〜３８と、ＰチャネルＭＯ
Ｓトランジスタ４２及び４３と、ＮチャネルＭＯＳトラ
ンジスタ４５及び４６とにより構成されている。

【００６２】前記ＰチャネルＭＯＳトランジスタ４２及
び前記ＮチャネルＭＯＳトランジスタ４５は、１つのト
ランスファゲートを構成する。又、前記ＰチャネルＭＯ
Ｓトランジスタ４３及び前記ＮチャネルＭＯＳトランジ
スタ４６は、１つのトランスファゲートを構成する。

【００６３】前記テストモード信号ＴＳにて、これらト
ランスファゲートのいずれか一方をオンとすることで、
前記データ入出力信号ＴＤＩを選択的に、前記データ入
出力信号ＴＤa あるいは前記入出力信号ＴＤb へと接続
するものである。又、このような接続にあって、信号の
入出力方向は双方向となっている。

【００６４】又、前記データ入出力信号ＴＤa について
は、本発明が適用されたテストに際して用いられるもの
である。一方、前記入出力信号ＴＤb については、テス
ト対象となる内部回路に用いられるものである。即ち、
前記テストモード信号ＴＳにて前記テストモードが伝達
される場合、前記データ入出力信号ＴＤＩは前記入出力
信号ＴＤa へと接続される。一方、前記テストモード信
号ＴＳにて前記通常モードが伝達される場合、前記デー
タ入出力信号ＴＤＩは前記データ入出力信号ＴＤb へと
接続されるものである。

【００６５】図８は、本実施例に用いられる前記選択入
出力回路の回路図である。

【００６６】この図８では、前記Ｙアドレスデコーダ６
２から入力される前記Ｙアドレスデコード信号Ｓa １〜
Ｓa ２５５に従って、前記データ入出力信号ＴＤa を、
択一的に前記センス信号Ｓ１〜Ｓ２５５へと接続する前
記選択入出力回路８０が示されている。又、該選択入出
力回路８０は、このような選択的な接続の際、その信号
の入出力方向をも配慮し、前記書込／読出制御信号ＴＷ
にて制御されるものである。

【００６７】このような選択入出力回路８０は、合計２
５５個のセンスアンプ８２と、対として用いられる合計
５１０個（合計２５５対）のＮチャネルＭＯＳトランジ
スタ８４と、合計２個のＰチャネルＭＯＳトランジスタ
８５と、合計２個のＮチャネルＭＯＳトランジスタ８６
と、バッファゲート８７a と、インバータゲート８７b
と、合計２個のインバータゲート８８と、ＮＯＲ論理ゲ
ート８９とにより構成されている。

【００６８】このような構成の前記選択入出力回路８０
にあって、まず、前記ＰチャネルＭＯＳトランジスタ８
５と前記ＮチャネルＭＯＳトランジスタ８６とは対とし
て用いられ、合計２個のトランスファゲートを構成す
る。一方のトランスファゲートは、テスト時の所望ノー
ドに対して強制設定する論理状態を入力するため、前記
データ入出力信号ＴＤa 側から前記センス信号Ｓ１〜Ｓ
２５５側への入力経路に用いられる。他方のトランスフ
ァゲートは、所望のノードの論理状態をモニタする際、
前記センスアンプ８２を経て、前記センス信号Ｓ１〜Ｓ
２５５側から前記データ入出力信号ＴＤa 側へモニタす
る信号を出力する経路に用いられる。

【００６９】又、このような信号の入力あるいは出力の
制御は、半導体集積回路外部から入力される前記書込／
読出制御信号ＴＷ、あるいは半導体集積回路内部で生成
される書込／読出制御信号ＴＷ′に従って行われる。
又、このような制御は、前記インバータゲート８７b 、
８８及び前記バッファゲート８７a 又前記ＮＯＲ論理ゲ
ート８９を用いながら、２つの前記トランスファゲート
を択一的にオンとすることになって行われる。

【００７０】更に、前記選択入出力回路８０にあって
は、前記センス線Ｓ１〜Ｓ２５５に対して、１つずつ、
前記センスアンプ８２が設けられている。又、各センス
線Ｓ１〜Ｓ２５５と、一方の前記トランスファゲートと
の間と、又、各センス線Ｓ１〜Ｓ２５５に対して設けら
れた前記センスアンプ８２と他方の前記トランスファゲ
ートとの間に、それぞれ、前記ＮチャネルＭＯＳトラン
ジスタ８４が設けられている。

【００７１】これらセンス線Ｓ１〜Ｓ２５５それぞれに
対して１対設けられた前記ＮチャネルＭＯＳトランジス
タ８４のゲートへは、いずれも、対応する前記Ｙアドレ
スデコード信号Ｓa １〜Ｓa ２５５が入力されるもので
ある。これによって、対応する前記Ｙアドレスデコード
信号Ｓa １〜Ｓa ２５５が選択されると、そのセンス線
Ｓ１〜Ｓ２５５は、２つの前記トランスファゲートへ選
択的に接続されるものである。

【００７２】以下、いずれも本実施例に用いることがで
きる、前記テストセルの第１例〜第６例を順に説明す
る。

【００７３】なお、これらのテストセルは、いずれも、
本発明が主として適用されている部分である。又、以下
の説明にあっては、プローブ線Ｐは、前記プローブ線Ｐ
１〜Ｐ２５５のいずれか１つを示すものである。又、セ
ンス線Ｓは、前記センス線Ｓ１〜Ｓ２５５のいずれか１
つを示すものである。又、説明されるテストセルは、こ
れらプローブ線Ｐ及びセンス線Ｓの交叉点に対応して設
けられたものである。

【００７４】まず、図９は、前記テストセルの第１例の
回路図である。

【００７５】該テストセルは、テストデータ記憶回路２
と、テストデータ入出力スイッチ３とにより構成され
る。

【００７６】該テストセルは、被テスト回路中のノード
Ａ（図中破線で示される）の論理状態をモニタするため
に用いられる。あるいは、該ノードＡに対して論理状態
を強制設定するために用いられる。即ち、被テスト回路
中で論理状態を出力している出力回路４が出力する論理
状態に変えて、該ノードＡへと強制的に所定の論理状態
を設定するために用いられるものである。

【００７７】まず、前述のような前記ノードＡの論理状
態のモニタは、従来からの前記交叉チェックテスト方法
と同様に、前記プローブ線Ｐへ入力される信号にて前記
テストデータ入出力スイッチ３をオンとし、前記ノード
Ａの論理状態を前記センス線Ｓを得て読み出すというも
のである。

【００７８】一方、前述のような前記ノードＡへの論理
状態の強制設定は、前記プローブ線Ｐに入力される信号
にて前記テストデータ入出力スイッチ３をオンとする。
これによって、前記センス線Ｓを得て、前記テストデー
タ記憶回路２へと、強制設定しようとする論理状態を書
き込むことができる。又、このような該テストデータ記
憶回路２へと書き込まれ、一時保持された論理状態は、
前記テストデータ入出力スイッチ３が例えオフとなって
も、前記ノードＡへと出力される。これによって、該ノ
ードＡの論理状態が強制設定される。

【００７９】このように、前記テストセルの第１例にあ
っても、前記半導体集積回路へ作り込まれた被テスト回
路をテストする際、被テスト回路中の前記ノードＡの論
理状態の設定をより容易に行うことができる。例えば、
従来の如く、多数のテストベクタを入力し、前記出力回
路４の出力が所望の論理状態となるようにするというよ
うな、手間のかかる作業は不要となるものである。又、
本テストセルによれば、従来の交叉チェックテスト方法
と同様に、前記ノードＡの論理状態をモニタすることも
可能である。

【００８０】図１０は、前記テストセルの第２例の回路
図である。

【００８１】この図１０に示される前記テストセルは、
前記テストデータ記憶回路２と同様に用いられるラッチ
回路２a と、ＮチャネルＭＯＳトランジスタ３a と、Ｐ
チャネルＭＯＳトランジスタ３b と、インバータゲート
３c とにより構成されている。特に、前記ＮチャネルＭ
ＯＳトランジスタ３a と前記ＰチャネルＭＯＳトランジ
スタ３b とによって、トランスファゲートが構成され
る。又、該トランスファゲートと前記インバータゲート
３c とによって、前記テストデータ入出力スイッチ３に
相当するものが構成されている。

【００８２】図１１は、前記テストセルの第２例に用い
られる前記ラッチ回路の回路図である。

【００８３】この図１１に示される如く、前記ラッチ回
路２a は、一般的なフリップフロップ回路である。該ラ
ッチ回路は、ＰチャネルＭＯＳトランジスタ９４a 及び
９４b と、ＮチャネルＭＯＳトランジスタ９５a 及び９
５b にて構成されている。

【００８４】前記ＰチャネルＭＯＳトランジスタ９４a
と前記ＮチャネルＭＯＳトランジスタ９５a で構成され
るインバータゲートの入力及び出力と、前記前記Ｐチャ
ネルＭＯＳトランジスタ９４b と前記ＮチャネルＭＯＳ
トランジスタ９５b とで構成されるインバータゲートの
入力と出力とは、交互に互いに接続されている。これに
よって、フリップフロップが構成されているものであ
る。又、前記ＰチャネルＭＯＳトランジスタ９４a 及び
前記ＮチャネルＭＯＳトランジスタ９５a で構成される
インバータゲートの入力が、前記ノードＡや前記トラン
スファゲート等に接続されるものである。

【００８５】以上、前記図１０及び前記図１１を用いて
説明した本テストセルの第２例についても、その動作は
前記第１例のものと同様であり、同様の効果を得ること
ができる。即ち、所望のノードの論理状態をモニタした
り、あるいは所望のノードの論理状態を強制設定するこ
とができる。

【００８６】図１２は、前記テストセルの第３例の回路
図である。

【００８７】この図１２に示される如く、前記テストセ
ルの第３例は、前記テストデータ記憶回路２と、前記テ
ストデータ入出力スイッチ３とを備える。更に、該第３
例にあっては、テストデータ設定線ＰＢの信号にてオン
オフが制御されるテスト状態設定スイッチ５を有する。

【００８８】該テスト状態設定スイッチ５は、その一方
の接点が、前記ノードＡへと信号を出力する被テスト回
路中の前記出力回路４のその出力に接続されている。
又、該テスト状態設定スイッチ５は、その他方の接点
が、前記テストデータ記憶回路２のその出力に接続され
ている。従って、該テスト状態設定スイッチ５は、前記
テストデータ設定線ＰＢの信号によって、前記出力回路
４の出力と、前記テストデータ記憶回路２及び前記ノー
ドＡとの間をオンオフするものである。

【００８９】このような本テストセルの第３例にあって
は、前記ノードＡの論理状態をモニタする際には、前記
プローブ線Ｐによる信号にて前記テストデータ入出力ス
イッチ３をオンとすると共に、前記テストデータ設定線
ＰＢの信号にて前記テスト状態設定スイッチ５をオンと
する。これによって、前記ノードＡへ接続する前記出力
回路４による論理状態を、前記センス線Ｓを経て、半導
体集積回路外部からモニタすることができる。

【００９０】又、前記ノードＡに対して前記センス線Ｓ
を経て所望の論理状態を強制設定する際には、まず、前
記テストデータ設定線ＰＢの信号にて前記テスト状態設
定スイッチ５をオフとする。この後、前記プローブ線Ｐ
の信号にて前記テストデータ入出力スイッチ３をオンと
しながら、前記センス線Ｓを経て、当該半導体集積回路
外部から強制設定しようとする所望の論理状態を前記テ
ストデータ記憶回路２へと書き込む。該テストデータ記
憶回路２へと書き込まれ、一時保持された論理状態によ
って、前記ノードＡの論理状態が強制設定されるもので
ある。

【００９１】なお、本テストセルの第３例において、前
記通常モードにあっては、前記プローブ線Ｐの信号にて
前記テストデータ入出力スイッチ３をオフとし、前記テ
ストデータ設定線ＰＢの信号にて前記テスト状態設定ス
イッチ５をオンとする。これによって、前記出力回路４
と前記ノードＡとの接続がなされ、通常の内部回路構成
となる。

【００９２】このような本テストセルの第３例において
も、前記テストセルの第１例と同様の作用効果を得るこ
とができる。特に、本テストセルの第３例にあっては、
前記テストデータ記憶回路２に一時保持された論理状態
にて、前記ノードＡの論理状態を強制設定する際、前記
テスト状態設定スイッチ５を前述のようにオフとするこ
とで、前記テストデータ記憶回路２の出力する論理状態
と前記出力回路４が出力する論理状態とが競合してしま
うことを低減することができる。従って、このような論
理状態の強制設定の際、より確実にその論理状態を設定
することが可能である。

【００９３】図１３は、前記テストセルの第４例の回路
図である。

【００９４】この図１３に示される如く、本テストセル
の第４例にあっては、前記テストセルの第３例の変形例
となっている。

【００９５】即ち、前記テストデータ記憶回路２がラッ
チ回路２a とされている。又、前記テストデータ入出力
スイッチ３が、ＮチャネルＭＯＳトランジスタ３a と、
ＰチャネルＭＯＳトランジスタ３b と、インバータゲー
ト３c とにより構成されている。又、前記テスト状態設
定スイッチ５が、ＮチャネルＭＯＳトランジスタ５a
と、ＰチャネルＭＯＳトランジスタ５b と、インバータ
ゲート５c とにより構成されている。前記ＮチャネルＭ
ＯＳトランジスタ５a と、前記ＰチャネルＭＯＳトラン
ジスタ５b とによって、トランスファゲートが構成され
ているものである。

【００９６】なお、前記ラッチ回路２a は、前記図１１
で示されるものである。このような本テストセルの第４
例にあっても、前記テストセルの第３例と同様の作用効
果を得ることができるものである。

【００９７】なお、前記テストセルの第３例及び第４例
において、前記テストデータ設定線ＰＢの、複数の前記
プローブ線Ｐ（プローブ線Ｐ１〜Ｐ２５５のうちの２本
以上）を１本として、共通のものとしてもよい。これに
よって、半導体集積回路上のパターンを簡便化すること
ができる。

【００９８】あるいは、前記テストデータ設定線ＰＢ
を、複数の前記プローブ線Ｐ１〜Ｐ２５５に対応してそ
れぞれ独立して設けるようにしてもよい。この場合、各
テストセル毎に、前記テスト状態設定スイッチ５のオン
オフを制御することができ、より多様な形態でのテスト
が可能である。

【００９９】なお、複数の前記プローブ線Ｐ１〜Ｐ２５
５に対応してこのように前記テストデータ設定線ＰＢを
複数備えるようにした場合、対応する前記プローブ線Ｐ
と前記テストデータ接点線ＰＢとについて、相互に逆位
相の信号を伝達するようにしてもよい。あるいは、この
ように逆位相とする場合、前記プローブ線Ｐの信号に
て、前記インバータゲート５c の出力に代えてもよく、
この場合、該インバータゲート５c 及び前記テストデー
タ設定線ＰＢの削減を図ることが可能である。

【０１００】なお、前記テストセルの第３例について
は、前記プローブ線Ｐの信号を前記テストデータ設定線
ＰＢの信号に代用する場合、インバータゲートが１つ必
要とされる。従って、該テストセルの第３例にあって
は、前記テストデータ設定線ＰＢを削減して１つインバ
ータゲートを追加するか、あるいは該テストデータ設定
線ＰＢを設けながら前記インバータゲートの追加をしな
いか選択する必要がある。これは、配線領域の余剰状況
や、セルの余剰状況を配慮しながら決定すればよい。

【０１０１】図１４は、前記テストセルの第５例の回路
図である。

【０１０２】この図１４に示される如く、本テストセル
の第５例にあっては、前記図９に示した前記テストセル
の第１例と同様に、前記テストデータ記憶回路２と、前
記テストデータ入出力スイッチ３とを備える。更に、本
テストセルの第５例にあっては、切替スイッチＳＷ１及
びＳＷ２で構成されるテスト切替回路を備えている。こ
れら切替スイッチＳＷ１及びＳＷ２の切替えは次のよう
に行う。

【０１０３】（１）通常モード（前記ノードＡの論理状
態のモニタ無し）。前記切替スイッチＳＷ１について
は、接点c と接点b とをオンとする。前記切替スイッチ
ＳＷ２については、接点c と接点b とをオンにする。

【０１０４】（２）通常動作を行いながら、前記ノード
Ａの論理状態のモニタを行う。前記切替スイッチＳＷ１
について、接点c と接点b とをオンにする。前記切替ス
イッチＳＷ２について、接点c と接点a をオンとする。

【０１０５】（３）前記出力回路４の出力論理状態をモ
ニタし、前記ノードＡをハイインピーダンスにする。前
記切替スイッチＳＷ１については、接点c と接点a とを
オンにする。前記切替スイッチＳＷ２については、接点
c と接点a とをオンにする。

【０１０６】（４）前記出力回路４の出力をオープンに
し、前記ノードＡの論理状態を半導体集積回路外部から
強制設定する。前記切替スイッチＳＷ１については、接
点c と接点a とをオンにする。前記切替スイッチＳＷ２
については、接点c と接点b とをオンにする。

【０１０７】このように本テストセルの第５例によれ
ば、前記テスト切替回路を備えることで、より多様な形
態のテストを行うことができる。例えば、前記ノードＡ
をハイインピーダンスにし、該ノードＡと前記出力回路
４との接続を遮断しながらテストすることもできる。あ
るいは、前述のように、前記出力回路４の出力をオープ
ンにしながら、前記ノードＡの論理状態を強制設定する
ことができる。

【０１０８】図１５は、前記テストセルの第６例の回路
図である。

【０１０９】本テストセルの第６例については、前記テ
ストセルの第５例と類似したものであり、デマルチプレ
クサＳＷ３及びマルチプレクサＳＷ４とによる前記テス
ト切替回路を備えるものである。前記デマルチプレクサ
ＳＷ３は、第２プローブ線ＰＴＡにより、その切替方向
が制御される。前記マルチプレクサＳＷ４は、第３プロ
ーブ線ＰＴＢの信号により、その切替方向が制御され
る。又、このようなテスト切替回路の操作は、次の通り
である。

【０１１０】（１）通常モード（前記ノードＡのモニタ
はしない）。前記デマルチプレクサＳＷ３については、
入力c と出力b とを接続する。前記マルチプレクサＳＷ
４については、入力b と出力c とを接続する。

【０１１１】（２）通常動作をさせながら、前記ノード
Ａのモニタを行う。前記デマルチプレクサＳＷ３につい
ては、入力c と出力a とを接続する。前記マルチプレク
サＳＷ４については、入力a と出力c とを接続する。

【０１１２】（３）前記出力回路４の出力の論理状態を
モニタしながら、前記ノードＡはハイインピーダンスに
する。前記デマルチプレクサＳＷ３については、入力c
と出力a を接続する。前記マルチプレクサＳＷ４につい
ては、入力b と出力c とを接続する。

【０１１３】（４）前記出力回路４の出力をオープンに
し、前記ノードＡの論理状態を半導体集積回路外部から
強制設定する。前記デマルチプレクサＳＷ３について
は、入力c と出力b とを接続する。前記マルチプレクサ
ＳＷ４については、入力a と出力c とを接続する。

【０１１４】このような本テストセルの第６例について
も、前記デマルチプレクサＳＷ３と前記マルチプレクサ
ＳＷ４とによる前記テスト切替回路を備えることで、前
記テストセルの第５例と同様、多様な形態でテストを行
うことが可能である。従って、種々の状況に即したテス
トが可能であり、様々なテスト条件の設定、様々な形態
での回路のモニタが可能であり、テスト作業能率を向上
することが可能である。

【０１１５】

【発明の効果】以上説明したとおり、本発明によれば、
半導体集積回路へ作り込まれた被テスト回路をテストす
る際、被テスト回路中の各ノードの論理状態の設定をよ
り容易に行えるようにすることができる。又、被テスト
回路の出力端子にラッチ回路を付けることによって、外
部より任意の信号を該出力端子（次段の入力端子）に入
力することができる。更には、テスト対象となる半導体
集積回路中の被テスト回路にあって、所望のノードの論
理状態を読み出したり、あるいはその論理状態を強制設
定する操作について、そのタイミング等、より多様な操
作形態を提供することができる。従って、このようなこ
と等により、そのテスト作業能率及び不良解析を向上す
ることができる等の優れた効果を得ることができる。

【図面の簡単な説明】

【図１】本発明が適用された実施例の半導体集積回路の
構成を示すブロック図

【図２】前記実施例に用いられるテストモード検出回路
の回路図

【図３】前記実施例に用いられるＸセレクタあるいはＹ
セレクタの構成を示すブロック図

【図４】前記実施例の前記Ｘセレクタあるいは前記Ｙセ
レクタに用いられるセレクタの回路図

【図５】前記実施例に用いられるＸアドレスデコーダあ
るいはＹアドレスデコーダの回路図

【図６】前記実施例に用いられるテストマトリックスの
回路図

【図７】前記実施例に用いられるデータセレクタの回路
図

【図８】前記実施例に用いられる選択入出力回路の回路
図

【図９】前記実施例に用いられるテストセルの第１例の
回路図

【図１０】前記実施例に用いられるテストセルの第２例
の回路図

【図１１】前記テストセルの第２例に用いられるラッチ
回路の回路図

【図１２】前記実施例に用いられるテストセルの第３例
の回路図

【図１３】前記実施例に用いられるテストセルの第４例
の回路図

【図１４】前記実施例に用いられるテストセルの第５例
の回路図

【図１５】前記実施例に用いられるテストセルの第６例
の回路図

【符号の説明】

２…テストデータ記憶回路 ２a …ラッチ回路（前記テストデータ記憶回路として用
いられるもの） ３…テストデータ入出力スイッチ ４…出力回路 ５…テスト状態設定スイッチ １０…Ｘセレクタ １２…Ｙセレクタ １４…セレクタ ３０…データセレクタ ５０…テストモード検出回路 ６０…Ｘアドレスデコーダ ６２…Ｙアドレスデコーダ ８０…選択入出力回路 ８２…センスアンプ １００…テストマトリックス ＩＸ１〜ＩＸ８、ＩＹ１〜ＩＹ８…入力ピン（又は入力
信号） ＴＳＴ…入力ピン（又はテストモード入力信号） ＴＳ…テストモード信号 ＴＤＩ…入出力ピン（又はデータ入出力信号） ＴＤa …データ入出力信号 ＴＤb …入出力信号 ＴＷ…書込／読出制御信号 ＩＸ１a 〜ＩＸ８a 、ＩＸ１b 〜ＩＸ８b 、ＩＹ１a 〜
ＩＹ８a 、ＩＹ１b 〜ＩＹ８b …入力信号 Ｐ１〜Ｐ２５５、Ｐi …プローブ信号（又はプローブ
線） ＰＢ…テストデータ設定線 ＰＴＡ…第２プローブ信号（又は第２プローブ線） ＰＴＢ…第３プローブ信号（又は第３プローブ線） Ｓa １〜Ｓa ２５５…Ｙアドレスデコーダ信号 Ｓ１〜Ｓ２５５、Ｓi …センス信号（又はセンス線）

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】被テスト回路中のノードからテストモニタ
   される論理状態、あるいは、該ノードに対して強制設定
   する論理状態を一時保持するテストデータ記憶回路と、 その一方の接点が前記テストデータ記憶回路に接続さ
   れ、その他方の接点が複数のセンス線のうちの１本に接
   続され、その切替選択入力が複数のプローブ線のうちの
   １本に接続され、該切替選択入力へと入力される信号に
   従って、前記一方の接点と前記他方の接点との間をオン
   オフするテストデータ入出力スイッチと、 前記テストデータ記憶回路と前記ノードとの間にあっ
   て、該ノードから該テストデータ記憶回路へテストモニ
   タされる論理状態を伝達するモニタ信号回路と、該テス
   トデータ記憶回路から該ノードへ強制設定する論理状態
   を伝達するセット信号回路との、少なくともこれら２つ
   の信号回路を切り替えるテスト切替回路とを備え、 前記テスト切替回路を操作しながら、又、前記テストデ
   ータ入出力スイッチをオンとすることで、前記ノードの
   論理状態のテストモニタあるいは強制設定を、対応する
   前記センス線を経て行う ことを特徴とする半導体集積回
   路。
2. 【請求項２】請求項１において、前記テスト切替回路
   が、 １つの入力を、２つの出力のいずれか一方へ切替えるデ
   マルチプレクサと、 ２つの入力のいずれか一方を１つの出力へ切替えるマル
   チプレクサとを有し、 前記デマルチプレクサの入力が、前記ノードへと信号を
   出力する前記被テスト回路中の出力回路のその出力に接
   続され、前記マルチプレクサの出力が、該出力回路のそ
   の出力から分離された前記ノードに接続され、 前記デマルチプレクサの一方の出力と前記マルチプレク
   サの一方の入力とが接続され、前記デマルチプレクサの
   他方の出力と前記マルチプレクサの他方の入力とが接続
   され、 このようにデマルチプレクサとマルチプレクサとで接続
   された２つの接続点のいずれか一方が、前記テストデー
   タ記憶回路に接続されていることを特徴とする半導体集
   積回路。