JP3385619B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特に同一ワード線につながる全メモリセルを単位と
して並列に試験を行うためのラインモードテスト回路を
内蔵した半導体記憶装置に関する。

【０００２】

【従来の技術】図５に従来用いられているこの種の半導
体記憶装置の一例を示す。フォールデッドビット線構成
をとり、１０１，１０２がそのビット線ペア、１０３〜
１０６が各ビット線を示している。ビット線とワード線
１０７〜１１０との交点にメモリセル１１１〜１１８が
配置されている。各ビット線ペアにはセンスアンプ１１
９，１２０が接続されている。ビット線ペア１０１はＮ
チャネル形トランスファゲート１２１および１２２とを
介して、またビット線ペア１０２はＮチャネル形トラン
スファゲート１２３および１２４を介してＩ／Ｏ線１２
５および１２６に接続される。各ビット線ペア１０３，
１０４，１０５，１０６はそれぞれＮチャネル形トラン
ジスタ１２７，１２８，１２９，１３０のゲートに接続
される。これらの各トランジスタのソース、ドレインの
片側は接地電位に、残りの片側はエラー検出線１３１ま
たは１３２の一方にそれぞれ接続されている。以下、こ
の回路の動作について説明する。

【０００３】まず、書き込み動作時において任意のワー
ド線、例えば、ワード線１０７を活性化させたとする
と、メモリセル１１１，１１２が活性化される。この
後、コラムアドレス信号Ｙｉ，Ｙｉ＋１を同時に活性化
することによりメモリセル１１１，１１２に同一データ
が同時に書き込まれる。ワード線のアドレスを変化させ
上記の動作を繰り返すことによりアレイ上のすべてのメ
モリセルに対して書き込みを完了する。読み出し比較時
には、まず、任意のワード線、例えばワード線１０７を
活性化させるとメモリセル１１１，１１２が活性化され
る。この後、コラムアドレス信号Ｙｉ，Ｙｉ＋１を同時
に活性化することにより、メモリセル１１１，１１２か
ら正常ならば同一データが同時に読みだされる。このと
き、エラー検出線１３１，１３２は読みだされたデータ
によって高レベル（Ｈ）か低レベル（Ｌ）かが統一的に
決定される。しかし、エラーが発生するとエラー検出線
１３１，１３２はともにＬとなるため、エラーが検出さ
れる。１３３は検出線制御回路、１３４は比較回路、１
３５はテスト結果の出力回路、１３６は出力端子であ
る。

【０００４】

【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているため、ラインモードテス
ト実行時にビット線ペアの両ビット線がともにＬである
ようなエラーが検出できないなどの問題点があった。こ
の発明は上記のような問題点を解消するためになされた
もので、ラインモードテスト実行時にビット線ペアの両
ビット線がともにＬになるようなエラーの検出も可能な
半導体記憶装置を得ることを目的とする。

【０００５】

【課題を解決するための手段】この発明は、各ビット線
のそれぞれについて２本のエラー検出経路を割り当てる
もので、特に第１の発明は、メモリセルにビット線を介
して接続されてエラー検出のための信号が出力されるテ
スト読み出し経路と、そのテスト読み出し経路に接続さ
れてメモリセルに記憶されたデータのレベルを示す第１
の出力とこれとは異なるレベルを示す第２の出力とが得
られるエラー検出経路とを備え、エラー検出経路を、第
１の出力が得られる第１のエラー検出経路と、第２の出
力が得られる第２のエラー検出経路とから構成し、第１
のエラー検出経路を、ビット線から読み出される信号が
ゲートに入力されてソース・ドレインの一方より第１の
出力が得られる第１導電形のＭＯＳトランジスタから構
成し、第２のエラー検出経路を、ビット線から読み出さ
れる信号がゲートに入力されてソース・ドレインの一方
より第２の出力が得られる第２導電形のＭＯＳトランジ
スタから構成するようにした。ここで、例えば、第１導
電形のＭＯＳトランジスタと第２導電形のＭＯＳトラン
ジスタとのソース、ドレインの一方を接地電位または電
源電位に、他方をそれぞれ第１および第２の任意ライン
に接続し、これらのラインをエラー検出経路とした。

【０００６】また、本発明は、メモリセルそれぞれにビ
ット線を介して接続されてメモリセルに記憶されたデー
タの読み出しのためのデータ読み出し経路と、メモリセ
ルそれぞれにビット線を介してデータ読み出し経路とは
別に接続されてエラー検出のための信号が出力されるテ
スト読み出し経路と、テスト読み出し経路に接続されて
データのレベルを示す第１の出力とこれとは異なるレベ
ルを示す第２の出力とが得られるエラー検出経路とを備
え、エラー検出経路を、第１の出力が得られる第１のエ
ラー検出経路と、第２の出力が得られる第２のエラー検
出経路とから構成し、第１のエラー検出経路を、ビット
線から読み出される信号がゲートに入力されてソース・
ドレインの一方より第１の出力が得られる第１導電形の
ＭＯＳトランジスタから構成し、第２のエラー検出経路
を、ビット線から読み出される信号がゲートに入力され
てソース・ドレインの一方より第２の出力が得られる第
２導電形のＭＯＳトランジスタから構成したものであ
る。

【０００７】

【作用】２本の第１と第２のエラー検出経路は、例え
ば、相反するトランジスタを介し、同一のビット線から
異なる出力を得る。同一ワード線上の全メモリセルに同
一データを書き込み、それを同時に読み出したとすれ
ば、正常である限り、２本の第１と第２のエラー検出経
路は異なるレベルを示し、しかも第１と第２のエラー検
出経路に期待値を書き込んでやってもそのレベルは保持
される。これに対しいずれかのビット線が期待値と異な
るレベルを示していると、第１と第２のエラー検出経路
は期待値の書き込みにより両方とも同じレベルを示すよ
うになる。そこで、このレベルの変化によりエラーの有
無が検出される。

【０００８】

【実施例】以下、図１を用いてこの発明の一実施例を説
明する。図１は本実施例の半導体記憶装置のアレイの構
成を示す図である。１，２はフォールデッドビット構成
におけるビット線ペア、３，４および５，６はその各ビ
ット線を示している。ビット線３〜６とワード線７〜１
０との交点にメモリセル１１〜１８が配置されている。
各ビット線ペアにはセンスアンプ１９，２０が接続され
ている。ビット線ペア１はＮチャネル形トランスファゲ
ート２１，２２を介して、またビット線ペア２はＮチャ
ネル形トランスファゲート２３，２４を介してそれぞれ
Ｉ／Ｏ線２５，２６に接続される。各ビット線ペア３，
４，５，６はそれぞれＰチャネル形トランジスタ２９，
３１，３３，３５のゲートおよびＮチャネル形トランジ
スタ３０，３２，３４，３６のゲートに接続される。こ
れらの各トランジスタのソース、ドレインの片側は接地
電位に、残りの片側はエラー検出線（検出経路）３８ま
たは３９の一方にそれぞれ接続されている。エラー検出
線３８，３９は期待値書き込み回路３７および比較回路
４０に接続されている。以下、この回路の動作について
説明する。

【０００９】まず、書き込み動作時において任意のワー
ド線例えばワード線７を活性化させたとするとメモリセ
ル１１，１２が活性化される。この後、コラムアドレス
信号Ｙｉ，Ｙｉ＋１を同時に活性化することによりメモ
リセル１１，１２に同一データが同時に書き込まれる。
ワード線のアドレスを変化させ上記の動作を繰り返すこ
とにより、アレイ上のすべてのメモリセルに対して書き
込みを完了する。読み出し比較時には、まず、任意のワ
ード線例えばワード線７を活性化させたとするとメモリ
セル１１，１２が活性化される。その後に期待値書き込
み回路３７によりエラー検出線３８，３９に対して期待
値の書き込みを行う。例えば、Ｉ／Ｏ線２５がＨレベ
ル、Ｉ／Ｏ線２６がＬレベルならばエラー検出線３８は
Ｈレベル、エラー検出線３９はＬレベルに書き込まれよ
うとする。読みだされたデータが正常であれば、書き込
まれた各エラー検出線のレベルは保持される。これに対
しいずれかのビット線が期待値と異なるレベルを示した
場合には、エラー検出線のレベルは両方ともＬレベルを
示すようになる。このレベルの変化を比較回路４０で比
較することによりエラーの有無を検出する。検出された
エラー信号は出力回路４１を通して出力端子４２より出
力される。ワード線のアドレスを変化させ上記の動作を
繰り返すことにより、アレイ上のすべてのメモリセルに
対して読み出し比較動作を完了する。

【００１０】次に他の実施例について説明する。図２は
この発明の第２の実施例を示す回路図で、図１と同一符
号は同一もしくは相当部分を示している。本実施例にお
いては、各ビット線３，４，５，６はそれぞれＰチャネ
ル形トランジスタ４３，４５，４７，４９のゲートおよ
びＮチャネル形トランジスタ４４，４６，４８，５０の
ゲートに接続される。これらの各トランジスタのソー
ス、ドレインの片側は電源電位に、残りの片側はエラー
検出線（検出経路）５１，５２に接続されている。エラ
ー検出線５１，５２は期待値書き込み回路５３および比
較回路５４に接続されている。以下、この回路の動作に
ついて説明する。

【００１１】書き込み動作時において任意のワード線例
えばワード線７を活性化させたとするとメモリセル１
１，１２が活性化される。この後、コラムアドレス信号
Ｙｉ，Ｙｉ＋１を同時に活性化することによりメモリセ
ル１１，１２に同一データが同時に書き込まれる。ワー
ド線のアドレスを変化させ上記の動作を繰り返すことに
よりアレイ上のすべてのメモリセルに対して書き込みを
完了する。読み出し比較時にはまず、任意のワード線例
えばワード線７を活性化させたとするとメモリセル１
１，１２が活性化される。この後、コラムアドレス信号
Ｙｉ，Ｙｉ＋１を同時に活性化することによりメモリセ
ル１１，１２から正常ならば同一データが同時に読みだ
される。この後エラー検出線５１，５２に対して期待値
を書き込む動作を行う。例えばＩ／Ｏ線２５がＨレベ
ル、Ｉ／Ｏ線２６がＬレベルならばエラー検出線５１は
Ｈレベル、エラー検出線５２はＬレベルに書き込まれよ
うとする。読みだされたデータが正常であれば書き込ま
れたエラー検出線のレベルは保持される。これに対しい
ずれかのビット線が期待値と異なるレベルを示した場合
エラー検出線のレベルは両方ともＨレベルを示すように
なる。このレベルの変化を比較回路５４で比較すること
によりエラーの有無を検出する。検出されたエラー信号
は出力回路５５を通して出力端子５６より出力される。
ワード線のアドレスを変化させ上記の動作を繰り返すこ
とにより、アレイ上のすべてのメモリセルに対して読み
出し比較動作を完了する。

【００１２】図３はこの発明の第３の実施例を示す回路
図で、図１と同一符号は同一もしくは相当部分を示して
いる。本実施例においては、ビット線ペア１は、Ｎチャ
ネル形トランスファゲート５７，５８で示す書き込み制
御トランジスタとコラム選択信号Ｙｉの入力するＮチャ
ネル形トランスファゲート６１，６２を介して、またビ
ット線ペア２はＮチャネル形トランスファゲート５９，
６０で示す書き込み制御トランジスタとコラム選択信号
Ｙｉ＋１の入力するＮチャネル形トランスファゲート６
３，６４を介して書き込み線６６，６７に接続される。
６５は書き込み制御線である。

【００１３】各ビット線３，４，５，６はそれぞれＰチ
ャネル形トランジスタ６８，７０，７２，７４のゲート
およびＮチャネル形トランジスタ６９，７１，７３、７
５のゲートに接続される。これらの各トランジスタのソ
ース、ドレインの片側はそれぞれコラム選択信号の入力
するＮチャネル形トランスファゲート７６，７７，７
８，７９，８０，８１，８２，８３を介して接地電位
に、残りの片側は読み出し兼用エラー検出線（検出経
路）８４，８５に接続されている。読み出し兼用エラー
検出線８４，８５は読み出しラインモードテスト切り換
え回路８８および８９によって、通常の読み出し時は読
み出し線プリチャージ回路８６および読み出し信号増幅
回路９０に接続され、ラインモードテスト時には期待値
書き込み回路８７および比較回路９１に接続される。以
下、この回路の動作について説明する。

【００１４】まず、書き込み動作時において任意のワー
ド線例えばワード線７を活性化させたとするとメモリセ
ル１１，１２が活性化される。この後、書き込み制御線
６５を活性化し、コラムアドレス信号Ｙｉ，Ｙｉ＋１を
同時に活性化し書き込み線６６，６７を通して期待値を
書き込むことによりメモリセル１１，１２に同一データ
が同時に書き込まれる。ワード線のアドレスを変化させ
上記の動作を繰り返すことによりアレイ上の全てのメモ
リセルに対して書き込みを完了する。読み出し比較時に
はまず、任意のワード線例えばワード線７を活性化させ
たとするとメモリセル１１，１２が活性化される。この
後、コラムアドレス信号Ｙｉ，Ｙｉ＋１を同時に活性化
することによりメモリセル１１，１２から正常ならば同
一データが同時に読みだされる。予め期待値を書き込ん
だエラー検出線８４，８５に対してワード線７に接続さ
れる全てのメモリセルから期待値と同一のデータが読み
だされればエラー検出線８４，８５のレベルは保持され
る。しかし、いずれかのビット線が期待値と異なるレベ
ルを示した場合エラー検出線８４，８５のレベルは両方
ともＬレベルを示すようになる。このレベルの変化を比
較回路９１で比較することによりエラーの有無を検出す
る。検出されたエラー信号は出力回路９３を通して出力
端子９５より出力される。ワード線のアドレスを変化さ
せ上記の動作を繰り返すことによりアレイ上の全てのメ
モリセルに対して読み出し比較動作を完了する。これに
対し通常のデータ読み出し時には、読み出したデータが
出力回路９２を通して出力端子９４より出力される。

【００１５】図４はこの発明の第４の実施例を示す回路
図である。第３の実施例において、読み出しデータの出
力とエラー信号の出力とに１つの出力回路を共用するよ
うにしたもので、図３と同一符号は同一もしくは相当部
分を示している。本実施例では、選択回路９６の切り換
えにより、読み出し時には読み出し信号増幅回路９０
が、一方ラインモードテスト時には比較回路９１が、そ
れぞれ出力回路９７に接続される。

【００１６】

【発明の効果】以上のようにこの発明によれば、各ビッ
ト線の出力を、例えば、それぞれ相反するトランジスタ
を介して接続することで、それぞれ異なるレベルを示す
第１と第２のエラー検出経路に読み出せる構成としたこ
とにより、ラインモードテスト時にＨエラーでもＬエラ
ーでも検出することが可能となる。また、各メモリセル
から読み出されたデータがビット線を介して読み出され
る際に、読み出されたデータをトランジスタのゲートに
相当するノードで受け、複数のデータを同時に受けるこ
とができ、異なるレベルを示す第１と第２の検出経路に
読み出させる構成としたことにより、検出の効率を向上
させることができる。さらに、これを、複数のデータテ
ストに適用することで、高レベル（Ｈ）エラーでも低レ
ベル（Ｌ）エラーでも検出することが可能となり、エラ
ー検出の精度向上と時間短縮が可能となる。さらに、デ
ータ読み出しとエラー検出を兼用することも可能であ
り、読み出しの自由度が大きくできる。さらに、選択的
に、また、部分的に活性化させることができるので、デ
ータの読み出しやエラーの検出の自由度が大きくでき
る。

【図面の簡単な説明】

【図１】この発明の第１の実施例を示す回路図である。

【図２】第２の実施例を示す回路図である。

【図３】第３の実施例を示す回路図である。

【図４】第４の実施例を示す回路図である。

【図５】従来例を示す回路図である。

【符号の説明】

１，２ ビット線ペア ３〜６ ビット線 ７〜１０ ワード線 １１〜１８ メモリセル ２９，３１，３３，３５，４３，４５，４７，４９，６
８，７０，７２，７４Ｐチャネル形トランジスタ ３０，３２，３４，３６，４４，４６，４８，５０，６
９，７１，７３，７５Ｎチャネル形トランジスタ ３８，３９，５１，５２，８４，８５ エラー検出線 ７６〜８３ コラムアドレス信号をゲート入力とするＭ
ＯＳトランジスタ ８８，８９ 読み出しラインモードテスト切り換え回路 ９６ 選択回路 ９７ 兼用出力回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G11C 11/401 G11C 11/413

Claims (30)

(57)【特許請求の範囲】
1. 【請求項１】 複数のワード線と複数のビット線を備
   え、これらワード線とビット線との交点にメモリセルが
   配置された半導体記憶装置において、 前記メモリセルそれぞれにビット線を介して接続されて
   エラー検出のための信号が出力されるテスト読み出し経
   路と、 前記テスト読み出し経路に接続されて前記メモリセルに
   記憶されたデータのレベルを示す第１の出力とこれとは
   異なるレベルを示す第２の出力とが得られるエラー検出
   経路とを備え、 前記エラー検出経路は、 前記第１の出力が得られる第１のエラー検出経路と、 前記第２の出力が得られる第２のエラー検出経路とから
   構成され前記第１のエラー検出経路は、 前記ビット線から読み出される信号がゲートに入力され
   てソース・ドレインの一方より前記第１の出力が得られ
   る第１導電形のＭＯＳトランジスタから構成され、 前記第２のエラー検出経路は、 前記ビット線から読み出される信号がゲートに入力され
   てソース・ドレインの一方より前記第２の出力が得られ
   る第２導電形のＭＯＳトランジスタから構成されたこと
   を特徴とする半導体記憶装置。
2. 【請求項２】 複数のワード線と複数のビット線を備
   え、これらワード線とビット線との交点にメモリセルが
   配置された半導体記憶装置において、 前記メモリセルそれぞれにビット線を介して接続されて
   前記メモリセルに記憶されたデータの読み出しのための
   データ読み出し経路と、 前記メモリセルそれぞれにビット線を介して前記データ
   読み出し経路とは別に接続されてエラー検出のための信
   号が出力されるテスト読み出し経路と、 前記テスト読み出し経路に接続されて前記データのレベ
   ルを示す第１の出力とこれとは異なるレベルを示す第２
   の出力とが得られるエラー検出経路とを備え、 前記エラー検出経路は、 前記第１の出力が得られる第１のエラー検出経路と、 前記第２の出力が得られる第２のエラー検出経路とから
   構成され、 前記第１のエラー検出経路は、 前記ビット線から読み出される信号がゲートに入力され
   てソース・ドレインの一方より前記第１の出力が得られ
   る第１導電形のＭＯＳトランジスタから構成され、 前記第２のエラー検出経路は、 前記ビット線から読み出される信号がゲートに入力され
   てソース・ドレインの一方より前記第２の出力が得られ
   る第２導電形のＭＯＳトランジスタから構成されたこと
   を特徴とする半導体記憶装置。
3. 【請求項３】 複数のワード線と複数のビット線を備
   え、これらワード線とビット線との交点にメモリセルが
   配置された半導体記憶装置において、 前記メモリセルそれぞれにビット線を介して接続されて
   エラー検出のための信号が出力されるテスト読み出し経
   路と、 前記テスト読み出し経路に接続されて前記メモリセルに
   記憶されたデータのレベルを示す第１の出力とこれとは
   異なるレベルを示す第２の出力とが得られるエラー検出
   経路とを備え、 前記エラー検出経路は、 前記第１の出力が得られる第１のエラー検出経路と、 前記第２の出力が得られる第２のエラー検出経路とから
   構成され、 前記第１および第２のエラー検出経路に、それぞれ個別
   の期待値の書き込みを行う期待値書き込み回路を備え、 前記第１のエラー検出経路は、 前記ビット線から読み出される信号がゲートに入力され
   てソース・ドレインの一方より前記第１の出力が得られ
   る第１導電形のＭＯＳトランジスタから構成され、 前記第２のエラー検出経路は、 前記ビット線から読み出される信号がゲートに入力され
   てソース・ドレインの一方より前記第２の出力が得られ
   る第２導電形のＭＯＳトランジスタから構成されたこと
   を特徴とする半導体記憶装置。
4. 【請求項４】 複数のワード線と複数のビット線を備
   え、これらワード線とビット線との交点にメモリセルが
   配置された半導体記憶装置において、 前記メモリセルそれぞれにビット線を介して接続されて
   前記メモリセルに記憶されたデータの読み出しのための
   データ読み出し経路と、 前記メモリセルそれぞれにビット線を介して前記データ
   読み出し経路とは別に接続されてエラー検出のための信
   号が出力されるテスト読み出し経路と、 前記テスト読み出し経路に接続されて前記データのレベ
   ルを示す第１の出力とこれとは異なるレベルを示す第２
   の出力とが得られるエラー検出経路とを備え、 前記エラー検出経路は、 前記第１の出力が得られる第１のエラー検出経路と、 前記第２の出力が得られる第２のエラー検出経路とから
   構成され、 前記第１および第２のエラー検出経路に、それぞれ個別
   の期待値の書き込みを行う期待値書き込み回路を備え、 前記第１のエラー検出経路は、 前記ビット線から読み出される信号がゲートに入力され
   てソース・ドレインの一方より前記第１の出力が得られ
   る第１導電形のＭＯＳトランジスタから構成され、 前記第２のエラー検出経路は、 前記ビット線から読み出される信号がゲートに入力され
   てソース・ドレインの一方より前記第２の出力が得られ
   る第２導電形のＭＯＳトランジスタから構成されたこと
   を特徴とする半導体記憶装置。
5. 【請求項５】 請求項１〜４いずれか１項記載の半導体
   記憶装置において、 前記第１導電形のＭＯＳトランジスタと前記第２導電形
   のＭＯＳトランジスタのそれぞれのソース・ドレインの
   他方は接地電位に接続されたことを特徴とする半導体記
   憶装置。
6. 【請求項６】 請求項１〜４いずれか１項記載の半導体
   記憶装置において、 前記第１導電形のＭＯＳトランジスタと前記第２導電形
   のＭＯＳトランジスタのそれぞれのソース・ドレインの
   他方は電源電位に接続されたことを特徴とする半導体記
   憶装置。
7. 【請求項７】 複数のワード線と複数のビット線を備
   え、これらワード線とビット線との交点にメモリセルが
   配置された半導体記憶装置において、 前記メモリセルそれぞれに前記ビット線を介して接続さ
   れて前記メモリセルに対してデータを書き込むのための
   データ書き込み経路と、 前記メモリセルそれぞれに前記ビット線を介して前記デ
   ータ書き込み経路とは別に接続された信号読み出し経路
   と、 前記信号読み出し経路に接続されて前記データのレベル
   を示す第１の出力とこれとは異なるレベルを示す第２の
   出力とが得られる第１および第２の信号検出経路とを備
   え、 前記第１および第２の信号検出経路は、前記第１の出力
   を読み出すデータ読み出し経路とエラー検出のための前
   記第１及び第２の出力を読み出すテスト読み出し経路と
   に兼用されることを特徴とする半導体記憶装置。
8. 【請求項８】 請求項７記載の半導体記憶装置におい
   て、 前記第１の信号検出経路を構成する回路は、 前記ビット線から読み出される信号がゲートに入力され
   てソース・ドレインの一方より前記第１の出力が得られ
   る第１導電形のＭＯＳトランジスタから構成され、 前記第２の信号検出経路を構成する回路は、 前記ビット線から読み出される信号がゲートに入力され
   てソース・ドレインの一方より前記第２の出力が得られ
   る第２導電形のＭＯＳトランジスタから構成されたこと
   を特徴とする半導体記憶装置。
9. 【請求項９】 請求項８記載の半導体記憶装置におい
   て、 前記第１導電形のＭＯＳトランジスタと前記第２導電形
   のＭＯＳトランジスタのそれぞれのソース・ドレインの
   他方は接地電位に接続されたことを特徴とする半導体記
   憶装置。
10. 【請求項１０】 請求項８記載の半導体記憶装置におい
    て、 前記第１導電形のＭＯＳトランジスタと前記第２導電形
    のＭＯＳトランジスタのそれぞれのソース・ドレインの
    他方は電源電位に接続されたことを特徴とする半導体記
    憶装置。
11. 【請求項１１】 複数のワード線と複数のビット線を備
    え、これらワード線とビット線との交点にメモリセルが
    配置された半導体記憶装置において、 前記メモリセルからビット線を介して読み出されるデー
    タのエラー検出を行うテスト読み出し経路と、 前記テスト読み出し経路に接続されて前記データのレベ
    ルを示す第１の出力と、これとは異なるレベルを示す第
    ２の出力とが得られるエラー検出経路とを備え、 前記エラー検出経路は、 前記ビット線から読み出される信号がゲートに入力され
    てソース・ドレインの一方より前記第１の出力が得られ
    る第１導電形のＭＯＳトランジスタと、前記ビット線か
    ら読み出される信号がゲートに入力されてソース・ドレ
    インの一方より前記第２の出力が得られる第２導電形の
    ＭＯＳトランジスタとから構成される複数のエラー検出
    回路と、 複数の前記エラー検出回路に共通に設けられ、前記デー
    タのレベルを示す前記 第１の出力と、これとは異なるレ
    ベルを示す第２の出力を得るための、各々第１，第２の
    エラー検出線と を含む ことを特徴とする半導体記憶装
    置。
12. 【請求項１２】 請求項１１記載の半導体装置におい
    て、 前記第１及び第２のエラー検出線は、前記メモリセルに
    記憶されたデータの読み出し時と前記エラー検出の時と
    で兼用され、 前記第１及び第２のエラー検出線に プリチャージレベル
    を書きこむプリチャージ回路をさらに備えることを特徴
    とする半導体記憶装置。
13. 【請求項１３】 請求項１１記載の半導体装置におい
    て、 前記第１及び第２のエラー検出線は、前記メモリセルに
    記憶されたデータの読み出し時と前記エラー検出の時と
    で兼用され、 前記エラー検出の結果と前記メモリセルに記憶されてい
    るデータとのいずれかを選択出力する切り換え回路を更
    に備えることを特徴とする半導体記憶装置。
14. 【請求項１４】 請求項１１記載の半導体装置におい
    て、 前記第１及び第２のエラー検出線は、前記メモリセルに
    記憶されたデータの読み出し時と前記エラー検出の時と
    で兼用され、 前記第１及び第２のエラー検出線に プリチャージレベル
    を書きこむプリチャージ回路と、 前記エラー検出の結果を前記メモリセルに記憶されてい
    るデータとのいずれかを選択出力する切り換え回路と を
    さらに備えることを特徴とする半導体記憶装置。
15. 【請求項１５】 請求項１１〜１４いずれか１項記載の
    半導体記憶装において、 前記第１導電形のＭＯＳトランジスタと前記第２導電形
    のＭＯＳトランジスタのそれぞれのソース・ドレインの
    他方は、接地電位に接続された ことを特徴とする半導体
    記憶装置。
16. 【請求項１６】 請求項１１〜１４いずれか１項記載の
    半導体記憶装において、 前記第１導電形のＭＯＳトランジスタと前記第２導電形
    のＭＯＳトランジスタのそれぞれのソース・ドレインの
    他方は、電源電位に接続された ことを特徴とする半導体
    記憶装置。
17. 【請求項１７】 複数のワード線と複数のビット線を備
    え、これらワード線とビット線との交点にメモリセルが
    配置された半導体記憶装置において、 前記メモリセルより読み出されたデータの信号が読み出
    し信号としてゲートに入力するＭＯＳトランジスタが接
    続された信号検出経路と、前記メモリセルにデータを書
    き込むための信号経路とを備え、それらが個別に配置さ
    れ、かつ、前記信号検出経路はシリアルに挿入された選
    択トランジスタにより他の信号検出経路と分離されて選
    択的に活性化される ことを特徴とする半導体記憶装置。
18. 【請求項１８】 請求項１７記載の半導体記憶装置にお
    いて、 前記信号検出経路に接続されたＭＯＳトランジスタのゲ
    ートには、前記メモリセルより読み出される第１の読み
    出しデータの信号と、この第１の読み出しデータが反転
    した第２の読み出しデータの信号とが入力され、 前記第１の読み出しデータに対応する書き込みデータと
    前記第２の読み出しデータに対応する書き込みデータと
    を書き込む経路を備えた ことを特徴とする半導体記憶装
    置。
19. 【請求項１９】 請求項１７記載の半導体記憶装置にお
    いて、 前記信号経路は前記メモリセルにデータを書き込むため
    のトランスファーゲートを介して接続された ことを特徴
    とする半導体記憶装置。
20. 【請求項２０】 請求項１９記載の半導体記憶装置にお
    いて、前記データを書き込むためのトランスファーゲートを前
    記メモリセルにデータを書き込むときの書き込み信号に
    より制御する手段を備えた ことを特徴とする半導体記憶
    装置。
21. 【請求項２１】 請求項１７〜２０いずれか１項記載の
    半導体記憶装置において、同一のメモリセルに設けられた信号検出経路と信号経路
    とにそれらを選択する ための選択信号が入力される信号
    線が設けられている ことを特徴とする半導体記憶装置。
22. 【請求項２２】 請求項１７〜２１いずれか１項記載の
    半導体記憶装置において、前記信号検出経路によりデータの読み出しとエラー検出
    のための信号出力とが兼用される ことを特徴とする半導
    体記憶装置。
23. 【請求項２３】 請求項１７〜２１いずれか１項記載の
    半導体記憶装置において、前記ＭＯＳトランジスタは、そのソース・ドレインの一
    方より第１の出力が得られる第１導電形のＭＯＳトラン
    ジスタである ことを特徴とする半導体記憶装置。
24. 【請求項２４】 請求項１７〜２１いずれか１項記載の
    半導体記憶装置において、前記信号検出経路を構成する回路は、 前記メモリセルから読み出されたデータがゲートに入力
    してソース・ドレインの一方より第１の出力が得られる
    第１導電形のＭＯＳトランジスタから構成された第１の
    信号検出経路と、 前記メモリセルから読み出されたデータがゲートに入力
    してソース・ドレインの一方より第２の出力が得られる
    ＭＯＳトランジスタから構成された第２の信号検出経路
    と から構成された ことを特徴とする半導体記憶装置。
25. 【請求項２５】 請求項２４記載の半導体記憶装置にお
    いて、前記第２の信号検出経路を構成する回路は、前記第１導
    電形のＭＯＳトランジスタとは反対の導電形の第２の導
    電形を有する ことを特徴とする半導体記憶装置。
26. 【請求項２６】 請求項２３〜２５いずれか１項記載の
    半導体記憶装置において、前記ＭＯＳトランジスタのそれぞれのソース・ドレイン
    の他方は接地電位に接続された ことを特徴とする半導体
    記憶装置。
27. 【請求項２７】 請求項２３〜２５いずれか１項記載の
    半導体記憶装置において、前記ＭＯＳトランジスタのそれぞれのソース・ドレイン
    の他方は電源電位に接続された ことを特徴とする半導体
    記憶装置。
28. 【請求項２８】 請求項２２記載の半導体記憶装置にお
    いて、前記データの読み出しと前記エラー検出のための信号出
    力とのいずれかを選択する切り換え回路を備えた ことを
    特徴とする半導体記憶装置。
29. 【請求項２９】 複数のワード線と複数のビット線を備
    え、これらワード線とビット線との交点にメモリセルが
    配置された半導体記憶装置において、前記メモリセルからビット線を介して読み出されるデー
    タの検出を行う読み出し経路と、前記読み出し経路に接
    続されて前記データのレベル示す検出経路と、 読み出されたデータの論理レベルに応じて前記検出経路
    を２値方向にドライブする素子とを備え、 前記読み出し経路は、前記メモリセルからビット線を介
    して読み出されるデータのエラー検出を行うテスト読み
    出し経路と、前記テスト読み出し経路に接続されて前記
    データのレベルに対してエラー検出を行うエラー検出経
    路とを兼用するものであり、 ２組以上の前記素子が前記検出経路に接続され、 前記いずれかの素子を動作させる選択手段を備えた こと
    を特徴とする半導体記憶装置。
30. 【請求項３０】 請求項２９記載の半導体記憶装置にお
    いて、テスト時には複数の前記選択手段が同時に動作し、複数
    の読み出し信号が同一の検出経路に出力される ことを特
    徴とする半導体記憶装置。