JP3385619B2 - 半導体記憶装置 - Google Patents
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Description
し、特に同一ワード線につながる全メモリセルを単位と
して並列に試験を行うためのラインモードテスト回路を
内蔵した半導体記憶装置に関する。
体記憶装置の一例を示す。フォールデッドビット線構成
をとり、101,102がそのビット線ペア、103〜
106が各ビット線を示している。ビット線とワード線
107〜110との交点にメモリセル111〜118が
配置されている。各ビット線ペアにはセンスアンプ11
9,120が接続されている。ビット線ペア101はN
チャネル形トランスファゲート121および122とを
介して、またビット線ペア102はNチャネル形トラン
スファゲート123および124を介してI/O線12
5および126に接続される。各ビット線ペア103,
104,105,106はそれぞれNチャネル形トラン
ジスタ127,128,129,130のゲートに接続
される。これらの各トランジスタのソース、ドレインの
片側は接地電位に、残りの片側はエラー検出線131ま
たは132の一方にそれぞれ接続されている。以下、こ
の回路の動作について説明する。
ド線、例えば、ワード線107を活性化させたとする
と、メモリセル111,112が活性化される。この
後、コラムアドレス信号Yi,Yi+1を同時に活性化
することによりメモリセル111,112に同一データ
が同時に書き込まれる。ワード線のアドレスを変化させ
上記の動作を繰り返すことによりアレイ上のすべてのメ
モリセルに対して書き込みを完了する。読み出し比較時
には、まず、任意のワード線、例えばワード線107を
活性化させるとメモリセル111,112が活性化され
る。この後、コラムアドレス信号Yi,Yi+1を同時
に活性化することにより、メモリセル111,112か
ら正常ならば同一データが同時に読みだされる。このと
き、エラー検出線131,132は読みだされたデータ
によって高レベル(H)か低レベル(L)かが統一的に
決定される。しかし、エラーが発生するとエラー検出線
131,132はともにLとなるため、エラーが検出さ
れる。133は検出線制御回路、134は比較回路、1
35はテスト結果の出力回路、136は出力端子であ
る。
は以上のように構成されているため、ラインモードテス
ト実行時にビット線ペアの両ビット線がともにLである
ようなエラーが検出できないなどの問題点があった。こ
の発明は上記のような問題点を解消するためになされた
もので、ラインモードテスト実行時にビット線ペアの両
ビット線がともにLになるようなエラーの検出も可能な
半導体記憶装置を得ることを目的とする。
のそれぞれについて2本のエラー検出経路を割り当てる
もので、特に第1の発明は、メモリセルにビット線を介
して接続されてエラー検出のための信号が出力されるテ
スト読み出し経路と、そのテスト読み出し経路に接続さ
れてメモリセルに記憶されたデータのレベルを示す第1
の出力とこれとは異なるレベルを示す第2の出力とが得
られるエラー検出経路とを備え、エラー検出経路を、第
1の出力が得られる第1のエラー検出経路と、第2の出
力が得られる第2のエラー検出経路とから構成し、第1
のエラー検出経路を、ビット線から読み出される信号が
ゲートに入力されてソース・ドレインの一方より第1の
出力が得られる第1導電形のMOSトランジスタから構
成し、第2のエラー検出経路を、ビット線から読み出さ
れる信号がゲートに入力されてソース・ドレインの一方
より第2の出力が得られる第2導電形のMOSトランジ
スタから構成するようにした。ここで、例えば、第1導
電形のMOSトランジスタと第2導電形のMOSトラン
ジスタとのソース、ドレインの一方を接地電位または電
源電位に、他方をそれぞれ第1および第2の任意ライン
に接続し、これらのラインをエラー検出経路とした。
ット線を介して接続されてメモリセルに記憶されたデー
タの読み出しのためのデータ読み出し経路と、メモリセ
ルそれぞれにビット線を介してデータ読み出し経路とは
別に接続されてエラー検出のための信号が出力されるテ
スト読み出し経路と、テスト読み出し経路に接続されて
データのレベルを示す第1の出力とこれとは異なるレベ
ルを示す第2の出力とが得られるエラー検出経路とを備
え、エラー検出経路を、第1の出力が得られる第1のエ
ラー検出経路と、第2の出力が得られる第2のエラー検
出経路とから構成し、第1のエラー検出経路を、ビット
線から読み出される信号がゲートに入力されてソース・
ドレインの一方より第1の出力が得られる第1導電形の
MOSトランジスタから構成し、第2のエラー検出経路
を、ビット線から読み出される信号がゲートに入力され
てソース・ドレインの一方より第2の出力が得られる第
2導電形のMOSトランジスタから構成したものであ
る。
ば、相反するトランジスタを介し、同一のビット線から
異なる出力を得る。同一ワード線上の全メモリセルに同
一データを書き込み、それを同時に読み出したとすれ
ば、正常である限り、2本の第1と第2のエラー検出経
路は異なるレベルを示し、しかも第1と第2のエラー検
出経路に期待値を書き込んでやってもそのレベルは保持
される。これに対しいずれかのビット線が期待値と異な
るレベルを示していると、第1と第2のエラー検出経路
は期待値の書き込みにより両方とも同じレベルを示すよ
うになる。そこで、このレベルの変化によりエラーの有
無が検出される。
明する。図1は本実施例の半導体記憶装置のアレイの構
成を示す図である。1,2はフォールデッドビット構成
におけるビット線ペア、3,4および5,6はその各ビ
ット線を示している。ビット線3〜6とワード線7〜1
0との交点にメモリセル11〜18が配置されている。
各ビット線ペアにはセンスアンプ19,20が接続され
ている。ビット線ペア1はNチャネル形トランスファゲ
ート21,22を介して、またビット線ペア2はNチャ
ネル形トランスファゲート23,24を介してそれぞれ
I/O線25,26に接続される。各ビット線ペア3,
4,5,6はそれぞれPチャネル形トランジスタ29,
31,33,35のゲートおよびNチャネル形トランジ
スタ30,32,34,36のゲートに接続される。こ
れらの各トランジスタのソース、ドレインの片側は接地
電位に、残りの片側はエラー検出線(検出経路)38ま
たは39の一方にそれぞれ接続されている。エラー検出
線38,39は期待値書き込み回路37および比較回路
40に接続されている。以下、この回路の動作について
説明する。
ド線例えばワード線7を活性化させたとするとメモリセ
ル11,12が活性化される。この後、コラムアドレス
信号Yi,Yi+1を同時に活性化することによりメモ
リセル11,12に同一データが同時に書き込まれる。
ワード線のアドレスを変化させ上記の動作を繰り返すこ
とにより、アレイ上のすべてのメモリセルに対して書き
込みを完了する。読み出し比較時には、まず、任意のワ
ード線例えばワード線7を活性化させたとするとメモリ
セル11,12が活性化される。その後に期待値書き込
み回路37によりエラー検出線38,39に対して期待
値の書き込みを行う。例えば、I/O線25がHレベ
ル、I/O線26がLレベルならばエラー検出線38は
Hレベル、エラー検出線39はLレベルに書き込まれよ
うとする。読みだされたデータが正常であれば、書き込
まれた各エラー検出線のレベルは保持される。これに対
しいずれかのビット線が期待値と異なるレベルを示した
場合には、エラー検出線のレベルは両方ともLレベルを
示すようになる。このレベルの変化を比較回路40で比
較することによりエラーの有無を検出する。検出された
エラー信号は出力回路41を通して出力端子42より出
力される。ワード線のアドレスを変化させ上記の動作を
繰り返すことにより、アレイ上のすべてのメモリセルに
対して読み出し比較動作を完了する。
この発明の第2の実施例を示す回路図で、図1と同一符
号は同一もしくは相当部分を示している。本実施例にお
いては、各ビット線3,4,5,6はそれぞれPチャネ
ル形トランジスタ43,45,47,49のゲートおよ
びNチャネル形トランジスタ44,46,48,50の
ゲートに接続される。これらの各トランジスタのソー
ス、ドレインの片側は電源電位に、残りの片側はエラー
検出線(検出経路)51,52に接続されている。エラ
ー検出線51,52は期待値書き込み回路53および比
較回路54に接続されている。以下、この回路の動作に
ついて説明する。
えばワード線7を活性化させたとするとメモリセル1
1,12が活性化される。この後、コラムアドレス信号
Yi,Yi+1を同時に活性化することによりメモリセ
ル11,12に同一データが同時に書き込まれる。ワー
ド線のアドレスを変化させ上記の動作を繰り返すことに
よりアレイ上のすべてのメモリセルに対して書き込みを
完了する。読み出し比較時にはまず、任意のワード線例
えばワード線7を活性化させたとするとメモリセル1
1,12が活性化される。この後、コラムアドレス信号
Yi,Yi+1を同時に活性化することによりメモリセ
ル11,12から正常ならば同一データが同時に読みだ
される。この後エラー検出線51,52に対して期待値
を書き込む動作を行う。例えばI/O線25がHレベ
ル、I/O線26がLレベルならばエラー検出線51は
Hレベル、エラー検出線52はLレベルに書き込まれよ
うとする。読みだされたデータが正常であれば書き込ま
れたエラー検出線のレベルは保持される。これに対しい
ずれかのビット線が期待値と異なるレベルを示した場合
エラー検出線のレベルは両方ともHレベルを示すように
なる。このレベルの変化を比較回路54で比較すること
によりエラーの有無を検出する。検出されたエラー信号
は出力回路55を通して出力端子56より出力される。
ワード線のアドレスを変化させ上記の動作を繰り返すこ
とにより、アレイ上のすべてのメモリセルに対して読み
出し比較動作を完了する。
図で、図1と同一符号は同一もしくは相当部分を示して
いる。本実施例においては、ビット線ペア1は、Nチャ
ネル形トランスファゲート57,58で示す書き込み制
御トランジスタとコラム選択信号Yiの入力するNチャ
ネル形トランスファゲート61,62を介して、またビ
ット線ペア2はNチャネル形トランスファゲート59,
60で示す書き込み制御トランジスタとコラム選択信号
Yi+1の入力するNチャネル形トランスファゲート6
3,64を介して書き込み線66,67に接続される。
65は書き込み制御線である。
ャネル形トランジスタ68,70,72,74のゲート
およびNチャネル形トランジスタ69,71,73、7
5のゲートに接続される。これらの各トランジスタのソ
ース、ドレインの片側はそれぞれコラム選択信号の入力
するNチャネル形トランスファゲート76,77,7
8,79,80,81,82,83を介して接地電位
に、残りの片側は読み出し兼用エラー検出線(検出経
路)84,85に接続されている。読み出し兼用エラー
検出線84,85は読み出しラインモードテスト切り換
え回路88および89によって、通常の読み出し時は読
み出し線プリチャージ回路86および読み出し信号増幅
回路90に接続され、ラインモードテスト時には期待値
書き込み回路87および比較回路91に接続される。以
下、この回路の動作について説明する。
ド線例えばワード線7を活性化させたとするとメモリセ
ル11,12が活性化される。この後、書き込み制御線
65を活性化し、コラムアドレス信号Yi,Yi+1を
同時に活性化し書き込み線66,67を通して期待値を
書き込むことによりメモリセル11,12に同一データ
が同時に書き込まれる。ワード線のアドレスを変化させ
上記の動作を繰り返すことによりアレイ上の全てのメモ
リセルに対して書き込みを完了する。読み出し比較時に
はまず、任意のワード線例えばワード線7を活性化させ
たとするとメモリセル11,12が活性化される。この
後、コラムアドレス信号Yi,Yi+1を同時に活性化
することによりメモリセル11,12から正常ならば同
一データが同時に読みだされる。予め期待値を書き込ん
だエラー検出線84,85に対してワード線7に接続さ
れる全てのメモリセルから期待値と同一のデータが読み
だされればエラー検出線84,85のレベルは保持され
る。しかし、いずれかのビット線が期待値と異なるレベ
ルを示した場合エラー検出線84,85のレベルは両方
ともLレベルを示すようになる。このレベルの変化を比
較回路91で比較することによりエラーの有無を検出す
る。検出されたエラー信号は出力回路93を通して出力
端子95より出力される。ワード線のアドレスを変化さ
せ上記の動作を繰り返すことによりアレイ上の全てのメ
モリセルに対して読み出し比較動作を完了する。これに
対し通常のデータ読み出し時には、読み出したデータが
出力回路92を通して出力端子94より出力される。
図である。第3の実施例において、読み出しデータの出
力とエラー信号の出力とに1つの出力回路を共用するよ
うにしたもので、図3と同一符号は同一もしくは相当部
分を示している。本実施例では、選択回路96の切り換
えにより、読み出し時には読み出し信号増幅回路90
が、一方ラインモードテスト時には比較回路91が、そ
れぞれ出力回路97に接続される。
ト線の出力を、例えば、それぞれ相反するトランジスタ
を介して接続することで、それぞれ異なるレベルを示す
第1と第2のエラー検出経路に読み出せる構成としたこ
とにより、ラインモードテスト時にHエラーでもLエラ
ーでも検出することが可能となる。また、各メモリセル
から読み出されたデータがビット線を介して読み出され
る際に、読み出されたデータをトランジスタのゲートに
相当するノードで受け、複数のデータを同時に受けるこ
とができ、異なるレベルを示す第1と第2の検出経路に
読み出させる構成としたことにより、検出の効率を向上
させることができる。さらに、これを、複数のデータテ
ストに適用することで、高レベル(H)エラーでも低レ
ベル(L)エラーでも検出することが可能となり、エラ
ー検出の精度向上と時間短縮が可能となる。さらに、デ
ータ読み出しとエラー検出を兼用することも可能であ
り、読み出しの自由度が大きくできる。さらに、選択的
に、また、部分的に活性化させることができるので、デ
ータの読み出しやエラーの検出の自由度が大きくでき
る。
8,70,72,74Pチャネル形トランジスタ 30,32,34,36,44,46,48,50,6
9,71,73,75Nチャネル形トランジスタ 38,39,51,52,84,85 エラー検出線 76〜83 コラムアドレス信号をゲート入力とするM
OSトランジスタ 88,89 読み出しラインモードテスト切り換え回路 96 選択回路 97 兼用出力回路
Claims (30)
- 【請求項1】 複数のワード線と複数のビット線を備
え、これらワード線とビット線との交点にメモリセルが
配置された半導体記憶装置において、 前記メモリセルそれぞれにビット線を介して接続されて
エラー検出のための信号が出力されるテスト読み出し経
路と、 前記テスト読み出し経路に接続されて前記メモリセルに
記憶されたデータのレベルを示す第1の出力とこれとは
異なるレベルを示す第2の出力とが得られるエラー検出
経路とを備え、 前記エラー検出経路は、 前記第1の出力が得られる第1のエラー検出経路と、 前記第2の出力が得られる第2のエラー検出経路とから
構成され前記第1のエラー検出経路は、 前記ビット線から読み出される信号がゲートに入力され
てソース・ドレインの一方より前記第1の出力が得られ
る第1導電形のMOSトランジスタから構成され、 前記第2のエラー検出経路は、 前記ビット線から読み出される信号がゲートに入力され
てソース・ドレインの一方より前記第2の出力が得られ
る第2導電形のMOSトランジスタから構成されたこと
を特徴とする半導体記憶装置。 - 【請求項2】 複数のワード線と複数のビット線を備
え、これらワード線とビット線との交点にメモリセルが
配置された半導体記憶装置において、 前記メモリセルそれぞれにビット線を介して接続されて
前記メモリセルに記憶されたデータの読み出しのための
データ読み出し経路と、 前記メモリセルそれぞれにビット線を介して前記データ
読み出し経路とは別に接続されてエラー検出のための信
号が出力されるテスト読み出し経路と、 前記テスト読み出し経路に接続されて前記データのレベ
ルを示す第1の出力とこれとは異なるレベルを示す第2
の出力とが得られるエラー検出経路とを備え、 前記エラー検出経路は、 前記第1の出力が得られる第1のエラー検出経路と、 前記第2の出力が得られる第2のエラー検出経路とから
構成され、 前記第1のエラー検出経路は、 前記ビット線から読み出される信号がゲートに入力され
てソース・ドレインの一方より前記第1の出力が得られ
る第1導電形のMOSトランジスタから構成され、 前記第2のエラー検出経路は、 前記ビット線から読み出される信号がゲートに入力され
てソース・ドレインの一方より前記第2の出力が得られ
る第2導電形のMOSトランジスタから構成されたこと
を特徴とする半導体記憶装置。 - 【請求項3】 複数のワード線と複数のビット線を備
え、これらワード線とビット線との交点にメモリセルが
配置された半導体記憶装置において、 前記メモリセルそれぞれにビット線を介して接続されて
エラー検出のための信号が出力されるテスト読み出し経
路と、 前記テスト読み出し経路に接続されて前記メモリセルに
記憶されたデータのレベルを示す第1の出力とこれとは
異なるレベルを示す第2の出力とが得られるエラー検出
経路とを備え、 前記エラー検出経路は、 前記第1の出力が得られる第1のエラー検出経路と、 前記第2の出力が得られる第2のエラー検出経路とから
構成され、 前記第1および第2のエラー検出経路に、それぞれ個別
の期待値の書き込みを行う期待値書き込み回路を備え、 前記第1のエラー検出経路は、 前記ビット線から読み出される信号がゲートに入力され
てソース・ドレインの一方より前記第1の出力が得られ
る第1導電形のMOSトランジスタから構成され、 前記第2のエラー検出経路は、 前記ビット線から読み出される信号がゲートに入力され
てソース・ドレインの一方より前記第2の出力が得られ
る第2導電形のMOSトランジスタから構成されたこと
を特徴とする半導体記憶装置。 - 【請求項4】 複数のワード線と複数のビット線を備
え、これらワード線とビット線との交点にメモリセルが
配置された半導体記憶装置において、 前記メモリセルそれぞれにビット線を介して接続されて
前記メモリセルに記憶されたデータの読み出しのための
データ読み出し経路と、 前記メモリセルそれぞれにビット線を介して前記データ
読み出し経路とは別に接続されてエラー検出のための信
号が出力されるテスト読み出し経路と、 前記テスト読み出し経路に接続されて前記データのレベ
ルを示す第1の出力とこれとは異なるレベルを示す第2
の出力とが得られるエラー検出経路とを備え、 前記エラー検出経路は、 前記第1の出力が得られる第1のエラー検出経路と、 前記第2の出力が得られる第2のエラー検出経路とから
構成され、 前記第1および第2のエラー検出経路に、それぞれ個別
の期待値の書き込みを行う期待値書き込み回路を備え、 前記第1のエラー検出経路は、 前記ビット線から読み出される信号がゲートに入力され
てソース・ドレインの一方より前記第1の出力が得られ
る第1導電形のMOSトランジスタから構成され、 前記第2のエラー検出経路は、 前記ビット線から読み出される信号がゲートに入力され
てソース・ドレインの一方より前記第2の出力が得られ
る第2導電形のMOSトランジスタから構成されたこと
を特徴とする半導体記憶装置。 - 【請求項5】 請求項1〜4いずれか1項記載の半導体
記憶装置において、 前記第1導電形のMOSトランジスタと前記第2導電形
のMOSトランジスタのそれぞれのソース・ドレインの
他方は接地電位に接続されたことを特徴とする半導体記
憶装置。 - 【請求項6】 請求項1〜4いずれか1項記載の半導体
記憶装置において、 前記第1導電形のMOSトランジスタと前記第2導電形
のMOSトランジスタのそれぞれのソース・ドレインの
他方は電源電位に接続されたことを特徴とする半導体記
憶装置。 - 【請求項7】 複数のワード線と複数のビット線を備
え、これらワード線とビット線との交点にメモリセルが
配置された半導体記憶装置において、 前記メモリセルそれぞれに前記ビット線を介して接続さ
れて前記メモリセルに対してデータを書き込むのための
データ書き込み経路と、 前記メモリセルそれぞれに前記ビット線を介して前記デ
ータ書き込み経路とは別に接続された信号読み出し経路
と、 前記信号読み出し経路に接続されて前記データのレベル
を示す第1の出力とこれとは異なるレベルを示す第2の
出力とが得られる第1および第2の信号検出経路とを備
え、 前記第1および第2の信号検出経路は、前記第1の出力
を読み出すデータ読み出し経路とエラー検出のための前
記第1及び第2の出力を読み出すテスト読み出し経路と
に兼用されることを特徴とする半導体記憶装置。 - 【請求項8】 請求項7記載の半導体記憶装置におい
て、 前記第1の信号検出経路を構成する回路は、 前記ビット線から読み出される信号がゲートに入力され
てソース・ドレインの一方より前記第1の出力が得られ
る第1導電形のMOSトランジスタから構成され、 前記第2の信号検出経路を構成する回路は、 前記ビット線から読み出される信号がゲートに入力され
てソース・ドレインの一方より前記第2の出力が得られ
る第2導電形のMOSトランジスタから構成されたこと
を特徴とする半導体記憶装置。 - 【請求項9】 請求項8記載の半導体記憶装置におい
て、 前記第1導電形のMOSトランジスタと前記第2導電形
のMOSトランジスタのそれぞれのソース・ドレインの
他方は接地電位に接続されたことを特徴とする半導体記
憶装置。 - 【請求項10】 請求項8記載の半導体記憶装置におい
て、 前記第1導電形のMOSトランジスタと前記第2導電形
のMOSトランジスタのそれぞれのソース・ドレインの
他方は電源電位に接続されたことを特徴とする半導体記
憶装置。 - 【請求項11】 複数のワード線と複数のビット線を備
え、これらワード線とビット線との交点にメモリセルが
配置された半導体記憶装置において、 前記メモリセルからビット線を介して読み出されるデー
タのエラー検出を行うテスト読み出し経路と、 前記テスト読み出し経路に接続されて前記データのレベ
ルを示す第1の出力と、これとは異なるレベルを示す第
2の出力とが得られるエラー検出経路とを備え、 前記エラー検出経路は、 前記ビット線から読み出される信号がゲートに入力され
てソース・ドレインの一方より前記第1の出力が得られ
る第1導電形のMOSトランジスタと、前記ビット線か
ら読み出される信号がゲートに入力されてソース・ドレ
インの一方より前記第2の出力が得られる第2導電形の
MOSトランジスタとから構成される複数のエラー検出
回路と、 複数の前記エラー検出回路に共通に設けられ、前記デー
タのレベルを示す前記 第1の出力と、これとは異なるレ
ベルを示す第2の出力を得るための、各々第1,第2の
エラー検出線と を含む ことを特徴とする半導体記憶装
置。 - 【請求項12】 請求項11記載の半導体装置におい
て、 前記第1及び第2のエラー検出線は、前記メモリセルに
記憶されたデータの読み出し時と前記エラー検出の時と
で兼用され、 前記第1及び第2のエラー検出線に プリチャージレベル
を書きこむプリチャージ回路をさらに備えることを特徴
とする半導体記憶装置。 - 【請求項13】 請求項11記載の半導体装置におい
て、 前記第1及び第2のエラー検出線は、前記メモリセルに
記憶されたデータの読み出し時と前記エラー検出の時と
で兼用され、 前記エラー検出の結果と前記メモリセルに記憶されてい
るデータとのいずれかを選択出力する切り換え回路を更
に備えることを特徴とする半導体記憶装置。 - 【請求項14】 請求項11記載の半導体装置におい
て、 前記第1及び第2のエラー検出線は、前記メモリセルに
記憶されたデータの読み出し時と前記エラー検出の時と
で兼用され、 前記第1及び第2のエラー検出線に プリチャージレベル
を書きこむプリチャージ回路と、 前記エラー検出の結果を前記メモリセルに記憶されてい
るデータとのいずれかを選択出力する切り換え回路と を
さらに備えることを特徴とする半導体記憶装置。 - 【請求項15】 請求項11〜14いずれか1項記載の
半導体記憶装において、 前記第1導電形のMOSトランジスタと前記第2導電形
のMOSトランジスタのそれぞれのソース・ドレインの
他方は、接地電位に接続された ことを特徴とする半導体
記憶装置。 - 【請求項16】 請求項11〜14いずれか1項記載の
半導体記憶装において、 前記第1導電形のMOSトランジスタと前記第2導電形
のMOSトランジスタのそれぞれのソース・ドレインの
他方は、電源電位に接続された ことを特徴とする半導体
記憶装置。 - 【請求項17】 複数のワード線と複数のビット線を備
え、これらワード線とビット線との交点にメモリセルが
配置された半導体記憶装置において、 前記メモリセルより読み出されたデータの信号が読み出
し信号としてゲートに入力するMOSトランジスタが接
続された信号検出経路と、前記メモリセルにデータを書
き込むための信号経路とを備え、それらが個別に配置さ
れ、かつ、前記信号検出経路はシリアルに挿入された選
択トランジスタにより他の信号検出経路と分離されて選
択的に活性化される ことを特徴とする半導体記憶装置。 - 【請求項18】 請求項17記載の半導体記憶装置にお
いて、 前記信号検出経路に接続されたMOSトランジスタのゲ
ートには、前記メモリセルより読み出される第1の読み
出しデータの信号と、この第1の読み出しデータが反転
した第2の読み出しデータの信号とが入力され、 前記第1の読み出しデータに対応する書き込みデータと
前記第2の読み出しデータに対応する書き込みデータと
を書き込む経路を備えた ことを特徴とする半導体記憶装
置。 - 【請求項19】 請求項17記載の半導体記憶装置にお
いて、 前記信号経路は前記メモリセルにデータを書き込むため
のトランスファーゲートを介して接続された ことを特徴
とする半導体記憶装置。 - 【請求項20】 請求項19記載の半導体記憶装置にお
いて、前記データを書き込むためのトランスファーゲートを前
記メモリセルにデータを書き込むときの書き込み信号に
より制御する手段を備えた ことを特徴とする半導体記憶
装置。 - 【請求項21】 請求項17〜20いずれか1項記載の
半導体記憶装置において、同一のメモリセルに設けられた信号検出経路と信号経路
とにそれらを選択する ための選択信号が入力される信号
線が設けられている ことを特徴とする半導体記憶装置。 - 【請求項22】 請求項17〜21いずれか1項記載の
半導体記憶装置において、前記信号検出経路によりデータの読み出しとエラー検出
のための信号出力とが兼用される ことを特徴とする半導
体記憶装置。 - 【請求項23】 請求項17〜21いずれか1項記載の
半導体記憶装置において、前記MOSトランジスタは、そのソース・ドレインの一
方より第1の出力が得られる第1導電形のMOSトラン
ジスタである ことを特徴とする半導体記憶装置。 - 【請求項24】 請求項17〜21いずれか1項記載の
半導体記憶装置において、前記信号検出経路を構成する回路は、 前記メモリセルから読み出されたデータがゲートに入力
してソース・ドレインの一方より第1の出力が得られる
第1導電形のMOSトランジスタから構成された第1の
信号検出経路と、 前記メモリセルから読み出されたデータがゲートに入力
してソース・ドレインの一方より第2の出力が得られる
MOSトランジスタから構成された第2の信号検出経路
と から構成された ことを特徴とする半導体記憶装置。 - 【請求項25】 請求項24記載の半導体記憶装置にお
いて、前記第2の信号検出経路を構成する回路は、前記第1導
電形のMOSトランジスタとは反対の導電形の第2の導
電形を有する ことを特徴とする半導体記憶装置。 - 【請求項26】 請求項23〜25いずれか1項記載の
半導体記憶装置において、前記MOSトランジスタのそれぞれのソース・ドレイン
の他方は接地電位に接続された ことを特徴とする半導体
記憶装置。 - 【請求項27】 請求項23〜25いずれか1項記載の
半導体記憶装置において、前記MOSトランジスタのそれぞれのソース・ドレイン
の他方は電源電位に接続された ことを特徴とする半導体
記憶装置。 - 【請求項28】 請求項22記載の半導体記憶装置にお
いて、前記データの読み出しと前記エラー検出のための信号出
力とのいずれかを選択する切り換え回路を備えた ことを
特徴とする半導体記憶装置。 - 【請求項29】 複数のワード線と複数のビット線を備
え、これらワード線とビット線との交点にメモリセルが
配置された半導体記憶装置において、前記メモリセルからビット線を介して読み出されるデー
タの検出を行う読み出し経路と、前記読み出し経路に接
続されて前記データのレベル示す検出経路と、 読み出されたデータの論理レベルに応じて前記検出経路
を2値方向にドライブする素子とを備え、 前記読み出し経路は、前記メモリセルからビット線を介
して読み出されるデータのエラー検出を行うテスト読み
出し経路と、前記テスト読み出し経路に接続されて前記
データのレベルに対してエラー検出を行うエラー検出経
路とを兼用するものであり、 2組以上の前記素子が前記検出経路に接続され、 前記いずれかの素子を動作させる選択手段を備えた こと
を特徴とする半導体記憶装置。 - 【請求項30】 請求項29記載の半導体記憶装置にお
いて、テスト時には複数の前記選択手段が同時に動作し、複数
の読み出し信号が同一の検出経路に出力される ことを特
徴とする半導体記憶装置。
Priority Applications (1)
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JP26431191A JP3385619B2 (ja) | 1991-10-14 | 1991-10-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
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JP26431191A JP3385619B2 (ja) | 1991-10-14 | 1991-10-14 | 半導体記憶装置 |
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JPH05109296A JPH05109296A (ja) | 1993-04-30 |
JP3385619B2 true JP3385619B2 (ja) | 2003-03-10 |
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JP4627644B2 (ja) * | 2004-08-30 | 2011-02-09 | Okiセミコンダクタ株式会社 | メモリテスト回路 |
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- 1991-10-14 JP JP26431191A patent/JP3385619B2/ja not_active Expired - Fee Related
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