JP2713118B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特に複数のメモリセルを同時に照合し、高速にテス
トを行える機能を持った半導体メモリ装置に関する。
し、特に複数のメモリセルを同時に照合し、高速にテス
トを行える機能を持った半導体メモリ装置に関する。
【０００２】
【従来の技術】最近の半導体メモリ装置の高密度化に伴
い、メモリセルのテスト時間は容量に比例して長時間を
要するようになり、チップの生産性が低下する傾向にあ
る。その対策の１つとして複数個のメモリセルを同時に
テストすることが行われる。その実現方法の１つとし
て、メモリセルアレイの出力信号の多数決論理をとる方
法が特開昭６３−２５００００号公報において提案され
ている。図６（ａ）は、その種機能を有する半導体メモ
リ装置のブロック図である。
い、メモリセルのテスト時間は容量に比例して長時間を
要するようになり、チップの生産性が低下する傾向にあ
る。その対策の１つとして複数個のメモリセルを同時に
テストすることが行われる。その実現方法の１つとし
て、メモリセルアレイの出力信号の多数決論理をとる方
法が特開昭６３−２５００００号公報において提案され
ている。図６（ａ）は、その種機能を有する半導体メモ
リ装置のブロック図である。
【０００３】図６（ａ）に示されるように、半導体メモ
リ装置１０には、複数のメモリセルアレイ１１が備えら
れており、各メモリセルアレイから読み出されたデータ
は、多数決論理回路１２においてデータ出力Ｄｏｕｔを
形成するために論理演算される。多数決論理回路１２の
機能は、図６（ｂ）に示されるように、全てのメモリセ
ルアレイ１１の出力するデータが０または１であるとき
０または１を出力し、メモリセルアレイ１１の出力する
データに０と１が混在している場合には、１の数が少な
いときには１を、０の少ないときには０を出力する。こ
の機能を使い、Ｄｉｎにより全てのメモリセルアレイ１
１に例えば０を入力し、Ｄｏｕｔより論理演算結果を
得、それが０であれば各メモリセルアレイにおいて正常
動作が行われたことを判定できる。
リ装置１０には、複数のメモリセルアレイ１１が備えら
れており、各メモリセルアレイから読み出されたデータ
は、多数決論理回路１２においてデータ出力Ｄｏｕｔを
形成するために論理演算される。多数決論理回路１２の
機能は、図６（ｂ）に示されるように、全てのメモリセ
ルアレイ１１の出力するデータが０または１であるとき
０または１を出力し、メモリセルアレイ１１の出力する
データに０と１が混在している場合には、１の数が少な
いときには１を、０の少ないときには０を出力する。こ
の機能を使い、Ｄｉｎにより全てのメモリセルアレイ１
１に例えば０を入力し、Ｄｏｕｔより論理演算結果を
得、それが０であれば各メモリセルアレイにおいて正常
動作が行われたことを判定できる。
【０００４】
【発明が解決しようとする課題】上述した従来のテスト
回路では、論理演算を行うための回路がまとめるデータ
の数だけ必要となり、多くのデータをまとめようとする
とデータ数に比例してそのためにしか使わない回路が増
えてしまう。また、１つのメモリセルアレイ（アレイ内
リードバスを共用する単位）から１つのデータを読み出
すまでは通常動作と同じであるため、メモリセルアレイ
の数以上のデータを同時にまとめることはできない。例
えば、読み出しビット数が８であるメモリ装置では、８
ビット以上のデータをまとめることができず、テスト時
間の短縮効果はそれほど大きくはならなかった。したが
って、この発明の目的とするところは、第１に、僅かな
素子を付加するのみで複数個のメモリセルを同時にテス
トすることができるようにすることであり、第２に、同
時にテストすることのできるメモリセルの数をより多く
することである。
回路では、論理演算を行うための回路がまとめるデータ
の数だけ必要となり、多くのデータをまとめようとする
とデータ数に比例してそのためにしか使わない回路が増
えてしまう。また、１つのメモリセルアレイ（アレイ内
リードバスを共用する単位）から１つのデータを読み出
すまでは通常動作と同じであるため、メモリセルアレイ
の数以上のデータを同時にまとめることはできない。例
えば、読み出しビット数が８であるメモリ装置では、８
ビット以上のデータをまとめることができず、テスト時
間の短縮効果はそれほど大きくはならなかった。したが
って、この発明の目的とするところは、第１に、僅かな
素子を付加するのみで複数個のメモリセルを同時にテス
トすることができるようにすることであり、第２に、同
時にテストすることのできるメモリセルの数をより多く
することである。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、複数のワード線と、前記ワード線
に交差して設けられた複数のビット線対と、バスライン
対と、バスライン対を第１の電位にプリチャージする手
段と、前記第１の電位とは異なる第２の電位に保持され
た第２電位線と、前記第２電位線と前記バスラインとの
間に接続された、Ｙスイッチ信号によりオン／オフが制
御される第１のスイッチング手段とビット線の電位によ
りオン／オフが制御される第２のスイッチング手段との
直列回路からなるＹラインスイッチと、前記バスライン
対の電位状態を検出する状態検知手段と、を備え、メモ
リセルテストモードにおいては、１本のワード線に係る
メモリセルに同一データを書き込み、その全てのデータ
を前記ビット線対および前記Ｙラインスイッチを介して
前記バスライン対に読み出し、そのバスライン対の電位
状態を前記状態検知手段を用いて検知することにより前
記複数のビット線対のテストを一括して行いうるように
構成したことを特徴とする半導体メモリ装置が提供され
る。
め、本発明によれば、複数のワード線と、前記ワード線
に交差して設けられた複数のビット線対と、バスライン
対と、バスライン対を第１の電位にプリチャージする手
段と、前記第１の電位とは異なる第２の電位に保持され
た第２電位線と、前記第２電位線と前記バスラインとの
間に接続された、Ｙスイッチ信号によりオン／オフが制
御される第１のスイッチング手段とビット線の電位によ
りオン／オフが制御される第２のスイッチング手段との
直列回路からなるＹラインスイッチと、前記バスライン
対の電位状態を検出する状態検知手段と、を備え、メモ
リセルテストモードにおいては、１本のワード線に係る
メモリセルに同一データを書き込み、その全てのデータ
を前記ビット線対および前記Ｙラインスイッチを介して
前記バスライン対に読み出し、そのバスライン対の電位
状態を前記状態検知手段を用いて検知することにより前
記複数のビット線対のテストを一括して行いうるように
構成したことを特徴とする半導体メモリ装置が提供され
る。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例の全体の構
成を示すブロック図であり、図２は、図１のバスライン
対付近の詳細を示す回路図である。また、図３は、図
１、図２におけるセレクタの詳細を示す回路図である。
図１に示すように、ワード線ＷＬ１〜ＷＬｍは左右に、
また、ディジット線対（ＤＧＴ１、ＤＧＢ１）〜（ＤＧ
Ｔｎ、ＤＧＢｎ）は上下に走っている。ワード線とディ
ジット線対との交差する個所には図外メモリセルが接続
されている。ディジット線対の一方の端部にはセンスア
ンプ１が接続され、他方の端部はＹラインスイッチ２を
介してバスライン対（ＢＬＢ、ＢＬＴ）に接続されてい
る。バスライン対には、ノアゲート５が接続され、さら
にセレクタ３を介して差動アンプ４が接続されている。
て説明する。図１は、本発明の第１の実施例の全体の構
成を示すブロック図であり、図２は、図１のバスライン
対付近の詳細を示す回路図である。また、図３は、図
１、図２におけるセレクタの詳細を示す回路図である。
図１に示すように、ワード線ＷＬ１〜ＷＬｍは左右に、
また、ディジット線対（ＤＧＴ１、ＤＧＢ１）〜（ＤＧ
Ｔｎ、ＤＧＢｎ）は上下に走っている。ワード線とディ
ジット線対との交差する個所には図外メモリセルが接続
されている。ディジット線対の一方の端部にはセンスア
ンプ１が接続され、他方の端部はＹラインスイッチ２を
介してバスライン対（ＢＬＢ、ＢＬＴ）に接続されてい
る。バスライン対には、ノアゲート５が接続され、さら
にセレクタ３を介して差動アンプ４が接続されている。
【０００７】図２に示すように、Ｙラインスイッチ２
は、接地線ＧＮＤとバスライン対との間に接続されてお
り、Ｙスイッチ信号ＹＳＷｋ（ｋ＝１、２、…、ｎ）に
よって制御されるｎチャネルＭＯＳトランジスタ対（Ｑ
ｎ、Ｑｎ）と、ディジット線対（ＤＧＴｋ、ＤＧＢｋ）
がゲートに接続されたｎチャネルＭＯＳトランジスタ対
（Ｑｎ、Ｑｎ）との直列接続体によって構成されてい
る。
は、接地線ＧＮＤとバスライン対との間に接続されてお
り、Ｙスイッチ信号ＹＳＷｋ（ｋ＝１、２、…、ｎ）に
よって制御されるｎチャネルＭＯＳトランジスタ対（Ｑ
ｎ、Ｑｎ）と、ディジット線対（ＤＧＴｋ、ＤＧＢｋ）
がゲートに接続されたｎチャネルＭＯＳトランジスタ対
（Ｑｎ、Ｑｎ）との直列接続体によって構成されてい
る。
【０００８】図３に示すように、セレクタ３は、一端が
電源ＶCCに、他端がバスラインＢＬＢ、ＢＬＴに接続さ
れ、プリチャージ信号φPCによって制御されるｐチャネ
ルＭＯＳトランジスタＱｐ、Ｑｐと、セレクタ信号φS
によって制御される、バスラインＢＬＢ、ＢＬＴの途中
に挿入されたｐチャネルＭＯＳトランジスタＱｐ、Ｑｐ
とによってよって構成されている。なお、本実施例にお
けるセレクタ３の構成は、従来例において用いられるセ
レクタと同様である。
電源ＶCCに、他端がバスラインＢＬＢ、ＢＬＴに接続さ
れ、プリチャージ信号φPCによって制御されるｐチャネ
ルＭＯＳトランジスタＱｐ、Ｑｐと、セレクタ信号φS
によって制御される、バスラインＢＬＢ、ＢＬＴの途中
に挿入されたｐチャネルＭＯＳトランジスタＱｐ、Ｑｐ
とによってよって構成されている。なお、本実施例にお
けるセレクタ３の構成は、従来例において用いられるセ
レクタと同様である。
【０００９】次に、本実施例回路の動作について説明す
る。まず、通常動作モードにおける読み出し時には、１
つのワード線ＷＬｉ（ｉ＝１、２、…、ｎ）が選択され
これに接続された全てのメモリセルのデータがディジッ
ト線対に読み出される。このデータはセンスアンプ１に
よって増幅される。これに先立ってセレクタ３では、セ
レクタ信号φS がハイレベルとなってバスライン対ＢＬ
Ｂ、ＢＬＴが差動アンプ４から分離される。そして、プ
リチャージ信号φPCがローとなって両バスラインライン
が電源電圧ＶCCにプリチャージされる。φPCがハイレベ
ルとなった後、Ｙスイッチ信号ＹＳＷ１〜ＹＳＷｎの中
の１つのＹＳＷｋがハイとなる。これによりディジット
線対ＤＧＴｋ、ＤＧＢｋの内ハイレベル側のディジット
線がゲートに接続されたトランジスタによってバスライ
ン対の一方が接地される。次に、セレクタ３によってバ
スライン対は差動アンプ４に接続され、このバスライン
対に現れた電位差は差動アンプ４により増幅され、外部
に取り出される。
る。まず、通常動作モードにおける読み出し時には、１
つのワード線ＷＬｉ（ｉ＝１、２、…、ｎ）が選択され
これに接続された全てのメモリセルのデータがディジッ
ト線対に読み出される。このデータはセンスアンプ１に
よって増幅される。これに先立ってセレクタ３では、セ
レクタ信号φS がハイレベルとなってバスライン対ＢＬ
Ｂ、ＢＬＴが差動アンプ４から分離される。そして、プ
リチャージ信号φPCがローとなって両バスラインライン
が電源電圧ＶCCにプリチャージされる。φPCがハイレベ
ルとなった後、Ｙスイッチ信号ＹＳＷ１〜ＹＳＷｎの中
の１つのＹＳＷｋがハイとなる。これによりディジット
線対ＤＧＴｋ、ＤＧＢｋの内ハイレベル側のディジット
線がゲートに接続されたトランジスタによってバスライ
ン対の一方が接地される。次に、セレクタ３によってバ
スライン対は差動アンプ４に接続され、このバスライン
対に現れた電位差は差動アンプ４により増幅され、外部
に取り出される。
【００１０】次に、テストモードにおける動作について
説明する。まず、テストの行われるワード線ＷＬｉ（ｉ
＝１、２、…、ｎ）に連なる全てのメモリセルに同一の
データが書き込まれる。ワード線ＷＬｉを選択すること
によりこれらのメモリセルに書き込まれたデータをディ
ジット線対に読みだし、このデータをセンスアンプ１に
よって増幅する。通常動作時と同様に、バスライン対Ｂ
ＬＢ、ＢＬＴは差動アンプ４から分離され、電源電圧Ｖ
CCにプリチャージされる。φPCがハイレベルとなった
後、全てのＹスイッチ信号ＹＳＷ１〜ＹＳＷｎを同時に
あるいはプリチャージをやり直すことなく連続的にハイ
レベルとする。このとき、全てのメモリセルが正常に動
作している場合は一方のバスラインのみの電荷が引き抜
かれる。正常に動作しないメモリセルが含まれていると
き、両バスラインが接地される。したがって、両バスラ
インのデータを監視するノアゲート５からは、正常動作
が行われたときには０が、また、不良のセルが含まれて
いるときには、１が出力される。
説明する。まず、テストの行われるワード線ＷＬｉ（ｉ
＝１、２、…、ｎ）に連なる全てのメモリセルに同一の
データが書き込まれる。ワード線ＷＬｉを選択すること
によりこれらのメモリセルに書き込まれたデータをディ
ジット線対に読みだし、このデータをセンスアンプ１に
よって増幅する。通常動作時と同様に、バスライン対Ｂ
ＬＢ、ＢＬＴは差動アンプ４から分離され、電源電圧Ｖ
CCにプリチャージされる。φPCがハイレベルとなった
後、全てのＹスイッチ信号ＹＳＷ１〜ＹＳＷｎを同時に
あるいはプリチャージをやり直すことなく連続的にハイ
レベルとする。このとき、全てのメモリセルが正常に動
作している場合は一方のバスラインのみの電荷が引き抜
かれる。正常に動作しないメモリセルが含まれていると
き、両バスラインが接地される。したがって、両バスラ
インのデータを監視するノアゲート５からは、正常動作
が行われたときには０が、また、不良のセルが含まれて
いるときには、１が出力される。
【００１１】次に、図４、図５を参照して本発明の第２
の実施例について説明する。本実施例でも全体の構成は
図１に示すものと同様である（但し、本実施例では、図
１におけるノアゲート５が除去されている）が、そのな
かのセレクタ３の構成が図４に示すものとなっている。
図４に示されるように、本実施例のセレクタは、プリチ
ャージ信号φPCにより制御される、バスライン対ＢＬ
Ｂ、ＢＬＴを電源電圧ＶCCにプリチャージする２つのｐ
チャネルＭＯＳトランジスタＱｐと、バスラインＢＬ
Ｂ、ＢＬＴの途中に挿入された、それぞれセレクタ信号
φS Ｂ、φS Ｔによって制御される２つのｐチャネルＭ
ＯＳトランジスタＱｐと、それぞれサブプリチャージ信
号ＴPCＢ、ＴPCＴによって制御される、バスラインＢＬ
Ｂ、ＢＬＴの差動アンプ寄りの部分をＶCC−ＶTNの電位
にプリチャージするための２つのｎチャネルＭＯＳトラ
ンジスタＱｎ（ＶTNはＱｎの閾値電圧）によって構成さ
れる。
の実施例について説明する。本実施例でも全体の構成は
図１に示すものと同様である（但し、本実施例では、図
１におけるノアゲート５が除去されている）が、そのな
かのセレクタ３の構成が図４に示すものとなっている。
図４に示されるように、本実施例のセレクタは、プリチ
ャージ信号φPCにより制御される、バスライン対ＢＬ
Ｂ、ＢＬＴを電源電圧ＶCCにプリチャージする２つのｐ
チャネルＭＯＳトランジスタＱｐと、バスラインＢＬ
Ｂ、ＢＬＴの途中に挿入された、それぞれセレクタ信号
φS Ｂ、φS Ｔによって制御される２つのｐチャネルＭ
ＯＳトランジスタＱｐと、それぞれサブプリチャージ信
号ＴPCＢ、ＴPCＴによって制御される、バスラインＢＬ
Ｂ、ＢＬＴの差動アンプ寄りの部分をＶCC−ＶTNの電位
にプリチャージするための２つのｎチャネルＭＯＳトラ
ンジスタＱｎ（ＶTNはＱｎの閾値電圧）によって構成さ
れる。
【００１２】次に、図４に示す本実施例回路の動作につ
いて説明する。通常動作モードにおいては、本実施例回
路は先の実施例の場合と同様の動作を行う。このモード
においては、セレクタ信号φS ＴとφS Ｂとは同一の信
号となり、またサブプリチャージ信号ＴPCＢ、ＴPCＴ
は、常時ローレベルに維持される。
いて説明する。通常動作モードにおいては、本実施例回
路は先の実施例の場合と同様の動作を行う。このモード
においては、セレクタ信号φS ＴとφS Ｂとは同一の信
号となり、またサブプリチャージ信号ＴPCＢ、ＴPCＴ
は、常時ローレベルに維持される。
【００１３】テストモードにおいて、先の実施例の場合
と同様に、テストの行われるメモリセルには同一のデー
タが書き込まれ、一斉にディジット線対（ＤＧＴ１、Ｄ
ＧＢ１）〜（ＤＧＴｎ〜ＤＧＢｎ）に読み出される。ま
た、バスラインＢＬＢ、ＢＬＴのメモリ側の部分は差動
アンプ寄りの部分から分離され電源電位ＶCCにプリチャ
ージされる。ここで、ディジット線対（ＤＧＴ１、ＤＧ
Ｂ１）〜（ＤＧＴｎ、ＤＧＢｎ）に読み出された期待デ
ータが、バスラインＢＬＢの電荷を引き抜き、バスライ
ンＢＬＴの電位を変化させないものであるとする。その
場合には、サブプリチャージ信号ＴPCＢをハイとしてバ
スラインＢＬＢの差動アンプ寄りの部分をＶCC−ＶTNの
電位にプリチャージする。
と同様に、テストの行われるメモリセルには同一のデー
タが書き込まれ、一斉にディジット線対（ＤＧＴ１、Ｄ
ＧＢ１）〜（ＤＧＴｎ〜ＤＧＢｎ）に読み出される。ま
た、バスラインＢＬＢ、ＢＬＴのメモリ側の部分は差動
アンプ寄りの部分から分離され電源電位ＶCCにプリチャ
ージされる。ここで、ディジット線対（ＤＧＴ１、ＤＧ
Ｂ１）〜（ＤＧＴｎ、ＤＧＢｎ）に読み出された期待デ
ータが、バスラインＢＬＢの電荷を引き抜き、バスライ
ンＢＬＴの電位を変化させないものであるとする。その
場合には、サブプリチャージ信号ＴPCＢをハイとしてバ
スラインＢＬＢの差動アンプ寄りの部分をＶCC−ＶTNの
電位にプリチャージする。
【００１４】次いで、全てのＹスイッチ信号ＹＳＷ１〜
ＹＳＷｎを同時にあるいはプリチャージをやり直すこと
なく連続的にハイレベルとする。このときのバスライン
の電位状態を図５（ａ）、（ｂ）において時刻ｔ１にて
示す（但し、バスラインＢＬＢについては差動アンプ寄
りの部分の電位を、バスラインＢＬＴについてはメモリ
側の部分の電位を示す）。このとき、読み出されたデー
タが期待値通りであれば、バスラインＢＬＴの電位は、
図５（ａ）に示すように、プリチャージ電位ＶCCからリ
ーク電流分低下するに留まる。これに対し、期待値とは
異なるデータが読み出された場合には、図５（ｂ）に示
されるように、バスラインＢＬＴの電位は急速に低下す
る。すなわち、期待値通りのデータが読み出された場合
にはバスラインＢＬＴの電位がプリチャージ電位ＶCC−
ＶTNより下がることはないが、そうでない場合には一定
時間経過後にはバスラインＢＬＴの電位がＢＬＢの電位
より低くなる。
ＹＳＷｎを同時にあるいはプリチャージをやり直すこと
なく連続的にハイレベルとする。このときのバスライン
の電位状態を図５（ａ）、（ｂ）において時刻ｔ１にて
示す（但し、バスラインＢＬＢについては差動アンプ寄
りの部分の電位を、バスラインＢＬＴについてはメモリ
側の部分の電位を示す）。このとき、読み出されたデー
タが期待値通りであれば、バスラインＢＬＴの電位は、
図５（ａ）に示すように、プリチャージ電位ＶCCからリ
ーク電流分低下するに留まる。これに対し、期待値とは
異なるデータが読み出された場合には、図５（ｂ）に示
されるように、バスラインＢＬＴの電位は急速に低下す
る。すなわち、期待値通りのデータが読み出された場合
にはバスラインＢＬＴの電位がプリチャージ電位ＶCC−
ＶTNより下がることはないが、そうでない場合には一定
時間経過後にはバスラインＢＬＴの電位がＢＬＢの電位
より低くなる。
【００１５】時刻ｔ２において、サブプリチャージ信号
ＴPCＢをローとしてバスラインＢＬＢのプリチャージを
終了させると共にセレクタ信号φS Ｔのみをローレベル
としてバスラインＢＬＴのメモリ側の部分を差動アンプ
に接続し差動アンプを動作させる。この場合、読み出し
たデータのパターンが予想値通りであれば、図５（ａ）
に示すように、バスラインＢＬＴの電位はＶCC側へ移動
し、そうでなければ、図５（ｂ）に示すように、ＧＮＤ
側へ移る。この遷移期間の終了した後、時刻ｔ３におい
て、差動アンプの出力を読み出しテスト結果の判定を行
う。なお、本実施例においては、テスト読み出し期間中
セレクタ信号φS Ｔを常時ローとしてバスラインＢＬＴ
を差動アンプに接続し続けてもよい。また、そのように
した場合に差動アンプを動作させる直前にこのバスライ
ンを切り離すようにしてもよい。
ＴPCＢをローとしてバスラインＢＬＢのプリチャージを
終了させると共にセレクタ信号φS Ｔのみをローレベル
としてバスラインＢＬＴのメモリ側の部分を差動アンプ
に接続し差動アンプを動作させる。この場合、読み出し
たデータのパターンが予想値通りであれば、図５（ａ）
に示すように、バスラインＢＬＴの電位はＶCC側へ移動
し、そうでなければ、図５（ｂ）に示すように、ＧＮＤ
側へ移る。この遷移期間の終了した後、時刻ｔ３におい
て、差動アンプの出力を読み出しテスト結果の判定を行
う。なお、本実施例においては、テスト読み出し期間中
セレクタ信号φS Ｔを常時ローとしてバスラインＢＬＴ
を差動アンプに接続し続けてもよい。また、そのように
した場合に差動アンプを動作させる直前にこのバスライ
ンを切り離すようにしてもよい。
【００１６】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。例えば、実施例では、Ｙ
スイッチ信号ＹＳＷ１〜ＹＳＷｎの全てをハイとして同
一ワード線に連なるメモリセルの全部を同時にテストし
ていたが、この方法に代え選択されたセルのみをテスト
するようにすることができる。このようにすれば、同時
あるいは連続的に開けるＹラインスイッチ２の組合せを
変えることによってメモリセルアレイ上での様々なテス
トパターンを実行することができる。例えば、図１のメ
モリ装置においてディジット線対に交互に同一のデータ
を書き込んでからワード線を選択してデータをディジッ
ト線上に読み出し、始めに奇数番目のＹラインスイッチ
２を開けてデータを照合し、次に同じワード線を選択し
今度は偶数番目のＹラインスイッチをあけてデータの照
合を行う。
本発明はこれら実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。例えば、実施例では、Ｙ
スイッチ信号ＹＳＷ１〜ＹＳＷｎの全てをハイとして同
一ワード線に連なるメモリセルの全部を同時にテストし
ていたが、この方法に代え選択されたセルのみをテスト
するようにすることができる。このようにすれば、同時
あるいは連続的に開けるＹラインスイッチ２の組合せを
変えることによってメモリセルアレイ上での様々なテス
トパターンを実行することができる。例えば、図１のメ
モリ装置においてディジット線対に交互に同一のデータ
を書き込んでからワード線を選択してデータをディジッ
ト線上に読み出し、始めに奇数番目のＹラインスイッチ
２を開けてデータを照合し、次に同じワード線を選択し
今度は偶数番目のＹラインスイッチをあけてデータの照
合を行う。
【００１７】
【発明の効果】以上説明したように、本発明による半導
体メモリ装置は、同一データのディジット線対のデータ
を同時にバスライン上に読みだし、そのバスライン上の
電位状態から読み出しデータの判定を行うものであるの
で、本発明によれば、僅かな素子を追加するのみでバス
ラインに連なる全てのディジット線対のデータを１回の
データ読み出しによって照合することが可能となる。し
たがって、本発明によれば、チップ面積の増加を招くこ
となく１回のテストにより多数のメモリセルについて判
定を行うことが可能となり、テスト時間を大幅に短縮さ
せることが可能となる。
体メモリ装置は、同一データのディジット線対のデータ
を同時にバスライン上に読みだし、そのバスライン上の
電位状態から読み出しデータの判定を行うものであるの
で、本発明によれば、僅かな素子を追加するのみでバス
ラインに連なる全てのディジット線対のデータを１回の
データ読み出しによって照合することが可能となる。し
たがって、本発明によれば、チップ面積の増加を招くこ
となく１回のテストにより多数のメモリセルについて判
定を行うことが可能となり、テスト時間を大幅に短縮さ
せることが可能となる。
【図面の簡単な説明】
【図１】 本発明の第１の実施例の全体の構成を示す概
略構成図。
略構成図。
【図２】 本発明の第１の実施例のデータバスライン関
連部分の回路図。
連部分の回路図。
【図３】 本発明の第１の実施例におけるセレクタの回
路図。
路図。
【図４】 本発明の第２の実施例におけるセレクタの回
路図。
路図。
【図５】 本発明の第２の実施例の動作を説明するため
のバスラインの電位遷移図。
のバスラインの電位遷移図。
【図６】従来例のブロック図とその動作説明図。
１ センスアンプ ２ Ｙラインスイッチ ３ セレクタ ４ 差動アンプ ５ ノアゲート １０ 半導体メモリ装置 １１ メモリセルアレイ １２ 多数決論理回路 ＢＬＴ、ＢＬＢ バスライン ＤＧＴ１〜ＤＧＴｎ、ＤＧＢ１〜ＤＧＢｎ ディジット
線 ＴPCＴ，ＴPCＢ サブプリチャージ信号 ＷＬ１〜ＷＬｍ ワード線 ＹＳＷ１〜ＹＳＷｎ Ｙスイッチ信号 φPC プリチャージ信号 φS 、φS Ｔ、φS Ｂ セレクタ信号 Ｑｎ ｎチャネルＭＯＳトランジスタ Ｑｐ ｐチャネルＭＯＳトランジスタ
線 ＴPCＴ，ＴPCＢ サブプリチャージ信号 ＷＬ１〜ＷＬｍ ワード線 ＹＳＷ１〜ＹＳＷｎ Ｙスイッチ信号 φPC プリチャージ信号 φS 、φS Ｔ、φS Ｂ セレクタ信号 Ｑｎ ｎチャネルＭＯＳトランジスタ Ｑｐ ｐチャネルＭＯＳトランジスタ
Claims (1)
- 【請求項１】 複数のワード線と、前記ワード線に交差
して設けられた複数のビット線対と、バスライン対と、
バスライン対を第１の電位にプリチャージする手段と、
前記第１の電位とは異なる第２の電位に保持された第２
電位線と、前記第２電位線と前記バスラインとの間に接
続された、Ｙスイッチ信号によりオン／オフが制御され
る第１のスイッチング手段とビット線の電位によりオン
／オフが制御される第２のスイッチング手段との直列回
路からなるＹラインスイッチと、を備え、 メモリセルテストモードにおいては、１本のワード線に
係るメモリセルに同一データを書き込み、その全てのデ
ータを前記ビット線対および前記Ｙラインスイッチを介
して前記バスライン対に読み出し、そのバスライン対の
電位状態を検知することにより前記複数のビット線対に
係るテストを一括して実行できるように構成した半導体
メモリ装置であって、 前記バスライン対に第３のスイッチング手段を介して接
続された差動アンプと、 前記バスライン対の前記第３のスイッチング手段より差
動アンプ寄りの部分に設けられ、前記バスライン対を前
記第１の電位と第２の電位との中間の電位に設定する手
段とを有し、 前記メモリセルテストモードにおいて、前記バスライン
対の一方に読み出されたデータの電位と、前記中間電位
とを、前記差動アンプに入力し、差動アンプを動作させ
るように構成したことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5261857A JP2713118B2 (ja) | 1993-09-24 | 1993-09-24 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5261857A JP2713118B2 (ja) | 1993-09-24 | 1993-09-24 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0793996A JPH0793996A (ja) | 1995-04-07 |
| JP2713118B2 true JP2713118B2 (ja) | 1998-02-16 |
Family
ID=17367720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5261857A Expired - Lifetime JP2713118B2 (ja) | 1993-09-24 | 1993-09-24 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2713118B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4627644B2 (ja) * | 2004-08-30 | 2011-02-09 | Ｏｋｉセミコンダクタ株式会社 | メモリテスト回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60133594A (ja) * | 1983-12-21 | 1985-07-16 | Toshiba Corp | 半導体記憶装置 |
| JPH03295100A (ja) * | 1990-04-12 | 1991-12-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1993
- 1993-09-24 JP JP5261857A patent/JP2713118B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793996A (ja) | 1995-04-07 |
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