JPS60133594A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS60133594A JPS60133594A JP58241372A JP24137283A JPS60133594A JP S60133594 A JPS60133594 A JP S60133594A JP 58241372 A JP58241372 A JP 58241372A JP 24137283 A JP24137283 A JP 24137283A JP S60133594 A JPS60133594 A JP S60133594A
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- Japan
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- memory cell
- dummy
- cell
- sense amplifier
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体記憶装置に係シ、特にグイナミソク型
ランダムアクセスメモリ（ＤＲＡＭ ）のダミーセルの
構成およびダミーセルへの電位置き込み手段に関する。
ランダムアクセスメモリ（ＤＲＡＭ ）のダミーセルの
構成およびダミーセルへの電位置き込み手段に関する。
第１図は、従来のＤ ＲＡＭのメモリセルアレイにおけ
る１列分のメモリセルを取シ出してダミーセル、センス
アンプ等との接続関係を示している。即ち、センスアン
ｆ１０の両入力端１１゜１２に各対応してデータ線１３
．１４が接続され、このセンスアンｆ１０の左、右のデ
ータ線１３．１４にはそれぞれ１個のダミーセル１５゜
１６と複数個のメモリセルｘｙ、１ｇ（但し、図示簡略
化のために左、右側とも各１個のみ示している。）が接
続されている。上記メモリセル１７．１８はそれぞれ１
個のＭＯＳ ）ランジスタＴ１と１個のＭＯＳキャノク
シタＣ１とが直列接続されたものであり、上記ＭＯＳト
ランジスタＴ１のケゝ−卜には行選択様１９あるいは２
Ｏが接続されている。また、前記ダミーセル１５．１６
は、読み出し用のＭＯＳトランノスタＴ２と１個のＭＯ
ＳキャＩ？シタＣ２とが直列に接続され、このトランジ
スタＴ２とギヤ／４’シタＣ２との接続点に書き込み用
のＭＯＳトランゾスタＴ３の一端が接続されておシ、上
記読み出し用トランジスタＴ２のダートにはダミー行選
択線２１あるいは２２が接続され、上記書き込み用トラ
ンジスタＴ３のｆ−）にはダミー書き込み用制御線２３
あるいは２４が接続されている。
る１列分のメモリセルを取シ出してダミーセル、センス
アンプ等との接続関係を示している。即ち、センスアン
ｆ１０の両入力端１１゜１２に各対応してデータ線１３
．１４が接続され、このセンスアンｆ１０の左、右のデ
ータ線１３．１４にはそれぞれ１個のダミーセル１５゜
１６と複数個のメモリセルｘｙ、１ｇ（但し、図示簡略
化のために左、右側とも各１個のみ示している。）が接
続されている。上記メモリセル１７．１８はそれぞれ１
個のＭＯＳ ）ランジスタＴ１と１個のＭＯＳキャノク
シタＣ１とが直列接続されたものであり、上記ＭＯＳト
ランジスタＴ１のケゝ−卜には行選択様１９あるいは２
Ｏが接続されている。また、前記ダミーセル１５．１６
は、読み出し用のＭＯＳトランノスタＴ２と１個のＭＯ
ＳキャＩ？シタＣ２とが直列に接続され、このトランジ
スタＴ２とギヤ／４’シタＣ２との接続点に書き込み用
のＭＯＳトランゾスタＴ３の一端が接続されておシ、上
記読み出し用トランジスタＴ２のダートにはダミー行選
択線２１あるいは２２が接続され、上記書き込み用トラ
ンジスタＴ３のｆ−）にはダミー書き込み用制御線２３
あるいは２４が接続されている。
次に、上記第１図の回路の読み出し動作を説明する。即
ち、ＤＦＬＡＭにおけるメモリセルアレイのうちアドレ
ス指定されたメモリセル１７あるいは１８からの情報の
読み出しは、良く知られているように、当該メモリセル
に蓄積されている情報（” ｉ”レベルあるいは″０＃
レベル）全行選択線１９あるいは２０の選択によってデ
ータ線１３あるいは１４に伝達すると同時に、このメモ
リセルとは左、右反対側のダミーセル１６あるいは１５
に蓄積されている情報をダミー行選択線２２あるいは２
１によって選択してｒ−夕線ノ４あるいｌ−１ｔ３に伝
達し、これによって左右のｒ−タ線１３．１４に生じる
電位差をセンスアンプ１０で感知することによって行な
われる０したがって、たとえばセンスアンプ１０の左側
のメモリセル１７が選択されるときは、必らノ４センス
アン；１０１ｏの右側のダミーセル１６がへ択される。
ち、ＤＦＬＡＭにおけるメモリセルアレイのうちアドレ
ス指定されたメモリセル１７あるいは１８からの情報の
読み出しは、良く知られているように、当該メモリセル
に蓄積されている情報（” ｉ”レベルあるいは″０＃
レベル）全行選択線１９あるいは２０の選択によってデ
ータ線１３あるいは１４に伝達すると同時に、このメモ
リセルとは左、右反対側のダミーセル１６あるいは１５
に蓄積されている情報をダミー行選択線２２あるいは２
１によって選択してｒ−夕線ノ４あるいｌ−１ｔ３に伝
達し、これによって左右のｒ−タ線１３．１４に生じる
電位差をセンスアンプ１０で感知することによって行な
われる０したがって、たとえばセンスアンプ１０の左側
のメモリセル１７が選択されるときは、必らノ４センス
アン；１０１ｏの右側のダミーセル１６がへ択される。
なお、前記ダミーセル１５．１６の構成および書き込み
電位には基本的に次の２通シがある。
電位には基本的に次の２通シがある。
第１は、そのキャーやシタＣ２の存置をメモリセルのキ
ャノｅシタＣ１の容量の半分とし、センスアンプ１００
パ０＃レベルの電位を書き込む方法であり、この場合に
はセンス開始前のデータ線１３．１４の電位Ｑ”ｌ”レ
ベルにグリチャーノする必要がある。第２は、そのキャ
パシタＣ２の容量をメモリセルのキャパシタｃｌと同一
にシ、センスアンｆ１ｏの１１”レベルと″０″レベル
との中間の電位を書き込む方法で多る。
ャノｅシタＣ１の容量の半分とし、センスアンプ１００
パ０＃レベルの電位を書き込む方法であり、この場合に
はセンス開始前のデータ線１３．１４の電位Ｑ”ｌ”レ
ベルにグリチャーノする必要がある。第２は、そのキャ
パシタＣ２の容量をメモリセルのキャパシタｃｌと同一
にシ、センスアンｆ１ｏの１１”レベルと″０″レベル
との中間の電位を書き込む方法で多る。
一万、Ｊ Ｉ ＋Ｘｌの回路の読み出し時の等価回路は
第２図に示すようになる。ここで、ＣＰは各データ線７
．？、１４の浮遊容量、ｃ８はメモリセルキャノクシタ
Ｃｉの容量、ＳｌはメモリセルトランジスタＴｌによる
スイッチ、ＣＤはダミーセルキャパシタＣ２の容量、Ｓ
２はダミーセルの読み出し用トランジスタＴ２によるス
イッチである。
第２図に示すようになる。ここで、ＣＰは各データ線７
．？、１４の浮遊容量、ｃ８はメモリセルキャノクシタ
Ｃｉの容量、ＳｌはメモリセルトランジスタＴｌによる
スイッチ、ＣＤはダミーセルキャパシタＣ２の容量、Ｓ
２はダミーセルの読み出し用トランジスタＴ２によるス
イッチである。
いま、ダミーセルの構成、書き込み電位として前記第１
の方法が採用されている場合について、第２図を参照し
てデータ検出動作を詳述する。たとえば、左側のデータ
線ノ３に接続されているメモリセルの１組が選択された
とき、センス開始直前におけるセンスアンプ１００両入
力端１１．１２の電位’ｌ’ｌ＋Ｖ２は簡略的に次式で
示される。
の方法が採用されている場合について、第２図を参照し
てデータ検出動作を詳述する。たとえば、左側のデータ
線ノ３に接続されているメモリセルの１組が選択された
とき、センス開始直前におけるセンスアンプ１００両入
力端１１．１２の電位’ｌ’ｌ＋Ｖ２は簡略的に次式で
示される。
■２＝ｖ０ＣＰ＋ＶＤＣＤ
ＣＰ＋ＣＤ′Ｊ゛（２）
ここで、Ｖｏはデータ課１３．１４のプリチャージ電圧
、ｖｓはメモリセルキャパ７りｃｌの両端の電位、ＶＤ
はダミーセルキャ・ぐシタｃ２の両端であ’） 、Ｎ’
ｏ ＝０ ｖであるので上式（２）は次式の如くなる。
、ｖｓはメモリセルキャパ７りｃｌの両端の電位、ＶＤ
はダミーセルキャ・ぐシタｃ２の両端であ’） 、Ｎ’
ｏ ＝０ ｖであるので上式（２）は次式の如くなる。
上式（１） 、 （３）の具体的数値例として６４に程
度の１）ＲＡＭ全想定して示すと、 Ｖｏ ＝ ５ ｖ Ｃｐ ＝ ５００ ｆＦ Ｃｓ＝４０ｆＦ Ｃｏ ＝ ２ ０ ｆＦ Ｖｓ ＝ ５ ｖ （”１″レベルの場合）またはＯｖ
（”０”レベルの場合） であり、Ｖｓ ＝ ” １ ”レベルの場合にはになり
、ｖ、 、、、 −１０＃レベルの場合にはになる。一
方、ダミーセル１６が接続されるデータ線１４は このように、一方のデータ線１４にはダミーセル１６に
よって１＋ １ ＩＩレベルト” ｏ ＃レベルのほぼ
中間の電位が与えられており、他方のデータ線１３の電
位ｖｌは選択されたメモリセル１７のデータが゛１１１
レベルの場合にはデータ線１４の電位ｖ２よシも０．１
９ ｖ （＝５−４．８１）高くなシ、メモリセル１７
のデータが”０＃レベルの場合にはｖ１電位はｖ２電位
よシも０．１８ｖ （＝ ４．８１−４．６３ ）低く
なる。この電位差（０，１９ｖまたはＯ，１８ｖ）をセ
ンスアン７’Ｊ０が検出シて増幅することによってメモ
リセル１７のデータ″１”または０＃の検出が行なわれ
る。
度の１）ＲＡＭ全想定して示すと、 Ｖｏ ＝ ５ ｖ Ｃｐ ＝ ５００ ｆＦ Ｃｓ＝４０ｆＦ Ｃｏ ＝ ２ ０ ｆＦ Ｖｓ ＝ ５ ｖ （”１″レベルの場合）またはＯｖ
（”０”レベルの場合） であり、Ｖｓ ＝ ” １ ”レベルの場合にはになり
、ｖ、 、、、 −１０＃レベルの場合にはになる。一
方、ダミーセル１６が接続されるデータ線１４は このように、一方のデータ線１４にはダミーセル１６に
よって１＋ １ ＩＩレベルト” ｏ ＃レベルのほぼ
中間の電位が与えられており、他方のデータ線１３の電
位ｖｌは選択されたメモリセル１７のデータが゛１１１
レベルの場合にはデータ線１４の電位ｖ２よシも０．１
９ ｖ （＝５−４．８１）高くなシ、メモリセル１７
のデータが”０＃レベルの場合にはｖ１電位はｖ２電位
よシも０．１８ｖ （＝ ４．８１−４．６３ ）低く
なる。この電位差（０，１９ｖまたはＯ，１８ｖ）をセ
ンスアン７’Ｊ０が検出シて増幅することによってメモ
リセル１７のデータ″１”または０＃の検出が行なわれ
る。
ところで、上述したようなデータ検出動作における誤動
作（つまシ、デーダ′ｌ”を０”と検出してしまったり
、その逆に０”を１″と検出してしまう。）は、最終的
には両式（１）。
作（つまシ、デーダ′ｌ”を０”と検出してしまったり
、その逆に０”を１″と検出してしまう。）は、最終的
には両式（１）。
（３）で示されるｖｌ とｖｌとの電位差が小さくなる
ことに十分な感知余裕がなくなることが主原因である。
ことに十分な感知余裕がなくなることが主原因である。
この感知余裕がなくなる原因として次の点が挙げられる
。先ず、第１に、メモリセルまたはダミーセルに蓄えら
れる電位ｖＳ ＋ ｖＤが変化することによるものであ
り、これはメモリセルまたはダミーセルのキヤ・やシタ
からのリーク電流の存在が主原因である。第２に、上記
電圧ｖｓ Ｉ ｖＤが変化しない場合であっても、メモ
リセルまたはダミーセルのキャパシタの容量が変化する
ことによって感知余裕が変化する。
。先ず、第１に、メモリセルまたはダミーセルに蓄えら
れる電位ｖＳ ＋ ｖＤが変化することによるものであ
り、これはメモリセルまたはダミーセルのキヤ・やシタ
からのリーク電流の存在が主原因である。第２に、上記
電圧ｖｓ Ｉ ｖＤが変化しない場合であっても、メモ
リセルまたはダミーセルのキャパシタの容量が変化する
ことによって感知余裕が変化する。
このことは、両式（１） 、 （３）から明らかである
。即ち、従来、メモリセルの構成（１間のトランジスタ
と１個のキャパシタ）とダミーセルの構成（２１１ＡＩ
のトランジスタと１個のキャパシタ）とが異なり、半・
淳体基根上に形成される上記両者の回路パターンが異な
る。これに伴って、半導体メモリ製造時の写真製版技術
工程、エツチング技術工程などグロセス工程の際のばら
つきの差によって生じるメモリセルのキャパシタの容量
の変動量ΔＣ８とダミーセルのキャノ々シタの容量の変
動量ΔＣＤとが異なる。これによって両式（１） 、
（３）よシ明らかなようにセンスアングの両入力端の電
位差が変化することになシ、たとえばΔＣＤ〉ΔＣ８の
場合にはｖ２電位が相対的に低下することになシ ＩＩ
Ｑ ７１データを読み出すときの感知余裕が低下する
。逆に、ΔＣｏ＜ΔＣＳの場合にはｖ２電位が相対的に
高くなシ、”ｉ”ｙ’−タを読み出すときの感知余裕が
低下する。
。即ち、従来、メモリセルの構成（１間のトランジスタ
と１個のキャパシタ）とダミーセルの構成（２１１ＡＩ
のトランジスタと１個のキャパシタ）とが異なり、半・
淳体基根上に形成される上記両者の回路パターンが異な
る。これに伴って、半導体メモリ製造時の写真製版技術
工程、エツチング技術工程などグロセス工程の際のばら
つきの差によって生じるメモリセルのキャパシタの容量
の変動量ΔＣ８とダミーセルのキャノ々シタの容量の変
動量ΔＣＤとが異なる。これによって両式（１） 、
（３）よシ明らかなようにセンスアングの両入力端の電
位差が変化することになシ、たとえばΔＣＤ〉ΔＣ８の
場合にはｖ２電位が相対的に低下することになシ ＩＩ
Ｑ ７１データを読み出すときの感知余裕が低下する
。逆に、ΔＣｏ＜ΔＣＳの場合にはｖ２電位が相対的に
高くなシ、”ｉ”ｙ’−タを読み出すときの感知余裕が
低下する。
また、前述した第１の原因となるキャｚＲシタからのリ
ーク′成流は、キャパシタの回路パターンの違い、キャ
ノ４シタに接続されるトランジスタの数とか特性等によ
シ大きく左右される。したがって、前述したようにダミ
ーセルとメモリセルとの構成（回路、回路・！ターン）
が違うということにより、ダミーセルのキャパシタから
のリーク電流とメモリセルのキヤ・９シタからのリーク
電流とが違うことになる。そして、たとえばダミーセル
のキャノ９シタからのリーク電流の方がメモリセルでの
リーク電流よシも大きい場合には、結果的にｖ２電位が
低下することになり、”０″レベル検出側の感知余裕が
なくなる。逆に、メモリセルのキャパシタからのリーク
電流の方がダミーセルでのリーク電流よシも大きい場合
には、結果的にｖ１電位が低下することにより、“１”
レベル検出側の感知余裕がなくなる。
ーク′成流は、キャパシタの回路パターンの違い、キャ
ノ４シタに接続されるトランジスタの数とか特性等によ
シ大きく左右される。したがって、前述したようにダミ
ーセルとメモリセルとの構成（回路、回路・！ターン）
が違うということにより、ダミーセルのキャパシタから
のリーク電流とメモリセルのキヤ・９シタからのリーク
電流とが違うことになる。そして、たとえばダミーセル
のキャノ９シタからのリーク電流の方がメモリセルでの
リーク電流よシも大きい場合には、結果的にｖ２電位が
低下することになり、”０″レベル検出側の感知余裕が
なくなる。逆に、メモリセルのキャパシタからのリーク
電流の方がダミーセルでのリーク電流よシも大きい場合
には、結果的にｖ１電位が低下することにより、“１”
レベル検出側の感知余裕がなくなる。
」二連したようなダミーセルとメモリセルとの［１り成
の違いによる幾何学的形状の違いによってセンス動作に
大きな影響を及ぼす問題は、前述した第２の方法（ダミ
ーセルキャノ母シタｃ２の容ＪｔＣｎ’ｅメモリセルキ
ャ・臂シタｃ１の容量Ｃｇと同じにし、ダミーセルにセ
ンスアンプのｌ”レベルと″０Ｍレベルの中間の電位を
書き込む。）を採用した場合にも同様に生じる。しかも
、上記したような回路構成、パターンの違いおよび７’
ＣＩ −１！ 、Ｘ工程のばらつき等を正確に評価し
て上記問題が生じないようにメモリＬＳＩを設計するこ
とは、今後ますます微細化が進むＬＳＩを考えると困難
の度合いがますます増加してくる。
の違いによる幾何学的形状の違いによってセンス動作に
大きな影響を及ぼす問題は、前述した第２の方法（ダミ
ーセルキャノ母シタｃ２の容ＪｔＣｎ’ｅメモリセルキ
ャ・臂シタｃ１の容量Ｃｇと同じにし、ダミーセルにセ
ンスアンプのｌ”レベルと″０Ｍレベルの中間の電位を
書き込む。）を採用した場合にも同様に生じる。しかも
、上記したような回路構成、パターンの違いおよび７’
ＣＩ −１！ 、Ｘ工程のばらつき等を正確に評価し
て上記問題が生じないようにメモリＬＳＩを設計するこ
とは、今後ますます微細化が進むＬＳＩを考えると困難
の度合いがますます増加してくる。
本発明は上記の事情に鑑みてなされたもので、センスア
ンプの感知余裕が安定に得られ、データ検出動作の安定
化、高感度化が可能な半導体記憶装置を提供するもので
ある。
ンプの感知余裕が安定に得られ、データ検出動作の安定
化、高感度化が可能な半導体記憶装置を提供するもので
ある。
即ち、本発明の半導体記憶装置は、メモリセルおよびダ
ミーセルを同一の構成とし、ダミーセルの読み出し／書
き込み兼用のトランジスタを介してデータ線からセンス
アンプの″１＃レベルと“０″レベルとの中間の電圧を
比較基準信号として書き込むようにしてなることを特徴
とするものである。
ミーセルを同一の構成とし、ダミーセルの読み出し／書
き込み兼用のトランジスタを介してデータ線からセンス
アンプの″１＃レベルと“０″レベルとの中間の電圧を
比較基準信号として書き込むようにしてなることを特徴
とするものである。
これによって、メモリセルとダミーセルとの幾何学的形
状が同一になシ、メモリセルとダミーセルとのばらつき
の差に基づくセンスアンプの感知余裕の減少が生じなく
なる。
状が同一になシ、メモリセルとダミーセルとのばらつき
の差に基づくセンスアンプの感知余裕の減少が生じなく
なる。
以下、１面を参照して本発明の一実施例を詳細に説明す
る。第３図は、ＤＲＡＭのメモリセルアレイにおける１
列分のメモリセルを取シ出してダミーセル、センスアン
プ等との接続関係を示している。即ち、センスアンプ３
ｏの両入方端３１．３２に各対応し、てｒ−夕線３３
、３４が接続され、このセンスアンｆ ｓ ｏの左、右
ノデータ線３３．３４にはそれぞれ１個のダミー＊に３
５．．３６と、複数個のメモリセル３７゜３８（但し、
図示簡略化のため左、右側とも各１個のみ示している。
る。第３図は、ＤＲＡＭのメモリセルアレイにおける１
列分のメモリセルを取シ出してダミーセル、センスアン
プ等との接続関係を示している。即ち、センスアンプ３
ｏの両入方端３１．３２に各対応し、てｒ−夕線３３
、３４が接続され、このセンスアンｆ ｓ ｏの左、右
ノデータ線３３．３４にはそれぞれ１個のダミー＊に３
５．．３６と、複数個のメモリセル３７゜３８（但し、
図示簡略化のため左、右側とも各１個のみ示している。
）と、データ線プリチャージ回路、？ ９ 、４０とが
接続されており、さらに両データ線３３．３４間に所定
タイミングでスイッチ制御されるＭＯ８＋−ランジスタ
４１が接続されている。ここで、メモリセル３７．３８
は従来例のものと同様に１個のＭＯ３）ランジスタＴ１
と１個のＭＯＳキャノ譬シタＣ１とからなシ、各対応し
て行選択線４２．４３にょ９選択される。そして、ダミ
ーセル３５．３６は本発明では上記メモリセル３７．３
８と同一の構成（回路、回路パターン）を有しておシ、
１個の読み出し／書き込み兼用のＭＯ８）ランゾスタＴ
２と１個のＭＯＳキャパシタＣ２とが直列接続されてな
シ、このトランジスタＴ２がダミー行選択線４４あるい
は４５によシ選択されるよう罠なっている。また、ダミ
ーセル３５．３６に比較基準信号として書き込まれる電
位は、センスアンプ３０のｌ”、′０＃レベルの中間の
電位である。
接続されており、さらに両データ線３３．３４間に所定
タイミングでスイッチ制御されるＭＯ８＋−ランジスタ
４１が接続されている。ここで、メモリセル３７．３８
は従来例のものと同様に１個のＭＯ３）ランジスタＴ１
と１個のＭＯＳキャノ譬シタＣ１とからなシ、各対応し
て行選択線４２．４３にょ９選択される。そして、ダミ
ーセル３５．３６は本発明では上記メモリセル３７．３
８と同一の構成（回路、回路パターン）を有しておシ、
１個の読み出し／書き込み兼用のＭＯ８）ランゾスタＴ
２と１個のＭＯＳキャパシタＣ２とが直列接続されてな
シ、このトランジスタＴ２がダミー行選択線４４あるい
は４５によシ選択されるよう罠なっている。また、ダミ
ーセル３５．３６に比較基準信号として書き込まれる電
位は、センスアンプ３０のｌ”、′０＃レベルの中間の
電位である。
次に１上記第３図の回路の読み出し動作を説明する。最
初、データ線３３．３４はデータ線ノリチャー２回路３
９．４０によってＶｏ’を圧にグリチャージされており
、トランジスタ４１はオフされている。このとき、すべ
ての行選択線４２〜４５は非選択状態である。いま、た
とえば左側のデータ線３３ｔ／Ｃ接続されているメモリ
セル３７が行選択線４２によシ１個選択されたときには
必らず右側のデータ線３４に接続されているダミーセル
３６がダミー行選択線４５１Ｃよシ選択される。そして
、メモリセル３７のトランジスタＴＩおよびダミーセル
３６のトランジスタＴ２がそれぞれオンになシ、データ
線３３．３４にはそれぞれメモリセル３７の情報とダミ
ーセル３６の比較基準信号とが転送されることになる。
初、データ線３３．３４はデータ線ノリチャー２回路３
９．４０によってＶｏ’を圧にグリチャージされており
、トランジスタ４１はオフされている。このとき、すべ
ての行選択線４２〜４５は非選択状態である。いま、た
とえば左側のデータ線３３ｔ／Ｃ接続されているメモリ
セル３７が行選択線４２によシ１個選択されたときには
必らず右側のデータ線３４に接続されているダミーセル
３６がダミー行選択線４５１Ｃよシ選択される。そして
、メモリセル３７のトランジスタＴＩおよびダミーセル
３６のトランジスタＴ２がそれぞれオンになシ、データ
線３３．３４にはそれぞれメモリセル３７の情報とダミ
ーセル３６の比較基準信号とが転送されることになる。
この場合、第２図の等価回路を参照して説明すれば、メ
モリセル３７が接続されたｒ−夕線３３の電位ｖ１は両
式（４） 、 （５）で示され、ダミーセル３６が接続
されたデータ線３４の電位ｖ２は両式（６）で示される
が、本例でとなる。ここで、Ｖ０＝５ ｖ ＋ Ｃｐ＝
５００ ｆＦ 、 Ｃｎ＝４０ ｆｌ’ （＝Ｃｓ
）であるとすれば、に’ｚ’）、”’”レベルと゛０＃
レベルのほぼ中１１１１の電位となるので、データ線３
３．３４間に′電位差が発生する。そして、この電位差
をセンスアンプ３０が検出して増幅することで情報の読
み出しが行なわれる。こののち、前述したようにメモリ
セル３７からデータ線３３に転送された情報の上記メモ
リセル３７への再書き込みが行なわれるものである。こ
の場合、上記転送された情報がパ１”レベルであるか″
′０１ルベルであるかに応じてセンスアンｆ３ｏにより
上記データ線３３がｖ０電圧あるいはＯｖに確定された
のちメモリセル３７のトランジスタＴ１全通して再書き
込みが行なわれる。そして、上記メモリセル３７のトラ
ンジスタＴｌが非選択状態にされて読み出し動作が終了
し、再び次回の読み出しに備えてデータ線３３．３４が
再びｖ０電圧までプリチャージされる。このプリチャー
ジの動作は、先ず、トランジスタ４ノがオン状態にされ
、これにより上記トランジスタ４１を介してデータ線３
３．３４が短絡する。このとき、必らず一方のデータ線
がＶｏ ’を圧、他方のデータ線がＯｖになっているの
で（つまり、このときのプリチャージの前の読み出し動
作においてメモリセル３７から読み出された情報がパｌ
”レベルであった場合には、データ線３３がｖ。
モリセル３７が接続されたｒ−夕線３３の電位ｖ１は両
式（４） 、 （５）で示され、ダミーセル３６が接続
されたデータ線３４の電位ｖ２は両式（６）で示される
が、本例でとなる。ここで、Ｖ０＝５ ｖ ＋ Ｃｐ＝
５００ ｆＦ 、 Ｃｎ＝４０ ｆｌ’ （＝Ｃｓ
）であるとすれば、に’ｚ’）、”’”レベルと゛０＃
レベルのほぼ中１１１１の電位となるので、データ線３
３．３４間に′電位差が発生する。そして、この電位差
をセンスアンプ３０が検出して増幅することで情報の読
み出しが行なわれる。こののち、前述したようにメモリ
セル３７からデータ線３３に転送された情報の上記メモ
リセル３７への再書き込みが行なわれるものである。こ
の場合、上記転送された情報がパ１”レベルであるか″
′０１ルベルであるかに応じてセンスアンｆ３ｏにより
上記データ線３３がｖ０電圧あるいはＯｖに確定された
のちメモリセル３７のトランジスタＴ１全通して再書き
込みが行なわれる。そして、上記メモリセル３７のトラ
ンジスタＴｌが非選択状態にされて読み出し動作が終了
し、再び次回の読み出しに備えてデータ線３３．３４が
再びｖ０電圧までプリチャージされる。このプリチャー
ジの動作は、先ず、トランジスタ４ノがオン状態にされ
、これにより上記トランジスタ４１を介してデータ線３
３．３４が短絡する。このとき、必らず一方のデータ線
がＶｏ ’を圧、他方のデータ線がＯｖになっているの
で（つまり、このときのプリチャージの前の読み出し動
作においてメモリセル３７から読み出された情報がパｌ
”レベルであった場合には、データ線３３がｖ。
′電圧にグルア、グされており、ダミーセル３６から比
較基準信号が読み出されたデータ線３４は０ｖにプルダ
ウンされており、逆にメモリセル３７から１洸み出され
た清報がパ０”レベルであった場合にＱ」２、データ線
３３が０ｖＫ７’ルダウンされており、データ線３４が
ｖｏ電圧にゾルアッグされている。）、前記データ線３
３．３４が短絡することによりある一定時間後には両デ
ータ曜３３，３４の電位は′ｌ”レベルと°０”■ レベルとのほぼ中間の電位（本例ではΣｖｏ）になる。
較基準信号が読み出されたデータ線３４は０ｖにプルダ
ウンされており、逆にメモリセル３７から１洸み出され
た清報がパ０”レベルであった場合にＱ」２、データ線
３３が０ｖＫ７’ルダウンされており、データ線３４が
ｖｏ電圧にゾルアッグされている。）、前記データ線３
３．３４が短絡することによりある一定時間後には両デ
ータ曜３３，３４の電位は′ｌ”レベルと°０”■ レベルとのほぼ中間の電位（本例ではΣｖｏ）になる。
この時点において、このプリチャージ前の１ｎ報εｉ’
＋２み出し時に選択されたダミーセル３６のトランジス
タＴ２はオン状態のままにされておシ、選択されなかっ
たダミーセル３５のトランジスタＴ２は既にオン状態に
されている。これによって、前述したように短絡によっ
て作られたデータ線３３，３４の中間電位（−！−ＶＯ
）がダミーセル３５．３６に再書き込みされることにな
シ、次いでダミーセル３５．３６の各トランジスタＴ２
は非選択状態にされる。即ち、前記読み出し動作時に選
択されたメモリセル３７とダミーセル３６とは・、メモ
リセル３７に比べてダミーセル３６の方が遅れて非選択
状態にされる。そして、こののちデータ線！リチャージ
回路３９．４０からグリチャージ電流が供給されること
によって、データ線３３．３４がｖ。
＋２み出し時に選択されたダミーセル３６のトランジス
タＴ２はオン状態のままにされておシ、選択されなかっ
たダミーセル３５のトランジスタＴ２は既にオン状態に
されている。これによって、前述したように短絡によっ
て作られたデータ線３３，３４の中間電位（−！−ＶＯ
）がダミーセル３５．３６に再書き込みされることにな
シ、次いでダミーセル３５．３６の各トランジスタＴ２
は非選択状態にされる。即ち、前記読み出し動作時に選
択されたメモリセル３７とダミーセル３６とは・、メモ
リセル３７に比べてダミーセル３６の方が遅れて非選択
状態にされる。そして、こののちデータ線！リチャージ
回路３９．４０からグリチャージ電流が供給されること
によって、データ線３３．３４がｖ。
電圧までプリチャージされ浮遊容量ｃｐが充電される。
上述したようなり ＲＡＭによれば、ダミーセル３５．
３６にデータ線３３．３４からグリチャエ ージ電圧ＶｏのΣの電圧を書き込むようにしたので、ダ
ミーセル３５．３６はその１個のＭＯＳ）ランゾスタＴ
２を読み出し／４き込みに兼用することか可能となシ、
その結果、各メモリセルと同一の回路構成、回路パター
ンによシ実現可能となる。したがって、前述した従来例
におけるようなメモリセルとダミーセルとの幾何学的形
状の違いによるばらつきの差に基づくセンス動作の感知
余裕の減少の問題が生じなくなり、感知余裕が安定にな
シ、センス動作の安定化、高感度化が可能になる。
３６にデータ線３３．３４からグリチャエ ージ電圧ＶｏのΣの電圧を書き込むようにしたので、ダ
ミーセル３５．３６はその１個のＭＯＳ）ランゾスタＴ
２を読み出し／４き込みに兼用することか可能となシ、
その結果、各メモリセルと同一の回路構成、回路パター
ンによシ実現可能となる。したがって、前述した従来例
におけるようなメモリセルとダミーセルとの幾何学的形
状の違いによるばらつきの差に基づくセンス動作の感知
余裕の減少の問題が生じなくなり、感知余裕が安定にな
シ、センス動作の安定化、高感度化が可能になる。
なお、上記実施例では、データ線３３．３４をトランジ
スタ４１によシ短絡し、所定時間後にデータ線３３．３
４に得られる論理レベルの＋１月）ｉ、ｌ ４位をダミ
ーセルＪ ５ 、３６に再書き込みするようにタイミン
グ制御を行なっているが、このような方法によらずに、
データ線３３ 、３４に各対応して中間電位発生回路を
接続しておき、データ線３３．３４のノリチャージに先
立って中間電位発生回路からデータ線３３．３４に中間
電位を供給して各データ線を中間電位に設定したのちダ
ミーセル３５．３６に再書きを行なうようにしてもよい
。
スタ４１によシ短絡し、所定時間後にデータ線３３．３
４に得られる論理レベルの＋１月）ｉ、ｌ ４位をダミ
ーセルＪ ５ 、３６に再書き込みするようにタイミン
グ制御を行なっているが、このような方法によらずに、
データ線３３ 、３４に各対応して中間電位発生回路を
接続しておき、データ線３３．３４のノリチャージに先
立って中間電位発生回路からデータ線３３．３４に中間
電位を供給して各データ線を中間電位に設定したのちダ
ミーセル３５．３６に再書きを行なうようにしてもよい
。
上述したように本発明の半導体記憶装置によれば、ダミ
ーセル全メモリセルと同じ構成にし、データ線からセン
スアンプのｌ” ｎ Ｑ ＃レベルの中間電位をダミー
セルに書き込むようにしたものであり、これによってメ
モリセルと夕゛ミーセルとの幾何学的形状を同一にする
ことが可能になる。したがって、メモリセルと夕°ミー
セルとのばらつきの差に基づくセンスアンプの感知余裕
の減少が生じなくな９、感知余裕が安定になシ、センス
動作の安定化、高感度化が可能になる。このような効果
は、今後ますます微細化が進むＬＳＩメモリにおいて著
しく増大する。
ーセル全メモリセルと同じ構成にし、データ線からセン
スアンプのｌ” ｎ Ｑ ＃レベルの中間電位をダミー
セルに書き込むようにしたものであり、これによってメ
モリセルと夕゛ミーセルとの幾何学的形状を同一にする
ことが可能になる。したがって、メモリセルと夕°ミー
セルとのばらつきの差に基づくセンスアンプの感知余裕
の減少が生じなくな９、感知余裕が安定になシ、センス
動作の安定化、高感度化が可能になる。このような効果
は、今後ますます微細化が進むＬＳＩメモリにおいて著
しく増大する。
第１図は従来のＤＲＡＭの一部を示す回路図、第２図は
第１図の回路の読み出し時における等何回路を示す回路
図、第３図は本発明に係る半導体記憶装置の一実施例の
要部を示す回路図である。 ３０・・・センスアンプ、３３．３４・・・データ線、
３５．３６・・・ダミーセル、３７．３８・・・メモリ
セル、３９，４０・・・アクティブグルアツゾ回路、４
１ ＋ Ｔｌ ＋ Ｔ＊ ・・・ＭＯＳ ）ランジスタ
、Ｃ１＋Ｃ２・・・ＭＯＳキャノ々シタ。
第１図の回路の読み出し時における等何回路を示す回路
図、第３図は本発明に係る半導体記憶装置の一実施例の
要部を示す回路図である。 ３０・・・センスアンプ、３３．３４・・・データ線、
３５．３６・・・ダミーセル、３７．３８・・・メモリ
セル、３９，４０・・・アクティブグルアツゾ回路、４
１ ＋ Ｔｌ ＋ Ｔ＊ ・・・ＭＯＳ ）ランジスタ
、Ｃ１＋Ｃ２・・・ＭＯＳキャノ々シタ。
Claims (3)
- （１） メモリセルアレイの各列における２本のデータ
線それぞれに接続された複数個のメモリセルおよび１個
のダミーセルと、上記２本のデータ線の電位差によシ前
記メモリセルの記憶情報を検出するセンスアンプと、前
記２本のデータ線相互間に接続され所定のタイミングで
スイッチ制御されるＭＯＳ ）ランジスタと、前記２本
のｒ−夕線に接続され所定のタイミングでデータ線にノ
リチャージ電流を供給するプリチャ−ノ手段とを具備す
る半導体記憶装置において、１ｊｆＪ Ｈ己メモリセル
は１１固のＭＯＳ）ランノスタと１個のＭＯＳキャノ４
シタとからなり、前記ダミーセルは上、８１シメモリセ
ルと同じ構成であって１個の１４６み出し／囚き込み兼
用のＭＯＳ ）ランジスタと１個のＭＯＳキャ７９シタ
とからなり、上記ダミーセルに対し−Ｃデータ線から＠
記センスアングの″１″レベルと″０Ｍレベルとの中間
の電圧を書き込む中間電圧書き込み手段とを具備するこ
とを特徴とする半導体記憶装置。 - （２）前記中間電圧書き込み手段は、前記センスアンプ
のセンス動作およびメモリセルへの再書き込み動作終了
後に前記２本のデータ線相互間のＭＯＳ ）ランゾスタ
をオン状態に制御し、この制御から所定時間後に各デー
タ線に発生する。 電位を各ダミーセルに書き込むようにしてなることを特
徴とする特許 載の半導体記憶装置。 - （３）前記中間電圧書き込み手段は、前記メモリセルへ
の再書き込み終了後にこのメモリセルを非選択状態に制
御し、こののち上記メモリセルと同時に選択されていた
ダミーセルへの書キ込み終了後に上記ダミーセルを非選
択状態に制御するようにしてなることを特徴とする前記
特許請求の範囲第２項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241372A JPS60133594A (ja) | 1983-12-21 | 1983-12-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241372A JPS60133594A (ja) | 1983-12-21 | 1983-12-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60133594A true JPS60133594A (ja) | 1985-07-16 |
Family
ID=17073301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58241372A Pending JPS60133594A (ja) | 1983-12-21 | 1983-12-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60133594A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63895A (ja) * | 1986-06-19 | 1988-01-05 | Nec Corp | ダイナミツク・ランダム・アクセス・メモリ装置 |
| JPH0793996A (ja) * | 1993-09-24 | 1995-04-07 | Nec Corp | 半導体メモリ装置 |
-
1983
- 1983-12-21 JP JP58241372A patent/JPS60133594A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63895A (ja) * | 1986-06-19 | 1988-01-05 | Nec Corp | ダイナミツク・ランダム・アクセス・メモリ装置 |
| JPH0793996A (ja) * | 1993-09-24 | 1995-04-07 | Nec Corp | 半導体メモリ装置 |
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