JPS63895A - ダイナミツク・ランダム・アクセス・メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ｒ産業上の利用分野〕 本発明はダイナミック・ランダム　アクセス・メモリ装
置に関し、特にダミーセルが一方はビＶ１〜線、他方は
ダミーワード線に接続された１｛１Ｍの静電容量よりな
るダイナミック・ランダム・アクセス　メモリ装置に関
する。

（．　６ｔ：朱の技術］ 従来、ダイナミック・ランダム　ア７セス・メモリ装置
では、メモリセルの記憶情報を読出ずために、主構成要
素としてフリ・ソプフロップをもつセンスアンプとダミ
ーセルを用いていた。そのダミーセルの形式として多く
はメモリセルのおよそ１　，／　２の靜電容量にＯ■の
レベルを害き込むタイプである。

第・１図にダミーワード線駆動部をよむダミーセルがメ
モリセルの約１／２の静電容Ｖをもつ従来のダイナミッ
ク・ランダム・アクセス・メモリ装置のセンスアンプシ
ステムの等価回路の一例を示す。第４図（ａ＞はセンス
アンプシステムの回路図、第４図（ｂ）はダミーワード
線駆動部の回路図であり、第４図に示す回路のタイミン
グチャートを第５図に示す。第４図において、１はアク
ティブ・フ゜ノレアップを備えたセン′スアンブである
。センスアンブ１にはビット数ＢＬＬ，ＢＬ２とセンス
アンプ活性化信号φＳＥが接続されている。実際には各
ビッｌ−線ＢＬＩ、ＢＬ２には多数のメモリセルと１個
ずつのダミーセルが接続されるが、ここではそれぞれ１
個ずつのメモリセルとダミーセルのみを示している。

静電容量ＣｌとＭＯＳ｝ランジスタＱ２、静電容ｍ　Ｃ
１とＭ　Ｏ　Ｓ　｝−ランジスタＱ５はそれぞれビット
線ＢＬＩ，ＢＬ２に接続されるメモリセルを構成し、Ｍ
ＯＳ｝−ランジスタＱ２とＱ５のゲー１へはそれぞれワ
ード線ＷＬ１．ＷＬ２により制御される。また静電容量
Ｃ２ｂとＣ３ｂはビット線ＢＬ１，ＢＬ２に接続される
ダミーセルであり、それぞれの池端はダミーワード線Ｄ
ＷＬＩ，ＤＷＬ２と接続されている。〜１０５１〜ラン
ジスタＱ３．Ｑ４はプリチャージイス号φ「，によって
ビ・・／１・線Ｙ３Ｌｌ．１３Ｌ２を電源一Ｅ圧ＶＣＣ
にプリチャージするためのもので、Ｍｏｓ＋−ランジス
タＱ＋　とＱ６はカラムデコーダ出力φ。によってビツ
１へ線Ｂ　Ｌ　］．　．１３　Ｌ　２を入出力信号線■
７／○，Ｉ／Ｏに接続するためのらのである。

また、３はダミーワード線ＤＷＬ　１　，　ＤＷＬ　２
を選択するダミーワード・デコーダで、このダミーワー
ド・デコーダ３にはデコードするためのロウ・アドレス
ＲＡが入力され、また、ダミーワード・デコーダ３のプ
リチャージのために、プリチャージ信号φＰＤが入力さ
れる。ダミーワード　デコーダ３の出力φＤＳＩ　，φ
ｏｓ２はＭ　Ｏ　Ｓ　＋−ランジスタＱ９，ＱＩＯに入
力され、ダミーワード線ＤＷＬｌ，ＤＷＬ２いずれかを
Ｏ■レベルに落とす。

ＭＯＳ　Ｆ−ランジスタＱ７，Ｑ８はプリチャージ信号
φｐｏによって、ダミーワード線ＤＷＬ１．ＤＷＬ２を
プリチャージするものである， なお、第５図において、＞　　（Ｖｃｃ＋Ｖｔ　’）は
電源電圧ＶＣＣよりＭ　Ｏ　Ｓ　ｌ−ランジスタのしき
い値電圧ｖＴを加えた電位以上の電位、”ｃｃ　　Ｖ丁
は電源電圧Ｖｃｏよりしきい値電圧ＶＴを引いた電位を
示す。

まず、プリチャージ信号φ２，φＰＤがＱＶになり、シ
ステム初間化が終了しているところからスターＩ・する
。第５図はワード線ＷＬＩに接続されているメモリセル
に“１゛が記憶されており、このメモリセルが読み出さ
れた場合を示し、この場合について説明する。ワード線
ＷＬＩが上り、メモリセルの容ｆｆｌ　Ｃ　１がビッＩ
−線ＢＬＩに接続される９容量Ｃ１にはほぼ電源電圧Ｖ
ＣＣが記憶されており、容量Ｃ１がビ・・ｌＩ−線ＢＬ
Ｉに接続されてもビ・ソ１・線ＢＬＩはプリチャージレ
ベルである電源電圧ｖＣｃレベルからほとんど下らない
。同時にダミーワード線［）Ｗ１がデコードされて、ワ
ード線ＷＬＩとは逆に電源電圧Ｖ（，（，からＯ■へ下
がる。

これによって、ダミーセルの容量Ｃ３，には初期電位差
がなかったらのが電源電圧■。Ｃだけの電位差がついた
のであるから、ダミーセルの容ｆｌ１：分た゜けビッ１
〜線Ｂ　Ｌ　２の電位は下がる。次に、センス・アンプ
活性化信号φＳ６が下がるとセンス・アンプが動作し、
ビ・ソ１・線Ｂ　Ｌ　２はＯｖまで下げられ、増幅され
る。

カルｊ・デコーダ出力φＣが上がればビット線［３Ｌｌ
，ＢＬ、２が入出力信−号線Ｉ／Ｏ．Ｉ−．／Ｏへ１云
達され、外部へメモリセルの内容力弓売出されることに
なる。読出しが完了して、初期化する場ｈにはプリチャ
ージ信号φｐ．ｔｂｐｏが上り、ワード線ＷＬＩ，ＷＬ
２はＱＶＡ．．、ダミーフード線Ｄ　Ｗ　Ｌ１，ＤＷＬ
２は電源電圧■ｃｃへ変る。ビ・・／１〜線ＢＬ２はズ
リチャージ信号φＰによってプリチャージさｔＬ　．電
源電圧ＶＣＣのレベルになる。

１［発明が解決しようとする問題点〕 上述した従束のダイナミック・ランダム・アクセス・メ
モリ装置は、ダミーセルの静電容量はメモリセルの静電
容量の１／２となっているので、微細化によるプロセス
上のｒｒｉ’！差の影響がダミーセルに大きく出てしま
うという欠点がある。

従って、ダイナミック・ランダム・アクセス・メモリ装
置の高ａ　ｆ？ｔ化に１′Ｆって、メモリセルの形状が
限界近くまで縮小されてくることにより、メモリセルの
約１／′２の静電容量をダミーセルに持たせることが困
難になってくる。

〔問題点を解決するための手段〕

本発明のダイナミック・ランダム・アクセス・メモリ装
置は、センスアンプと、このセンスアンプの入出力接点
に接続される相補関係にある一対のビッ１〜線と、この
ビット線それぞれに複数ずつ接続されるメモリセルと、
一対のダミーワード線と、前記ビ・・／１〜線それぞれ
と対応ずる萌記ダミーワード線に１涸ずつ接続され前記
メモリセルの１涸と同じ静電容量よりなるダミーセルと
、選択された一方の前記ダミーワード線が零電位である
時に非選択の他方の前記ダミーワード線のみを電源電圧
にまでプリチャージするプリチャージ手段と、このプリ
チャージ手段により一方がプリチャージされた一対の前
記ダミーワード線を短絡して前記ダミーワード線の電位
を電源電圧の１／２に設定する短絡手段とをよんで横成
される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図（ａ＞および（ｂ）はそれぞれ本発明の一実施例
のセンスアンプシステムの回路図およびダミーワード線
駆動部の回路図である。第１図（ａ）のセン′スアンフ
゜システムはダミーセノレの静電容量Ｃ２．，Ｃ３，が
メモリセルの静電容量と等しいらのである以外は第３図
（ａ＞に示すＵＣ末の回路と同一である。

２はダミーワード線プリチャージ制御回路、３はダミー
ワード・デコーダである。ダミーワード線プリチャージ
制御回路２はプリチャージ信号ｔｂｐｏとダミーワード
・デコーダ３の出力φ，、Ｓ１　とφＤＳ２″！：入力
し、ダミーワード・デコーダ３で非ＩＭ択となったダミ
ーワード線ＤＷＬ　１またＤ　Ｗ　［．．．２をダミー
ワード線プリチャージ信号φＰ「，１　とφＰＤ２のい
ずれかを立上げることによってＭ　Ｏ　Ｓトランジスタ
Ｑ７またはＱ８でしって、プリチャ？ジする機能を有し
てる。ダミーワード・デコーダ３の出力φＤＳＩ　．φ
Ｄ５■はダミーワードＤ　”ｖＶ　Ｌ］．．ＤＷＬ２に
ドレインを接続されたＭＯＳトランジスタＱ９とＱ＋ｏ
のゲートに入力され、゛ダミーワード・デコーダ３はダ
ミーワード線ＤＷＬ　１　，ＤＷＬ２の遷択３行う。

また、Ｍ　Ｏ　Ｓ　トランジスタＱｚはダミーワード線
短絡用トランジスタで、そのゲートにダミーワード線短
絡信号φＢＤが入力されており、ダミーワード線短絡信
号ｔｂｎｏが立上ればＭＯＳ｝−ランジスタＱ目はＯＮ
となりダミーワード線ＤＷＬ　１とＤＷＬ，２は短絡さ
れる。また、ダミーワード線短絡信号（ｂｇｏはダミー
ワード・デコーダ３にも入勾され、ダミーワード線短絡
信号φ８Ｄが立上がる時はダミーワード・デコーダ３の
出力φＤＳＩとφｏｓ２は非活性（ヒし、Ｍ　Ｏ　Ｓ　
ｌ−ランジスタＱ９とＱ　ｔｏｆ！−Ｏ　Ｆ　Ｆとする
， 第２図は第１図でのダミーワード線ＤＷＬ　１とＤＷＬ
２の短絡をシステムの初期化中に行う場ｈての読出し時
のタイミング図で、第３図はダミーワード線Ｄ　Ｗ　Ｌ
．　１とＤＷＬ、２の短絡をシステム７古性化ｍ期に行
う場合での読出し時のタミング図である９第５１２１の
場３と同様に、第２図および第３図のいずれの場合もワ
ード線Ｗ　Ｌ　１に接続されているメモリセルに“１′
が記憶されており、このメモリセルが読出される場自と
する， まず、第２図の場合について説明する。プリチャージ信
号Ｌ／）　）、およびφｐｏがＯ■になり、システムの
初期化か完了しているところからスター１〜する。ワー
ド９，ＪＷＬＩが立上り、メモリセルの容量ＣＩがビッ
ト線ＢＬＩに接続される。この場含にら第５図と同様に
メモリセルには゛１゜′が記憶されているのであるから
、ビッ１〜線ＢＬＩはプリチャージレベルである電源電
圧ＶＣ１つのレベルからほとんど下らない。同時にダミ
ーワード線Ｄ　Ｗ　１．１がデコードされて、ダミーワ
ード線Ｄ　Ｗ　Ｌ　１は１　／　２　Ｖ　ｃｃから０■
へ下がる。この場き、ダミーセルの静電容量Ｃ３ａには
初期状態で１　／　２　Ｖ　ｃ，一の電位辱があり、第
４図の従束のダミーセルＣ３，の静電容量の２　１．！
ｉあることから、ビッ１〜線［３Ｌ２の電位は第４図の
従来の回路とまったく同じたけ下がることになる。次に
、セ〉・スアンブ活性化信号φＳＥが下がるとセンスア
ンブ１が動作し、ビッ１一線Ｂ　Ｌ．　２はＯＶまで下
げられ、増幅される。カラムデコーダ出力φＣが上がれ
ば、ビット線ＢＬＩ，ＢＬ２が入出力信号線Ｉ／’Ｏ，
Ｉ，／Ｏへ伝達され、外部へメモリセルの内容が読出さ
れることになる。

読出しが完了して、初期化する時、プリチャージ信号φ
Ｐとφｐｎが立上り、ワード線ＷＬＩ，ＷＬ２はＯ　Ｖ
になる。このとき、非選択のダミーワード線ＤＷＬ２の
みが、ダミーワードプリチャージ制御回路２によってダ
ミーワード線プリチャージ信号φＰ　Ｄ　２が立上げら
れて、電源電圧の’Ｖ’ＣＣのレベルまでプリチャージ
される。その後、ダミーワード線短絡信号φＢＤが立上
がり、ダミーワード線Ｄ　”，Ｖ　Ｌ　１とＤ　Ｗ　Ｌ
　２をＭＯＳトランジスタＱｚによって短絡し、ダミー
ワード線Ｄ　Ｗ　Ｌ１．ＤＷＬ２をｌ　／　’：２　Ｖ
　ＣＣレベルにして初期化する、たたし、ダミーワード
線短絡信号φ８Ｄによってダミーワード線ＤＷＬＩ，’
ＤＷＬ２の短絡を行う直前にはＹ択ダミーワード線ＤＷ
Ｌ　１はＯＶに保持されたままとする。

また、第３図の場きはダミーワード線短絡信号φＩ，Ｄ
がシステムの活性化初期に立上がり、ダミーワード線の
Ｂ　Ｗ　Ｌ、１とＢ　Ｗ１，　２の短絡をシステｌ・の
活性化ｍ期に行う場きのタイミング図である。

この場ばはセンスアンプ活性化直前にダミーワード線１
？，　Ｗ　Ｌ　１とＢＷＬ２の短絡を行うので、ダミー
ワード線ＢＷＬ１．８ＷＬ２のレベル変動が少ない。

〔発明の効県〕

以」一説明したように本発明は、ダミーセルが一方の端
子はビット線に、他方の端子がダミーワード線に接続さ
れる１涸の静電容量よりなるダイナミ・ソク・ランダム
・アクセス・メモリ装置において、ダミーセルとメモリ
セルの静電容量を等しくし、ダミーワード線の初期の電
圧レベルを１・′２ｖｒｃとずることで、微細１ヒによ
るプロセス上の３！（差の影ブで３なくすことができ、
高集望化しても高？信頼性を得ることができる効果があ
る，

【図面の簡単な説明】

第１図は本発明の一実施例の等価回路図、第２図は第１
図に示す実施例の請出し時の信号の変化を示すタイミン
グ図、第３図は第１［２に示す実施例において内部信号
を変更した場合の読出し時の信号の変化を示すタイミン
グ図、第−１　［ａおよび第５図はそれぞれｔＸ：来の
ダイナミソク　アクセス・メモリ装置の回路図および続
出し時の信号の変化を示すタイミング図である。 １・・・アクティブ　プルアップ付センスアンプ、２・
・・ダミーワード線プリチャージ制１１１］回路、３・
・ダミーワード・デコーダ、Ｑ１〜Ｑ　Ｉ　１・・・Ｍ
　Ｏ　Ｓ　Ｉ■ランジスタ、Ｃ１〜”　１　，Ｃ　２ａ
．　Ｃ　２ｂ＋　Ｃ　３ａ＋Ｃ３，・・・静電容Ｊｉ上
、φ５Ｌ・・センスアンプ活性化信号、Ｂ　Ｌ　１　，
　Ｂ　Ｌ．　２−・・ビ＝ｔ　Ｉ−線、ＷＬ　１　．　
ＷＬ　２・・ワード線、ＤＷＬ　１．　，　　Ｉ）ｌ．
ＶＬ　：２．．．ダ−７　　１’　ｅ＜、Ｃｂｐ．φＩ
’ｌｌ・　プリチャージ信号、φｌ”ＤＩ，φＦ−１、
２・・・ダミーワード線フ゜リチャージ信号、　φＤ’
ｉ１，イｂ　［ｌＳ２　”ダミーワード線選択信号、Ｌ
／）ｎｎｌ・・ダミーワード線短絡信号、〜゛Ｃｃ・・
・電源電圧。 代理人　弁理士　　　内　原　　　バ ？≧■ ８２区 ８　３　図 ？＊■ ＼−−一−一社一一■

Claims (1)

【特許請求の範囲】
1. センスアンプと、このセンスアンプの入出力接点に接続
   される相補関係にある一対のビット線と、このビット線
   それぞれに複数ずつ接続されるメモリセルと、一対のダ
   ミーワード線と、前記ビット線それぞれと対応する前記
   ダミーワード線に１個ずつ接続され前記メモリセルの１
   個と同じ静電容量よりなるダミーセルと、選択された一
   方の前記ダミーワード線が零電位である時に非選択の他
   方の前記ダミーワード線のみを電源電圧にまでプリチャ
   ージするプリチャージ手段と、このプリチャージ手段に
   より一方がプリチャージされた一対の前記ダミーワード
   線を短絡して前記ダミーワード線の電位を電源電圧の１
   ／２に設定する短絡手段とを合むことを特徴とするダイ
   ナミック・ランダム・アクセス・メモリ装置。