JPH0612620B2 - ダイナミツク・ランダム・アクセス・メモリ装置 - Google Patents
ダイナミツク・ランダム・アクセス・メモリ装置Info
- Publication number
- JPH0612620B2 JPH0612620B2 JP61144390A JP14439086A JPH0612620B2 JP H0612620 B2 JPH0612620 B2 JP H0612620B2 JP 61144390 A JP61144390 A JP 61144390A JP 14439086 A JP14439086 A JP 14439086A JP H0612620 B2 JPH0612620 B2 JP H0612620B2
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- Japan
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- dummy
- word line
- lines
- sense amplifier
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイナミック・ランダム・アクセス・メモリ装
置に関し、特にダミーセルが一方はビット線、他方はダ
ミーワード線に接続された１個の静電容量よりなるダイ
ナミック・ランダム・アクセス・メモリ装置に関する。
置に関し、特にダミーセルが一方はビット線、他方はダ
ミーワード線に接続された１個の静電容量よりなるダイ
ナミック・ランダム・アクセス・メモリ装置に関する。
従来、ダイナミック・ランダム・アクセス・メモリ装置
では、メモリセルの記憶情報を読出すために、主構成要
素としてフリップフロップをもつセンスアンプとダミー
セルを用いていた。そのダミーセルの形式として多くは
メモリセルのおよそ１／２の静電容量に０Ｖのレベルを
書き込むタイプである。
では、メモリセルの記憶情報を読出すために、主構成要
素としてフリップフロップをもつセンスアンプとダミー
セルを用いていた。そのダミーセルの形式として多くは
メモリセルのおよそ１／２の静電容量に０Ｖのレベルを
書き込むタイプである。
第４図にダミーワード線駆動部を含むダミーセルがメモ
リセルの約１／２の静電容量をもつ従来のダイナミック
・ランダム・アクセス・メモリ装置のセンスアンプシス
テムの等価回路の一例を示す。第４図（ａ）はセンスア
ンプシステムの回路図、第４図（ｂ）はダミーワード線
駆動部の回路図であり、第４図に示す回路のタイミング
チャートを第５図に示す。第４図において、１はアクテ
ィブ・プルアップを備えたセンスアンプである。センス
アンプ１にはビット線ＢＬ１，ＢＬ２とセンスアンプ活
性化信号▲▼が接続されている。実際には各ビッ
ト線ＢＬ１，ＢＬ２には多数のメモリセルと１個ずつの
ダミーセルが接続されるが、ここではそれぞれ１個ずつ
のメモリセルとダミーセルのみを示している。
リセルの約１／２の静電容量をもつ従来のダイナミック
・ランダム・アクセス・メモリ装置のセンスアンプシス
テムの等価回路の一例を示す。第４図（ａ）はセンスア
ンプシステムの回路図、第４図（ｂ）はダミーワード線
駆動部の回路図であり、第４図に示す回路のタイミング
チャートを第５図に示す。第４図において、１はアクテ
ィブ・プルアップを備えたセンスアンプである。センス
アンプ１にはビット線ＢＬ１，ＢＬ２とセンスアンプ活
性化信号▲▼が接続されている。実際には各ビッ
ト線ＢＬ１，ＢＬ２には多数のメモリセルと１個ずつの
ダミーセルが接続されるが、ここではそれぞれ１個ずつ
のメモリセルとダミーセルのみを示している。
静電容量Ｃ１とＭＯＳトランジスタＱ２、静電容量Ｃ４
とＭＯＳトランジスタＱ５はそれぞれビット線ＢＬ１，
ＢＬ２に接続されるメモリセルを構成し、ＭＯＳトラン
ジスタＱ２とＱ５のゲートはそれぞれワード線ＷＬ１，
ＷＬ２により制御される。また静電容量Ｃ2bとＣ3bはビ
ット線ＢＬ１，ＢＬ２に接続されるダミーセルであり、
それぞれの他端はダミーワード線ＤＷＬ１，ＤＷＬ２と
接続されている。ＭＯＳトランジスタＱ３，Ｑ４はプリ
チャージ信号φＰによってビット線ＢＬ１，ＢＬ２を電
源電圧ＶCCにプリチャージするためのもので、ＭＯＳト
ランジスタＱ１とＱ６はカラムデコーダ出力φＣによっ
てビット線ＢＬ１，ＢＬ２を入出力信号線Ｉ／Ｏ，▲
▼に接続するためのものである。
とＭＯＳトランジスタＱ５はそれぞれビット線ＢＬ１，
ＢＬ２に接続されるメモリセルを構成し、ＭＯＳトラン
ジスタＱ２とＱ５のゲートはそれぞれワード線ＷＬ１，
ＷＬ２により制御される。また静電容量Ｃ2bとＣ3bはビ
ット線ＢＬ１，ＢＬ２に接続されるダミーセルであり、
それぞれの他端はダミーワード線ＤＷＬ１，ＤＷＬ２と
接続されている。ＭＯＳトランジスタＱ３，Ｑ４はプリ
チャージ信号φＰによってビット線ＢＬ１，ＢＬ２を電
源電圧ＶCCにプリチャージするためのもので、ＭＯＳト
ランジスタＱ１とＱ６はカラムデコーダ出力φＣによっ
てビット線ＢＬ１，ＢＬ２を入出力信号線Ｉ／Ｏ，▲
▼に接続するためのものである。
また、３はダミーワード線ＤＷＬ１，ＤＷＬ２を選択す
るダミーワード・デコーダで、このダミーワード・デコ
ーダ３にはデコードするためのロウ・アドレスＲＡが入
力され、また、ダミーワード・デコーダ３のプリチャー
ジのために、プリチャージ信号φPDが入力される。ダミ
ーワード・デコーダ３の出力φDS1，φDS2はＭＯＳトラ
ンジスタＱ９，Ｑ10に入力され、ダミーワード線ＤＷＬ
１，ＤＷＬ２いずれかを０Ｖレベルに落とす。ＭＯＳト
ランジスタＱ７，Ｑ８はプリチャージ信号φPDによっ
て、ダミーワード線ＤＷＬ１，ＤＷＬ２をプリチャージ
するものである。
るダミーワード・デコーダで、このダミーワード・デコ
ーダ３にはデコードするためのロウ・アドレスＲＡが入
力され、また、ダミーワード・デコーダ３のプリチャー
ジのために、プリチャージ信号φPDが入力される。ダミ
ーワード・デコーダ３の出力φDS1，φDS2はＭＯＳトラ
ンジスタＱ９，Ｑ10に入力され、ダミーワード線ＤＷＬ
１，ＤＷＬ２いずれかを０Ｖレベルに落とす。ＭＯＳト
ランジスタＱ７，Ｑ８はプリチャージ信号φPDによっ
て、ダミーワード線ＤＷＬ１，ＤＷＬ２をプリチャージ
するものである。
なお、第５図において、＞（ＶCC＋ＶＴ）は電源電圧Ｖ
CCよりＭＯＳトランジスタのしきい値電圧ＶＴを加えた
電位以上の電位、ＶCC−ＶＴは電源電圧ＶCCよりしきい
値電圧ＶＴを引いた電位を示す。
CCよりＭＯＳトランジスタのしきい値電圧ＶＴを加えた
電位以上の電位、ＶCC−ＶＴは電源電圧ＶCCよりしきい
値電圧ＶＴを引いた電位を示す。
まず、プリチャージ信号φＰ，φPDが０Ｖになり、シス
テム初期化が終了しているところからスタートする。第
５図はワード線ＷＬ１に接続されているメモリセルに
“１”が記憶されており、このメモリセルが読み出され
た場合を示し、この場合について説明する。ワード線Ｗ
Ｌ１が上り、メモリセルの容量Ｃ１がビット線ＢＬ１に
接続される。容量Ｃ１にはほぼ電源電圧ＶCCが記憶され
ており、容量Ｃ１がビット線ＢＬ１に接続されてもビッ
ト線ＢＬ１はプリチャージレベルである電源電圧ＶCCレ
ベルからほとんど下らない。同時にダミーワード線ＤＷ
１がデコードされて、ワード線ＷＬ１とは逆に電源電圧
ＶCCから０Ｖへ下がる。これによって、ダミーセルの容
量Ｃ3bには初期電位差がなかったものが電源電圧ＶCCだ
けの電位差がついたのであるから、ダミーセルの容量分
だけビット線ＢＬ２の電位は下がる。次に、センス・ア
ンプ活性化信号▲▼が下がるとセンス・アンプが
動作し、ビット線ＢＬ２は０Ｖまで下げられ、増幅され
る。
テム初期化が終了しているところからスタートする。第
５図はワード線ＷＬ１に接続されているメモリセルに
“１”が記憶されており、このメモリセルが読み出され
た場合を示し、この場合について説明する。ワード線Ｗ
Ｌ１が上り、メモリセルの容量Ｃ１がビット線ＢＬ１に
接続される。容量Ｃ１にはほぼ電源電圧ＶCCが記憶され
ており、容量Ｃ１がビット線ＢＬ１に接続されてもビッ
ト線ＢＬ１はプリチャージレベルである電源電圧ＶCCレ
ベルからほとんど下らない。同時にダミーワード線ＤＷ
１がデコードされて、ワード線ＷＬ１とは逆に電源電圧
ＶCCから０Ｖへ下がる。これによって、ダミーセルの容
量Ｃ3bには初期電位差がなかったものが電源電圧ＶCCだ
けの電位差がついたのであるから、ダミーセルの容量分
だけビット線ＢＬ２の電位は下がる。次に、センス・ア
ンプ活性化信号▲▼が下がるとセンス・アンプが
動作し、ビット線ＢＬ２は０Ｖまで下げられ、増幅され
る。
カルムデコーダ出力φＣが上がればビット線ＢＬ１，Ｂ
Ｌ２が入出力信号線Ｉ／Ｏ，▲▼へ伝達され、外
部へメモリセルの内容が読出されることになる。読出し
が完了して、初期化する場合にはプリチャージ信号
φＰ，φPDが上り、ワード線ＷＬ１，ＷＬ２は０Ｖへ、
ダミーワード線ＤＷＬ１，ＤＷＬ２は電源電圧ＶCCへ変
る。ビット線ＢＬ２はプリチャージ信号φＰによってプ
リチャージされ、電源電圧ＶCCのレベルになる。
Ｌ２が入出力信号線Ｉ／Ｏ，▲▼へ伝達され、外
部へメモリセルの内容が読出されることになる。読出し
が完了して、初期化する場合にはプリチャージ信号
φＰ，φPDが上り、ワード線ＷＬ１，ＷＬ２は０Ｖへ、
ダミーワード線ＤＷＬ１，ＤＷＬ２は電源電圧ＶCCへ変
る。ビット線ＢＬ２はプリチャージ信号φＰによってプ
リチャージされ、電源電圧ＶCCのレベルになる。
上述した従来のダイナミック・ランダム・アクセス・メ
モリ装置は、ダミーセルの静電容量はメモリセルの静電
容量の１／２となっているので、微細化によるプロセス
上の誤差の影響がダミーセルに大きく出てしまうという
欠点がある。
モリ装置は、ダミーセルの静電容量はメモリセルの静電
容量の１／２となっているので、微細化によるプロセス
上の誤差の影響がダミーセルに大きく出てしまうという
欠点がある。
従って、ダイナミック・ランダム・アクセス・メモリ装
置の高集積化に伴って、メモリセルの形状が限界近くま
で縮小されてくることにより、メモリセルの約１／２の
静電容量をダミーセルに持たせることが困難になってく
る。
置の高集積化に伴って、メモリセルの形状が限界近くま
で縮小されてくることにより、メモリセルの約１／２の
静電容量をダミーセルに持たせることが困難になってく
る。
本発明のダイナミック・ランダム・アクセス・メモリ装
置は、センスアンプと、このセンスアンプの入出力接点
に接続される相補関係にある一対のビット線と、このビ
ット線それぞれに複数ずつ接続されるメモリセルと、一
対のダミーワード線と、前記ビット線それぞれと対応す
る前記ダミーワード線に１個ずつ接続され前記メモリセ
ルの１個と同じ静電容量よりなるダミーセルと、選択さ
れた一方の前記ダミーワード線が零電位である時に非選
択の他方の前記ダミーワード線のみを電源電圧にまでプ
リチャージするプリチャージ手段と、このプリチャージ
手段により一方がプリチャージされた一対の前記ダミー
ワード線を短絡して前記ダミーワード線の電位を電源電
圧の１／２に設定する短絡手段とを含んで構成される。
置は、センスアンプと、このセンスアンプの入出力接点
に接続される相補関係にある一対のビット線と、このビ
ット線それぞれに複数ずつ接続されるメモリセルと、一
対のダミーワード線と、前記ビット線それぞれと対応す
る前記ダミーワード線に１個ずつ接続され前記メモリセ
ルの１個と同じ静電容量よりなるダミーセルと、選択さ
れた一方の前記ダミーワード線が零電位である時に非選
択の他方の前記ダミーワード線のみを電源電圧にまでプ
リチャージするプリチャージ手段と、このプリチャージ
手段により一方がプリチャージされた一対の前記ダミー
ワード線を短絡して前記ダミーワード線の電位を電源電
圧の１／２に設定する短絡手段とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）および（ｂ）はそれぞれ本発明の一実施例
のセンスアンプシステムの回路図およびダミーワード線
駆動部の回路図である。第１図（ａ）のセンスアンプシ
ステムはダミーセルの静電容量Ｃ2a，Ｃ3aがメモリセル
の静電容量と等しいものである以外は第３図（ａ）に示
す従来の回路と同一である。
のセンスアンプシステムの回路図およびダミーワード線
駆動部の回路図である。第１図（ａ）のセンスアンプシ
ステムはダミーセルの静電容量Ｃ2a，Ｃ3aがメモリセル
の静電容量と等しいものである以外は第３図（ａ）に示
す従来の回路と同一である。
２はダミーワード線プリチャージ制御回路、３はダミー
ワード・デコーダである。ダミーワード線プリチャージ
制御回路２はプリチャージ信号φPDとダミーワード・デ
コーダ３の出力φDS1とφDS2を入力し、ダミーワード・
デコーダ３で非選択となったダミーワード線ＤＷＬ１ま
たＤＷＬ２をダミーワード線プリチャージ信号φPD1と
φPD2のいずれかを立上げることによってＭＯＳトラン
ジスタＱ７またはＱ８でもって、プリチャージする機能
を有している。ダミーワード・デコーダ３の出力
φDS1，φDS2はダミーワードＤＷＬ１，ＤＷＬ２にドレ
インを接続されたＭＯＳトランジスタＱ９とＱ10のゲー
トに入力され、ダミーワード・デコーダ３はダミーワー
ド線ＤＷＬ１，ＤＷＬ２の選択を行う。
ワード・デコーダである。ダミーワード線プリチャージ
制御回路２はプリチャージ信号φPDとダミーワード・デ
コーダ３の出力φDS1とφDS2を入力し、ダミーワード・
デコーダ３で非選択となったダミーワード線ＤＷＬ１ま
たＤＷＬ２をダミーワード線プリチャージ信号φPD1と
φPD2のいずれかを立上げることによってＭＯＳトラン
ジスタＱ７またはＱ８でもって、プリチャージする機能
を有している。ダミーワード・デコーダ３の出力
φDS1，φDS2はダミーワードＤＷＬ１，ＤＷＬ２にドレ
インを接続されたＭＯＳトランジスタＱ９とＱ10のゲー
トに入力され、ダミーワード・デコーダ３はダミーワー
ド線ＤＷＬ１，ＤＷＬ２の選択を行う。
また、ＭＯＳトランジスタＱ11はダミーワード線短絡用
トランジスタで、そのゲートにダミーワード線短絡信号
φBDが入力されており、ダミーワード線短絡信号φBDが
立上ればＭＯＳトランジスタＱ11はＯＮとなりダミーワ
ード線ＤＷＬ１とＤＷＬ２は短絡される。また、ダミー
ワード線短絡信号φBDはダミーワード・デコーダ３にも
入力され、ダミーワード線短絡信号φBDが立上がる時は
ダミーワード・デコーダ３の出力φDS1とφDS2は非活性
化し、ＭＯＳトランジスタＱ９とＱ10をＯＦＦとする。
トランジスタで、そのゲートにダミーワード線短絡信号
φBDが入力されており、ダミーワード線短絡信号φBDが
立上ればＭＯＳトランジスタＱ11はＯＮとなりダミーワ
ード線ＤＷＬ１とＤＷＬ２は短絡される。また、ダミー
ワード線短絡信号φBDはダミーワード・デコーダ３にも
入力され、ダミーワード線短絡信号φBDが立上がる時は
ダミーワード・デコーダ３の出力φDS1とφDS2は非活性
化し、ＭＯＳトランジスタＱ９とＱ10をＯＦＦとする。
第２図は第１図でのダミーワード線ＤＷＬ１とＤＷＬ２
の短絡をシステムの初期化中に行う場合での読出し時の
タイミング図で、第３図はダミーワード線ＤＷＬ１とＤ
ＷＬ２の短絡をシステム活性化初期に行う場合での読出
し時のタイミング図である。第５図の場合と同様に、第
２図および第３図のいずれの場合もワード線ＷＬ１に接
続されているメモリセルに“１”が記憶されており、こ
のメモリセルが読出される場合とする。
の短絡をシステムの初期化中に行う場合での読出し時の
タイミング図で、第３図はダミーワード線ＤＷＬ１とＤ
ＷＬ２の短絡をシステム活性化初期に行う場合での読出
し時のタイミング図である。第５図の場合と同様に、第
２図および第３図のいずれの場合もワード線ＷＬ１に接
続されているメモリセルに“１”が記憶されており、こ
のメモリセルが読出される場合とする。
まず、第２図の場合について説明する。プリチャージ信
号φＰおよびφPDが０Ｖになり、システムの初期化が完
了しているところからスタートする。ワード線ＷＬ１が
立上り、メモリセルの容量Ｃ１がビット線ＢＬ１に接続
される。この場合にも第５図と同様にメモリセルには
“１”が記憶されているのであるから、ビット線ＢＬ１
はプリチャージレベルである電源電圧ＶCCのレベルから
ほとんど下らない。同時にダミーワード線ＤＷＬ１がデ
コードされて、ダミーワード線ＤＷＬ１は１／２ＶCCか
ら０Ｖへ下がる。この場合、ダミーセルの静電容量Ｃ3a
には初期状態で１／２ＶCCの電位差があり、第４図の従
来のダミーセルＣ3bの静電容量の２倍あることから、ビ
ット線ＢＬ２の電位は第４図の従来の回路とまったく同
じだけ下がることになる。次に、センスアンプ活性化信
号▲▼が下がるとセンスアンプ１が動作し、ビッ
ト線ＢＬ２は０Ｖまで下げられ、増幅される。カラムデ
コーダ出力φＣが上がれば、ビット線ＢＬ１，ＢＬ２が
入出力信号線Ｉ／Ｏ，▲▼へ伝達され、外部へメ
モリセルの内容が読出されることになる。
号φＰおよびφPDが０Ｖになり、システムの初期化が完
了しているところからスタートする。ワード線ＷＬ１が
立上り、メモリセルの容量Ｃ１がビット線ＢＬ１に接続
される。この場合にも第５図と同様にメモリセルには
“１”が記憶されているのであるから、ビット線ＢＬ１
はプリチャージレベルである電源電圧ＶCCのレベルから
ほとんど下らない。同時にダミーワード線ＤＷＬ１がデ
コードされて、ダミーワード線ＤＷＬ１は１／２ＶCCか
ら０Ｖへ下がる。この場合、ダミーセルの静電容量Ｃ3a
には初期状態で１／２ＶCCの電位差があり、第４図の従
来のダミーセルＣ3bの静電容量の２倍あることから、ビ
ット線ＢＬ２の電位は第４図の従来の回路とまったく同
じだけ下がることになる。次に、センスアンプ活性化信
号▲▼が下がるとセンスアンプ１が動作し、ビッ
ト線ＢＬ２は０Ｖまで下げられ、増幅される。カラムデ
コーダ出力φＣが上がれば、ビット線ＢＬ１，ＢＬ２が
入出力信号線Ｉ／Ｏ，▲▼へ伝達され、外部へメ
モリセルの内容が読出されることになる。
読出しが完了して、初期化する時、プリチャージ信号φ
ＰとφPDが立上り、ワード線ＷＬ１，ＷＬ２は０Ｖにな
る。このとき、非選択のダミーワード線ＤＷＬ２のみ
が、ダミーワードプリチャージ制御回路２によってダミ
ーワード線プリチャージ信号φPD2が立上げられて、電
源電圧のＶCCのレベルまでプリチャージされる。その
後、ダミーワード線短絡信号φBDが立上がり、ダミーワ
ード線ＤＷＬ１とＤＷＬ２をＭＯＳトランジスタＱ11に
よって短絡し、ダミーワード線ＤＷＬ１，ＤＷＬ２を１
／２ＶCCレベルにして初期化する。ただし、ダミーワー
ド線短絡信号φBDによってダミーワード線ＷＤＬ１，Ｄ
ＷＬ２の短絡を行う直前には選択ダミーワード線ＤＷＬ
１は０Ｖに保持されたままとする。
ＰとφPDが立上り、ワード線ＷＬ１，ＷＬ２は０Ｖにな
る。このとき、非選択のダミーワード線ＤＷＬ２のみ
が、ダミーワードプリチャージ制御回路２によってダミ
ーワード線プリチャージ信号φPD2が立上げられて、電
源電圧のＶCCのレベルまでプリチャージされる。その
後、ダミーワード線短絡信号φBDが立上がり、ダミーワ
ード線ＤＷＬ１とＤＷＬ２をＭＯＳトランジスタＱ11に
よって短絡し、ダミーワード線ＤＷＬ１，ＤＷＬ２を１
／２ＶCCレベルにして初期化する。ただし、ダミーワー
ド線短絡信号φBDによってダミーワード線ＷＤＬ１，Ｄ
ＷＬ２の短絡を行う直前には選択ダミーワード線ＤＷＬ
１は０Ｖに保持されたままとする。
また、第３図の場合はダミーワード線短絡信号φBDがシ
ステムの活性化初期に立上がり、ダミーワード線のＢＷ
Ｌ１とＢＷＬ２の短絡をシステムの活性化初期に行う場
合のタイミング図である。この場合はセンスアンプ活性
化直前にダミーワード線ＢＷＬ１とＢＷＬ２の短絡を行
うので、ダミーワード線ＢＷＬ１，ＢＷＬ２のレベル変
動が少ない。
ステムの活性化初期に立上がり、ダミーワード線のＢＷ
Ｌ１とＢＷＬ２の短絡をシステムの活性化初期に行う場
合のタイミング図である。この場合はセンスアンプ活性
化直前にダミーワード線ＢＷＬ１とＢＷＬ２の短絡を行
うので、ダミーワード線ＢＷＬ１，ＢＷＬ２のレベル変
動が少ない。
以上説明したように本発明は、ダミーセルが一方の端子
はビット線に、他方の端子がダミーワード線に接続され
る１個の静電容量よりなるダイナミック・ランダム・ア
クセス・メモリ装置において、ダミーセルとメモリセル
の静電容量を等しくし、ダミーワード線の初期の電圧レ
ベルを１／２ＶCCとすることで、微細化によるプロセス
上の誤差の影響をなくすことができ、高集積化しても高
い信頼性を得ることができる効果がある。
はビット線に、他方の端子がダミーワード線に接続され
る１個の静電容量よりなるダイナミック・ランダム・ア
クセス・メモリ装置において、ダミーセルとメモリセル
の静電容量を等しくし、ダミーワード線の初期の電圧レ
ベルを１／２ＶCCとすることで、微細化によるプロセス
上の誤差の影響をなくすことができ、高集積化しても高
い信頼性を得ることができる効果がある。
第１図は本発明の一実施例の等価回路図、第２図は第１
図に示す実施例の読出し時の信号の変化を示すタイミン
グ図、第３図は第１図に示す実施例において内部信号を
変更した場合の読出し時の信号の変化を示すタイミング
図、第４図および第５図はそれぞれ従来のダイナミック
・アクセス・メモリ装置の回路図および読出し時の信号
の変化を示すタイミング図である。 １……アクティブ・プルアップ付センサアンプ、２……
ダミーワード線プリチャージ制御回路、３……ダミーワ
ード・デコーダ、Ｑ１〜Ｑ11……ＭＯＳトランジスタ、
Ｃ１〜Ｃ４，Ｃ2a，Ｃ2b，Ｃ3a，Ｃ3b……静電容量、▲
▼……センスアンプ活性化信号、ＢＬ１，ＢＬ２
……ビット線、ＷＬ１，ＷＬ２……ワード線，ＤＷＬ
１，ＤＷＬ２……ダミーワード線、φＰ，φPD……プリ
チャージ信号、φPD1，φPD2……ダミーワード線プリチ
ャージ信号、φDS1，φDS2……ダミーワード線選択信
号、φBD……ダミーワード線短絡信号、ＶCC……電源電
圧。
図に示す実施例の読出し時の信号の変化を示すタイミン
グ図、第３図は第１図に示す実施例において内部信号を
変更した場合の読出し時の信号の変化を示すタイミング
図、第４図および第５図はそれぞれ従来のダイナミック
・アクセス・メモリ装置の回路図および読出し時の信号
の変化を示すタイミング図である。 １……アクティブ・プルアップ付センサアンプ、２……
ダミーワード線プリチャージ制御回路、３……ダミーワ
ード・デコーダ、Ｑ１〜Ｑ11……ＭＯＳトランジスタ、
Ｃ１〜Ｃ４，Ｃ2a，Ｃ2b，Ｃ3a，Ｃ3b……静電容量、▲
▼……センスアンプ活性化信号、ＢＬ１，ＢＬ２
……ビット線、ＷＬ１，ＷＬ２……ワード線，ＤＷＬ
１，ＤＷＬ２……ダミーワード線、φＰ，φPD……プリ
チャージ信号、φPD1，φPD2……ダミーワード線プリチ
ャージ信号、φDS1，φDS2……ダミーワード線選択信
号、φBD……ダミーワード線短絡信号、ＶCC……電源電
圧。
Claims (1)
- 【請求項１】センスアンプと、このセンスアンプの入出
力接点に接続される相補関係にある一対のビット線と、
このビット線それぞれに複数ずつ接続されるメモリセル
と、一対のダミーワード線と、前記ビット線それぞれと
対応する前記ダミーワード線に１個ずつ接続され前記メ
モリセルの１個と同じ静電容量よりなるダミーセルと、
選択された一方の前記ダミーワード線が零電位である時
に非選択の他方の前記ダミーワード線のみを電源電圧に
までプリチャージするプリチャージ手段と、このプリチ
ャージ手段により一方がプリチャージされた一対の前記
ダミーワード線を短絡して前記ダミーワード線の電位を
電源電圧の１／２に設定する短絡手段とを含むことを特
徴とするダイナミック・ランダム・アクセス・メモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144390A JPH0612620B2 (ja) | 1986-06-19 | 1986-06-19 | ダイナミツク・ランダム・アクセス・メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144390A JPH0612620B2 (ja) | 1986-06-19 | 1986-06-19 | ダイナミツク・ランダム・アクセス・メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63895A JPS63895A (ja) | 1988-01-05 |
| JPH0612620B2 true JPH0612620B2 (ja) | 1994-02-16 |
Family
ID=15361028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61144390A Expired - Lifetime JPH0612620B2 (ja) | 1986-06-19 | 1986-06-19 | ダイナミツク・ランダム・アクセス・メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612620B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730193A (en) * | 1980-07-30 | 1982-02-18 | Fujitsu Ltd | Semiconductor storage device |
| JPS581889A (ja) * | 1981-06-29 | 1983-01-07 | Fujitsu Ltd | 半導体記憶装置のダミ−セル制御方式 |
| JPS60133594A (ja) * | 1983-12-21 | 1985-07-16 | Toshiba Corp | 半導体記憶装置 |
-
1986
- 1986-06-19 JP JP61144390A patent/JPH0612620B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63895A (ja) | 1988-01-05 |
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