KR900007995B1 - 짧은 순환시간 주기를 갖는 다이나믹 랜돔 억세스 메모리 - Google Patents

짧은 순환시간 주기를 갖는 다이나믹 랜돔 억세스 메모리 Download PDF

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KR900007995B1 KR1019840007115A KR840007115A KR900007995B1 KR 900007995 B1 KR900007995 B1 KR 900007995B1 KR 1019840007115 A KR1019840007115 A KR 1019840007115A KR 840007115 A KR840007115 A KR 840007115A KR 900007995 B1 KR900007995 B1 KR 900007995B1
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후지쓰 가부시끼가이샤
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Abstract

내용 없음.

Description

짧은 순환시간 주기를 갖는 다이나믹 랜돔 억세스 메모리
제1도는 종래의 다이나믹 RAM의 개통 회로도.
제2도는 a와 b는 제 1도의 어드레스 디코오더들의 회로도.
제3도는 제1도 장치의 동작 파형도.
제4도는 또다른 종래의 다이나믹 RAM 동작 파형도.
제5도는 본 발명에 의한 다이나믹 RAM의 일실시예의 개통 회로도.
제6도는 제5도의 장치의 동작파형도.
제7도 a와 b는 제 5도의 어드레스 디코오더들의 회로도.
제8도는제7도a의 회로의 동작파형도.
본 발명은 소위 리드 모디화이드 라이트(read-modifled wrlte) 동작을 수행할 수 있는 스태틱(static)RAM과 호환성 있는 짧은 순환 시간을 갖는 다이나믹 랜돔 억세스 메모리(RAM)에 관한 것이다.
최근에, 다이나믹 램(dynamicc RAM)은 비데오 데이타 기억용으로 사용증가 추세에 있다. 그러한 장치들은 단위시간당 대량의 데이타를 판독 및 기입할 수 있어야만 한다.
즉, 가능한한 짧은 순환시간 주기를 갖고 있어야만 한다. 일반적으로 다이나믹 램에서 각 순환시간 주기는 실제 판독 및 기입동작시키기 위한 억세스시간주기와 각각의 억세스 동작이전에 장치의 각 부분을 프리챠지(precharge)(이하 선부하로 칭함)시키기 위한 리세트 시간주기를 포함하고 있다. 리세트 시간주기는억세스시간 주기와 동일한 정도이므로, 각각의 순환시간 주기는 비교적 긴편이다.
종래에는 짧은 순환시간 주기를 스태틱 컬럼(column)형 다이나믹 램(F Baba등의 1983 IEEE ISSCC 다이제스트인 기술문헌에서 1983. 2월에 발표된 논문 WPM 6.5 PP.65-64의 "35 나노세칸드(Ns)의 64K 스태틱 컬럼 디램(DRAM)")으로 얻을 수 있었다. 이 다이나믹 램은 페이지 모오드(page mode)기간동안 그의 억세스시간 주기와 거의 동일한 순환시간 주기를 제공해 준다. 그러나, 이 다이나믹 램은 스태틱 회로들을 포함하고 있으므로 오히려 소비전력이 큰 단점이 있었다.
짧은 순환시간 주기를 나타내는 또다른 종래의 다이나믹 램(미국특허 제 4,376,989호)에서 그의 각 회로는 자동으로 리세트 즉, 동작이 완료된 후 뒤를 잇는 회로에 의해 선부하된다. 그러므로 그 자신의 리세트시간주기가 짧아져서 순환시간 주기가 짧아질 수 있다. 그러나 그러한 다이나믹 램에서는 그의 모든 회로들이 자동으로 리세트되기 때문에 리드 모디화이드 라이트 동작을 수행하는 것이 불가능하다.
본 발명의 목적은 짧은 순환시간 주기를 갖는 한편 리드 모디화이드 라이트동작을 수행할 수 있는 종래의 다이나믹 램과 호환성 있는 다이나믹 램을 제공하는데 있다.
본 발명의 또 다른 목적은 전력소모가 적은 다이나믹 램을 제공하는데 있다.
본 발명에 의하면, 메모리억세스동작이 로우 어드레스 스트로브신호(row address strobe signal)
Figure kpo00002
또는 컬럼 어드레스 스트로브신호(column addres strobe signal)
Figure kpo00003
와 같은 외부신호의 수신에 의해 시작되는 다이나믹 램에서는 어드레스신호들이 어드레스 버퍼(buffer)로부터 어드레스 디코오더들로 공급된다. 어드레스 디코오더들은 어드레스신호들을 디코오딩하기 위한 노아(NOR)게이트를과 워드라인(word ine)들, 메모리셀(memory cel1)들, 비트라인(blt ine)등을 포함하는 내부회로를 구동시키기 위한 구동기를 포함하고 있다. 어드레스 버퍼들과 노아 게이트들은 스트로브신호에 의해 징해진 억세스 동작시간동안보다 일찍 자동으로 리세트되는 한편 구동기들과 그를의 뒤를 잇는 회로들은 스트로브신호에 의해 정해진 동작 시간 완료후 리세트된다. 결국 리세트 시간이 감소하기 때문에 순환시간 주기 또한 감소한다.
또한 내부회로는 어드레스 버퍼들과 노아 게이트들이 리세트된 후조차 계속 선택된 상태를 유지하기 때문에 내부회로에서 기입동작을 수행하는 것이 가능하다. 그러므로 본 발명에 의한 다이나믹 램은 종래의 다이나믹 램과 호환성이 있다.
또한 본 발명에 의한 다이나믹 램은 스태틱 회로들을 갖고 있지 않으므로 전력 소비가 작다.
제1도를 참조하면 이는 종래의 다이나믹 램을 나타낸 것으로 여기서 표시번호 1은 WLi(i=0,1.....1023)과 같은 워드라인들과 BLj(j =0,1,.....1023)과 같은 비트라인들간에 연결된 MCij(i,j = 0,1....1023)과 같은 1Mbit 메모리셀들을 포함하는 메모러셀 어레이(array)를 나타낸다.
워드라인들중 하나는 로우 어드레스 버퍼들 2와 로우 어드레스 디코오더들 3에 의해 선택되며. 로우 제어회로 4에 의해 제어된다. 외부 제어신호 즉, 로우 어드레스 스트로브신호
Figure kpo00004
가 수신되면 로우 제어회로 4는 다음과 같은 클록(clock)신호들을 순차적으로 발생시킨다. 클록신호들은 로우이네이블(enabie)신호
Figure kpo00005
, 워드라인 구동신호 WD, 감지증폭기 5용 래치(latch)이네이블신호 및 워드라인 리세트신호 WDR이다.
비트라인들중 하나 즉, 그에 상응하는 CLj와 같은 컬럼 선택라인은 컬럼 어드레스 버퍼들 6과 컬럼 어드레스 디코오더들 7에 의해 선택되며, 이는 컬럼 제어회로 8에 의해 제어된다. 외부 제어신호 즉, 컬럼 어드레스 스트로브신호
Figure kpo00006
가 수신되면, 컬럼 제어회로 8은 컬럼이네이블 신호
Figure kpo00007
, 컬럼 선택라인 구동신호CD, 데이타 출력 버퍼용 클록신호 OR, 그리고 컬럼 선택라인 리세팅신호 CLR를 순차적으로 발생시킨다. 표시번호 10은 입/출력 게이트를 나타내는 것으로 이들은 각각 CLj와 같은 컬럼 선택 라인들중 하나에 의해 제어된다.
표시번호 11은 판독/기입 제어회로 12에 의해 제어되는 데이타 입력버퍼를 나타낸다 판독/기입 제어호로12는 외부제어신호 즉, 기입이네이블신호를 수신하여 데이타 입력버퍼 11용 클록신호 0w를 발생시킨다.
로우 어드레스 디코오더들 3과 컬럼 어드레스 디코오더들 7은 제2도 a 및 b에 도시된 바와같이 동일한 형태를 갖는다. 제2도 a는 워드라인 WLi용 l-비트 디코오더를 나타내며 제2도 b는 컬럼 선택라인 CLj용 1-비트 디코오더를 나타낸다. 제2도 a와 b의 각 디코오더들은 트랜지스터를 Q1,Q20…….Q28으로 형성된 노아게이트부 31(71)과 트랜지스더 Q3,Q4,Q5와 Q6로 구성된 구동기부 32를 포함하고 있다. 트랜지스터 Q1은 로우이네이블 신호
Figure kpo00009
또는 컬럼이네이블신호
Figure kpo00010
에 의해 제어되는 한편 트랜지스터들 Q20,……Q28은 로우 어드레스신호들 RA0(또는
Figure kpo00011
) 내지 RA9(또는
Figure kpo00012
)컬럼 어드레스신호 CA0(또는
Figure kpo00013
)내지 CA9또는
Figure kpo00014
)에 의해 제어된다. 노드 N1의 전위가 높고 워드라인 구동신호WD(또는 컬럼 선택라인 구동신호 CD)의 전위 또한 높으면 워드라인 WLi(컬럼 선택라인 CLj)의 전위는 높다. 그밖에 워드라인 리세팅신호 WDR(또는 컬럼 선택라인 리세팅신호 CDR)의 전위가 높으면 트랜지스터 Q6는 도통되어 노드 N2의 전위가 높아져 워드라인 WLi(또는 컬럼 선택라인 CLj)를 리세팅시킨다.
제1도의 장치의 동작은 제3도를 참조하여 설명된다. 시간 tRO에서, 로우 어드레스 스트로브신호
Figure kpo00015
의 전위가 떨어지면 능동동작이 시작된다. 그러한 능동적인 동작은 로우 어드레스 스트로브신호
Figure kpo00016
에 의해 결정된다는 것이 중요하다. 이 경우, 로우 제어회로 4는 로우 이네이블신호
Figure kpo00017
가 낮게 만들어주므로 결국,시간 tRO에서 로우 어드레스 버퍼들 2는 트랜지스터-트랜지스터 논리(TTL)레벨의 외부 어드레스신호ADD를 수신하여 금속 산화반도체(MOS)레벨의 로우 어드레스신호들 RA0, …… 및 RA9과 그들의 반전신호
Figure kpo00018
,……
Figure kpo00019
를 발생시키고, 이 어드레스신호들은 로우 어드레스 디코오더들 3으로 전송된다. 그다음, 시간 tR2에서 로우 제어회로 4는 워드라인 구동신호 WD를 높게 만들어 주므로 로우 어드레스 디코오더 3은워드라인 WLi에 고레벨전압을 공급하게 되어 워드라인이 선택된다. 그후 시간 tR3에서 로우 제어회로 4는감지증폭기 5를 동작시키도록 래치 이네이블신호 LE를 높여준다. 따라서 메모리셀 MCij내에 기억된 데이타가 비트라인 BLj에서 얻어진다. 다른한편 시간 tRO보다 늦은시간 tC0에서 컬럼 어드레스 스트로브신호
Figure kpo00020
의 전위는 떨어진다. 따라서, 시간 tc1에서 컬럼 제어회로 8은 컬럼 이네이블신호
Figure kpo00021
를 낮게 만들어준다. 결국 컬럼 어드레스 버퍼들 6은 TTL레벨의 외부 어드레스신호들 ADD를 수신하여 MOS 레벨의 컬럼어드레스신호들 CA0,……및 CA9와 그들의 반전신호
Figure kpo00022
, ……
Figure kpo00023
을 발생시킨다.
이 신호들은 컬럼 어드레스 디코오더들 7에 전송된다. 이 경우 주목할 것은 외부 어드레스신호들 ADD가 두 종류의 신호로 합성된다는 것이다. 그다음, 시간 tC2에서, 컬럼 제어회로 8은 컬럼 선택라인 구동신호CD를 높아지게 하므로 컬럼 어드레스 디코오드들 7은 컬럼 선택라인 CLj에 고레벨 전압을 공급한다.
결국, 시간 tC3에서 비트라인 BLj의 데이타는 입/출력 게이트들 10을 통하여 데이타버스 DB로 전송되어이는 데이타 출력버퍼 9와 데이타 입력버퍼 11에 연결된다. 그다음 시간 tC4에서, 컬럼 제어회로 8은 블록신호 0R을 높게 만들어주어 데이타 출력버퍼 9를 활성화시키므로 그의 출력에서 판독데이타 Dout가 얻어진다. 따라서 메모리셀 MCij에 대한 한변의 판독동작이 완료된다.
그다음, 시간 tW0에서 기입 이네이블신호
Figure kpo00024
의 전위가 떨어지면 동일한 메모리셀 MCij에 대한 기입동작이 시작된다. 이 경우에, 판독/기입 제어회로 12는 컬럼 제어회로 8을 제어하여 데이타 출력버퍼 9를 리세트시킨다. 그다음 시간 tR1에서, 판독/기입 제어회로 12는 클록신호 0R를 높게 만들어 주므로 기입데이타Din은 데이타 입력버퍼 11로부터 데이타버스 DB로 전송된다. 또한 시간 tR2에서, 비트라인 BLj에서의 전위는 네이타버스 DB의 전위에 반응하여 변동한다. 따라서 한번의 기입동작이 완료된다.
그다음, 시간 TRS1에서, 로우 어드레스 스트로브신호
Figure kpo00025
의 전위와 컬럼 어드레스 스트로브신호
Figure kpo00026
의 전위는 둘다 상승하여 장치의 각 회로를 선부하시키도록 리세트 동작을 시작한다. 즉, 로우 제어회로 4는 신호 WD와 LE를 낮게 만들어주고 신호
Figure kpo00027
와 WDR을 높게 만들어주는 한편, 컬럼 제어회로 8은 신호CD를 낮게 만들어 주고 신호
Figure kpo00028
와 CLR를 높게 만들어 준다. 결국, 로우 어드레스신호 RA0내지 RA9(
Figure kpo00029
내지
Figure kpo00030
), 워드라인 WLl, 비트라인들, 컬럼 어드레스신호를 CA0내지 CA9(
Figure kpo00031
내지
Figure kpo00032
) 컬럼선택라인 CLj와 데이타버스DB는 리세트된다.
예정된 리세트 시간주기가 지난후 로우 어드레스 스트로브신호
Figure kpo00033
의 전위는 다시 떨어져 다른 순환시간 주기가 시작된다.
따라서, 제1도의 장치에서, 동일한 활성시간 주기동안 데이타 판독동작과 데이타 기입동작은 둘다 동일메모리셀로서 성취되므로 결국 리드 모디화이드 라이트 동작이 수행된다.
그러나, 제1도의 장치에서, 각 부분의 리세트 동작은 로우 어드레스 스토로브신
Figure kpo00034
의 전위가 상술한후에만 수행된다.
결국, 리세트 시간주기가 커지므로 순환시간 주기가 커진다.
또다른 종래의 다이나믹 램의 동작은 제4도(미국특허 제 4,376,986호)를 참조하여 설명될 것이다. 여기서 주목하여야 하는 것은 다이나믹 램이 제1도의 장치와 동일한 헝태로 되어 있다는 것이다. 그러므로 이장치에 대한 상세한 설명은 생략한다.
제4도에서, 시간 tRO에서 로우 어드레스 스트로브신호
Figure kpo00035
의 전위가 떨어짐으로 능동동작 즉, 판독모오드가 시작된다. 이 경우에조차 로우 제어회로 4는 로우이네이블신호
Figure kpo00036
를 낮게 만들어주므로 결국 시간tRl에서 로우 어드레스 버퍼들 2는 TTL 레벨의 외부 어드레스신호들 ADD에 의해 MOS의 로우 어드레스신호를 RA0및 RA9와 그들의 반전신호 RA0,…… RA9를 발생시킨다. 이 어드레스신호들은 로우 어드레스 디코오더들 3에 전송된다. 그다음, 시간 tR2에서, 로우 제어회로 4는 와드라인 구동신호 WD를 높게해주어 로우 어드레스 디코오더을 3은 고레벨전압을 워드라인 WL1에 공급해 주므로 워드라인이 선택된다.
그후, 시간 tR3에서 로우 제어회로 4는 감지 중폭기 5를 동작시키도록 래치이네이블신호 LE를 높게 만들어준다. 따라서 메모리셀내에 기억된 데이타가 비트라인들에서 얻어진다.
이 경우에, 로우 어드레스신호들 RA0내지 RA9과
Figure kpo00037
내지
Figure kpo00038
은 워드라인 WL1에 대해 선택동작이 완료된 후 자동으로 리세트된다. 즉, 로우.제어회로 4는 워드라인 구동신호 WD의 상승시부터 예정된 시간주기후 로우이네이블신호
Figure kpo00039
를 높게 만들어준다.또한 워드라인 WL1는 감지증폭기 5의 동작이 완료된 후자동으로 리세트된다. 즉, 로우 제어회로 4는 워드라인 구동신호 WD를 낮게 만들어주고 래치이네이블신호 LE의 상스시부터 예정된 시간주기후 워드라인 리세팅신호 WDR를 높게 만들어준다.
다른한편 시간 tR0보다 늦은시간 tC0에서 컬럼 어드레스 스트로브신호
Figure kpo00040
의 전위는 강하한다.
따라서, 컬럼 어드레스 버퍼들 6은 TTL레벨의 외부 어드레스신호들 ADD를 수신하여 MOS레벨의 컬럼 어드레스신호 CA0, ……및 CA9와 그들의 반전회로
Figure kpo00041
, ……
Figure kpo00042
를 발생시킨다. 이 신호들은 컬럼 어드레스 디코오더들 7로 전송된다. 그다음, 시간 tC2에서 컬럼 제어회로 8은 컬럼 선택라인 구동신호 CD를 높게 만들어 주므로 컬럼 어드레스 디코오더들 7은 고레벨전압을 컬럼 선택라인 CLj에 공급해준다.
결국, 시간 tC3에서, 비트라인 BLj의 데이타는 입/출력 게이트를 10을 통하여 데이타 버스 DB로 전송된다. 그다음, 시간 tC4에서, 컬럼 제어회로 8은 클록신호 0R을 높게 해주므로 데이타 출력버퍼 9가 능동화되어 그의 출력에서 판독데이타 Dout가 얻어진다.
이 경우, 컬럼 어드레스신호들 CA0내지 CO9와
Figure kpo00043
, 내지
Figure kpo00044
는 컬럼 선택라인 CLj에 대한 선택동작이 완료된후 자동으로 리세트된다 즉, 컬럼 제어회로 8은 컬럼 선택라인 구동신호 CD가 상승하고부터 예징된 시간주기후 컬럼이네이를 신호
Figure kpo00045
를 높여준다. 또한 컬럼 선택라인 CLj는 데이타 출력버퍼 9에 대한 선택동작을 완료한후 자동으로 리세트된다. 즉, 컬럼 제어회로 4는 컬럼 선택라인 구동신호 CD를 낮춰주어 클록신호 OR이 상승하고부터 예정된 시간주기후 컬럼 선택라인 리세팅신호 CLR을 높게 해준다.
또한 비트라인들과 데이타버스 DB는 능동시킨 주기내에서 자동으로 리세트된다.
그다음, 시간 tRS1에서 로우 어드레스 스트로브신호
Figure kpo00046
의 전위와 컬럼 어드레스 스트로브신호
Figure kpo00047
의 전위 모두가 상승하므로 이 단계에서 리세트되지 않은 장치의 각 회로를 선부하시키도록 리세트동작이 시작된다. 이 경우에 데이타 출력버퍼 9는 리세트된다.
제4도에 보인 바와같은 동작을 수행하는 다이나믹 램에서는 대부분의 회로를과 신호들이 로우 어드레스 스트로브신호
Figure kpo00048
가 상승하기 전에 리세트되기 때문에 시간 tRS1으로부더 시간 tRS2까지 리세트 시간주기를 감소시키는 것이 가능해지므로 결국 순환시간 주기가 감소될 수 있다. 그러나, 그러한 다이나믹 램에서는 각 회로나 신호가 스트로브신호에 의해 정해지는 능동시간 기간내에서 자동으로 리세트되던가 선부하되므로 리드 모디화이드라이트 동작을 수행하는 것이 불가능해진다. 만일 상술한 판독 모오드에 의해 억세스된 동일한 메모리 셀 MCij로서 기입동작을 수행하고 싶을 경우 로우 어드레스 스트로브신호
Figure kpo00049
의 전위가 강하한후 동일한 동작을 다시 수행시켜야만 한다. 따라서, 이 동작은 종래의 램에서의 단일 억세스 순환으로 완료될 수 있는 리드 모디 화이드라이트 모오드에 비해 두배의 순환 시간을 갖는다.
제5도를 참조하면, 본 발명에 의한 다이나믹 램의 실시예가 도시되어 있는데 여기서 소자들은 제1도의 것들과 동일하므로 동일번호로 나타나 있다. 제5도의 각 로우 어드레스 디코오더들 3'는 상호간에 전기적으로 분리될 수 있는 노아게이트부와 구동기부를 갖고 있다. 이 부분들의 그러한 전기적인 분리는 클록신호0'0와 0'1을 발생시키는 로우 제어회로 4'에 의해 제어된다. 마찬가지로 각 컬럼 어드레스 디코오더들 7'도 상호 전기적으로 분리될 수 있는 노아게이트부와 구동기부를 갖고 있다. 이 부분들의 전기적인 분리 역시 클록신호 0'0와 0'1를 발생시키는 컬럼 제어회로 8'에 의해 제어된다. 로우 어드레스 디코오더 3'와 컬럼 어드레스 디코오더 7'는 추후 상세하게 설명될 것이다.
제5도의 장치의 동작을 제6도를 참조하여 설명한다. 시간 tR0에서, 로우 어드레스 스트로브신호
Figure kpo00050
의 전위가 강하되므로써 능동동작이 시작된다. 이 경우에 로우 제어회로 4'는 로우이네이블신호
Figure kpo00051
를 낮게 만들어주므로 결국 시간 tR1에서 로우 어드레스 버퍼를 2는 TTL레벨의 외부 어드레스신호들 ADD를 수신하여 MOS 레벨의 로우 어드레스신호들 RA0,…… 및 RA9과 그의 반전신호
Figure kpo00052
, ……
Figure kpo00053
을 발생시키며 이어드레스신호들은 로우 어드레스 디코오더들 3'에 전송된다. 그다음, 시간 tR2에서 로우 제어회로 4'는 워드라인 구동신호 WD를 높게 만들어주므로 로우 어드레스 디코오더들 3'는 고레벨전압을 워드라인 WL1에 공급하게 되어 워드라인이 선택된다.
그후 시간 tR3에서 로우 제어회로 4'는 래치 이네이블신호 LE를 높게 만들어주므로 감지증폭기 5가 동작한다. 따라서, 메모리셀 MCij에 기억된 데이타가 비트라인 BLj에서 얻어진다.
이 경우에, 로우 어드레스신호들 RA0내지 RA9와
Figure kpo00054
내지
Figure kpo00055
는 워드라인 WL1에 대한 선택동작이 완료된 후 자동으로 리세트된다. 즉, 로우 제어회로 4′는 워드라인 구동신호 WD의 상승시부터 예정된 시간 주기후 로우이네이블신호
Figure kpo00056
를 높게 만들어준다. 또한 디코오더들 3'의 노아 게이트부는 워드라인 WL1에 대한 선택동작이 완료된 후 자동으로 리세트된다. 즉, 로우 제어회로 4'는 클록신호 00를 낮게 해주고 래치이네이블신호 LE가 상승하고부터 예정된 시간주기후 클록신호 01을 높게 만들어 준다. 그러나, 로우 어드레스 디코오더 3'의 구동기부를, 워드라인 WL1및 비트선들은 로우 어드레스 스트로브신로
Figure kpo00057
가 상승할때까지 리세트되지 않는다.
다른한편 시간 tR0보다 늦은 시간 tC0에서 컬럼 어드레스 스트로브신호
Figure kpo00058
의 전위는 떨어진다. 따라서 시간 tC1에서, 컬럼 제어회로 8'는 컬럼 이네이블신호
Figure kpo00059
를 낮게 만들어준다. 결국, 컬럼 어드레스 버퍼들 6은 TTL 레벨의 외부 어드레스신호들 ADD를 수신하여 MOS레벨의 컬럼 어드레스신호들
Figure kpo00060
Figure kpo00061
와 그들의 반전신호 CA0, ……
Figure kpo00062
을 발생시킨다. 이 신호들은 컬럼 어드레스 디코오더들 7'에 전송된다. 그다음, 시간 t2에서 컬럼 제어회로 8'는 컬럼 선택라인 구동신호 CD를 높게 만들어주므로 컬럼 어드래스 디코오더들 7'는 고레벨 건압을 컬럼 선택라인 CLj에 공급한다. 결국, 시간 tC3에서, 비트라인 CLj의 데이타는 입/출력 게이트를 10을 통하여 데이타 버스 DB로 전송된다. 그다음, 시간 tC4에서 컬럼 제어회로 8'는 클록신호 0R를 높게 만들어주므로 데이타 출력버퍼 9가 활성화되어 그의 출력에서 판독데이타 Dout가 얻어진다.
이 경우에, 로우 어드레스신호들 CA0내지 CA9와
Figure kpo00063
내지
Figure kpo00064
는 컬럼 선택라인 CLj에 대한 선택동작이 완료된 후 자동으로 리세트된다. 즉, 컬럼 제어회로 8'는 컬럼 선택라인 구동신호 CD가 상승하고부터 예정된 시간주기후, 컬럼이네이블신호
Figure kpo00065
를 높게 만들어 준다. 또한, 컬럼 어드레스 디코오더들 7'의 노아게이트부들은 데이타 출력버퍼 9에 대한 선택동작이 완료된 후 자동으로 리세트된다. 즉, 컬럼 제어회로 8'는 클록신호 0'0들 낮게 만들어준 다음 클록신호 OR를 높게 만들어 준다. 그러나, 컬럼 어드레스 디코오더들 7'의 구동부들과 그들의 뒤를 잇는 회로들은 컬럼 어드레스 스트로브신호
Figure kpo00066
상승할때까지 리세트되지 않는다. 따라서, 메모리셀 MCij에 대한 한번의 판독동작이 완료된다.
상술한 바와같이, 판독동작이 완료된 후조차 로우 어드레스 디코오더들 3'과 그들의 뒤를 잇는 회로들의 구동기부들과 컬럼 어드레스 디코오더들 7'과 그를의 뒤를 잇는 회로들의 구동기부들은 리세트되지 않으므로 메모리셀 MCij는 선텍된 상태에 계속 유지된다. 이 상태에서, 시간 tW1에서 기입이네이블신호
Figure kpo00067
의 전위가 떨어짐으로써 동일한 메모리셀 MCij에 대한 기입동작이 시작된다.
이 경우에 판독/기입 제어회로 12는 컬럼 제어회로 8'를 제어하여 데이타 출력버퍼 9를 리세트시켜준다. 그다음, 시간 tW1에서, 판독/기입 제어회로 12는 클록신호 0W를 높게 만들어 주므로 기입데이타 Din은 데이타 입력버퍼 11로부터 데이타버스 DB로 전송된다. 또한 시간 tW2에서 비트라인 BLj의 전위는 데이타버스 DB의 전위에 반응하여 변동한다. 따라서 한번의 기입동작이 완료된다.
그다음, 시간 tRS1에서 로우 어드레스 스트로브신호
Figure kpo00068
의 전위와 컬럼 어드레스 스트로브신호
Figure kpo00069
의 전위 둘다가 상승함으로써 리세트 동작이 시작된다. 이 경우에, 로우 디코오더들 3'와 그들의 뒤를 잇는 회로들의 구동기부와 컬럼 어드레스 디고오더들 7'와 그들의 뒤를 잇는 회로들의 구동기부들은 리세트된다.
따라서 제5도의 장치에서는 리드 모디화이드라이트 동작을 행하는 것이 가능하다. 또한 제5도의 장치에서는 로우 어드레스 버퍼들 2, 로우 어드레스 디코오더들 3'의 노아게이트부들, 컬럼 어드레스 버퍼들 6,그리고 컬럼 어드레스 디코오더 7'의 노아게이트부들이 그들 스스로 동작한후 자동으로 리세트되기 때문에 로우 어드레스 스트로브신호
Figure kpo00070
의 전위가 상승할때의 시간 tRS1으로부터 강하할때의 시간 tRS2까지의 리세트 시간주기를 감소시키는 것이 가능하므로 결국 순환시간 주기를 단축시킬 수 있다. 즉, 이 경우에, 로우어드레스 디코오더들 3'와 그들의 뒤를 잇는 회로들의 구동기부을과 컬럼 어드레스 디코오더들 7'와 그들의 뒤를 잇는 회로의 구동기부들은 시간 tRS1이후 리세트된다. 그러한 리세트 동작은 로우 어드레스 디코오더들 3'의 노아게이트부들이 다음 순환주기의 시간 tR1에서 동작하기전에 완료될 수 있다. 그러므로 만일 시간 tRS1으로부터 시간 tRS2까지의 리세트 시간주기가 작을 경우조차 문제는 없다.
제5도의 로우 어드레스 디코오더들 3'와 컬럼 어드레스 디코오더들 7'는 제7도 a와 b를 참조하여 설명한다. 제7도 a에서 각 로우 어드레스 디코오더들 3'는 노아게이트부 31과 구동기부 32간에 연결된 트랜지스터를 A7과 Q8에 의해, 형성된 분리회로 33을 포함한다. 회로 33의 트랜지스터 Q7와 Q8는 로우 제어회로 4'로부터 발생되는 클록신호 0'0와 0'1에 의해 제어된다. 마찬가지로 제7도 b에서 각 컬럼 어드레스 디코오더들 7'는 노아게이트부 7l구동기부 72간에 연결된 트랜지스터들 Q7과 Q8에 의해 형성된 분리회로 73을 포함한다. 분리회로 73의 트랜지스터 Q7과 Q8는 컬럼 제어회로 8'로부터 발생되는 클록신호 0'0와 0'1에 의해 제어된다.
각 로우 어드레스 디코오더들 3'의 동작은 각 컬럼 어드레스 디코오더들 7'와 마찬가지로 제8도를 참조하여 설명한다. 워드라인 WL1가 선택된 경우는 제8도의 상부부분에 나타나있다. 이 경우에 시간 t0에서 로우 어드레스 스트로브신호
Figure kpo00071
가 떨어질때 로우이네이블신호
Figure kpo00072
는 시간 t1으로 떨어진다. 결국, 트랜지스터 Q1이 커트오프되어 시간 t2에서 로우 어드레스신호 RA0(또는
Figure kpo00073
) 내지 RA8(또는
Figure kpo00074
)는 트랜지스터 Q20,....Q28의 게이트에 제각기 인가된다. 워드라인 WLi가 선택된 경우에 트랜지스터 Q20,....Q28의 모든 게이트를은 낮은 레벨에 있는다. 따라서, 트랜지스터들은 모두 커트오프된다. 결국, 노드 N1은 고레벨에 있는다. 이때에 클록신호 00가 고레벨에 있기 때문에 트랜지스터 Q3는 온 상태에 있는다. 노드 N1의 전위가 높기 때문에 노드 N3의 전위 역시 높다. 이 상태에서, 워드구동신호 WD가 높아질때 트랜지스터 Q3의 게이트 즉, 노드 N3의 전위는 트랜지스터 Q3의 드레인과 게이트간의 용량에 의해 더욱 상승됨과 동시에 워드구동신호 WD는 트랜지스터 Q4를 통하여 워드라인 WLi로 전송되므로 워드라인 WLi의 전위는 고레벨로 쭉 올라간다.
그 다음, 시간 t5에서 클록신호 00가 낮아지고 신호 01이 높아질때 트랜지스터 Q3는 커트 오프되어 노아게이트부 31과 구동기부 32는 서로 전기적으로 분리된다. 이 경우에, 노드 N3의 전위는 전원전압 Vcc보다더 높아져서 워드라인 WL1와 클록신호 01의 전위 모두가 높아지기 때문에 트랜지스터 Q5는 커트오프되어 워드라인 WL1는 높은 상태를 유지한다. 그 다음, 시간 t6에서, 로우 어드레스신흐 RA0(또는
Figure kpo00075
내지
Figure kpo00076
는 리세트되므로 그들은 낮은 상태가 되고 그밖에 로우이네이블 신호
Figure kpo00077
의 전위는 낮은 상태에서 높은 상태로 변한다. 결국 노아게이트부 31의 트랜지스터 Q1은 도통되며 노드 N1을 선부하시킴으로써 노아게이트부 31을 리세트시킨다. 그러나, 트랜지스터 Q8가 차단되어 노아게이트부 31과 구동기부 32가 상호전기적으로 분리되기 때문에 노아게이트부 31이 리세트될때조차 문제는 없다.
따라서, 구동기부 32의 출력전위 즉, 워드라인 WL1의 전위는 높은 상태로 유지되어 노아게이트부 31과 그의 선단들이 리세트된다. 이 상태에서 만일 필요한 경우 기입이네이블 신호
Figure kpo00078
가 낮아질 수 있어 기입동작이 수행될 수 있다. 시간 t7에서 로우 어드레스 스트로브신호
Figure kpo00079
가 다시 높아지게 될때 워드라인 구동신호 WD는 낮아지게 되고 워드리세팅신호 WDR은 높아지게 된다. 결국 트랜지스터 Q6은 도통되어 노드 N2의 전위를 높여준다. 따라서 트랜지스터 Q4는 도통되고 트랜지스터 Q5는 차단되므로 워드라인 WL1의 전위는 낮아지게 되어 워드라인 WLi가 리세트된다.
워드라인 WLi가 리세트된후 클록신호 01은 낮은 레벨로 떨어지고 신호 00는 높은 레벨로 올라간다. 결국, 트랜지스터 Q8는 차단되고 트랜지스터 Q7은 도통된다. 워드라인 WLi가 선택되지 않은 경우는 제8도 하부부분에 나타나 있다. 이 경우에, 로우 어드레스 스트로브신호
Figure kpo00080
가 강하하고 로우이네이블신호
Figure kpo00081
가 강하할때 트랜지스터
Figure kpo00082
의 게이트에 인가되는 어드레스신호들은 트랜지스터
Figure kpo00083
중 적어도 하나를 도통시킨다. 결국, 시간 t3에서, 노드 N1의 전위는 높은 레벨로부터 낮은 레벨로 변한다. 이때에 클록신호 00는 높은 레벨에 있기 때문에 트랜지스터 Q3는 온 상태에 있는다. 그러므로 노드 N3의 전위는 높은 레벨로부터 낮은 레벨로 변한다. 이 상태에서 시간 t4에서 워드라인 구동신호 WD가 높아지게 될때조차 트랜지스터 Q4는 차단된다. 그러므로, 워드라인 WLi는 낮은 레벨을 유지한다. 그다음 시간 t5에서, 클록신호 00가 낮아지게되고 클록신호 00이 높아지게 될때 트랜지스터 Q7은 차단되어 노아게이트부 31과 구동기부 32는 서로 전기적으로 분리된다. 이 상태에서 트랜지스터 Q8는 도통되어 노드 N3의 전위는 낮은 레벨로 클램프되므로 노드 N3의 전위가 워드라인 구동신호 WD의 인가에 의한 고레벨 부유상태에 있지 않도록 해주므로 메모리 억세스동작을 안정화 시켜주는데 도움을 준다.
그다음, 시간 t0에서 로우 어드레스신호 RA0(또는
Figure kpo00084
)내지
Figure kpo00085
은 낮은 레벨이 된다. 그밖에, 로우이네이블신호
Figure kpo00086
는 저로부터 고로 변화된다. 결국, 노아게이트부 31의 트랜지스터 Q1은 도통돠어 노드 N1을 선부하시킨다. 왜냐하면, 모든 트랜지스터들 Q20,…… 및 Q28은 차단되기 때문이다.
시간 t7에서 로우 어드레스 스트로브신호
Figure kpo00087
가 다시 높아지게 될때 워드라인 구동신호 WD는 낮아지게 되고 워드리세팅신호 WDR은 높아지게 되므로 워드라인 WLi를 리세팅시킨다.
그러나, 워드라인 WLi가 선댁되지 않은 경우에, 워드라인 WLi는 이미 낮은 레벨에 있었으므로 워드라인 WLi의 전위는 변경되지 않는다.
워드라인 WLi가 리세트된후 클록신호 01은 낮은 레벨로 내려가고 즉, 풀다운(pu1l down)되고 클록신호00는 높은 레벨로 을라간다. 즉, 풀업(pu11 up)된다. 결국 트랜지스터 Q8는 차단되고 트랜지스터 Q7은 도통된다. 트랜지스터 q7의 도통은 노드 N3을 노드 N1까지 챠지업(charge up)시켜 준다. 차지업 동작이 완료된때에 다음 순환시간 주기의 준비상태가 정립된다.
여기서, 로우 어드레스 버퍼 2가 로우 어드레스신호 RA0내지 RA9과
Figure kpo00088
내지
Figure kpo00089
을 발생시키도록 t0부터 t2까지의 시간주기를 취하고 있기 때문에 클록신호 00와 01이 역전될때 시간 t9에서 다음 순환시간 주기를 시작하는 것이 가능하다. 따라서 리세트 시간주기 즉, 선부하시간 주기를 t7부터 t8까지 감소시키는 것이 가능하다.
상술한 바와같이 본 발명에 의하면 리세트 시간주기를 줄이는 것이 가능하므로 순환시간 주기를 감소시킬수 있다. 그밖에 본 발명에 의한 다이나믹 램은 판독-변형된 기입동작을 수행할 수 있기 때문에 본 발명에 의한 장치는 종래의 다이나믹 램과 호환성이 있다.
또한 본 발명에 의한 다이나믹 램은 그내에 스태틱회로들을 갖고 있지 않으므로 전력소비가 적다.

Claims (4)

  1. 어드레스 버퍼수단(2.6)과, 상기 어드레스 버퍼수단(2,6)에 연결된 NOR 게이트수단(31,71)과 내부회로(1)에 연결된 구동기수단(32,71)를 갖는 어드레스 디코오더 수단(3',7')와, 외부제어신호
    Figure kpo00090
    을 수신할때 상기 내부회로(1)로서 메모리 억세스 동작을 수행하도록 상기 어드레스 버퍼수단(2,6)을 통해 상기 어드레스 디코오더수단(3',7')에 어드레스신호들
    Figure kpo00091
    를 인가하기 위한 제어수단(4',8')와, 상기 제어수단(4',8')에 의해 결정된 동작시간주기보다 더 짧은 예정된 시간주기 이내에서 상기 어드레스 디코오더수단(3',7')의 상기 어드레스 버퍼수단(2,6)과 상기 노아게비트수단(31,71)을 리세트시키기 위한 제1리세트 수단과, 그리고 상기 외부제어신호
    Figure kpo00092
    에 반응하는 상기 어드레스 디코오더 수단(3',7')와 그 뒤를 잇는 회로들의 상기 구동수단(32,72)를 리세트시키기 위한 제 2 리세트수단과를 포함하는 짧은 순환시간 주기를 갖는 다이나믹 랜돔 억세스 메모리.
  2. 제1항에서, 상기 어드레스 디코오더수단(3',7')은 적어도 상기 제1리세트수단이 동작한 후와 상기제 2 리세트수단이 동작하기전의 시간주기동안 상기 노아게이트수단(31,71)을 상기 구동기수단(32,72)로부터 전기적으로 분리시키도록 상기 노아게이트수단(31,71)과 상기 구동기수단(32,72)간에 연결된 분리수단(33,73)을 포함하는 다이나믹 랜돔 억세스 메모리.
  3. 제1항에서, 상기 어드레스 버퍼수단은 상기 제어수단(4', 8')의 제어신호 (
    Figure kpo00093
    에 의해 제어되는 로우어드례스 버퍼들(2)와 상기 제어수단의 제어신호()에 의해 제어되는 컬럼 어드레스 버퍼들(6)을 포함하는 다이나믹 랜돔 억세스 메모리.
  4. 제2항에서, 제1 및 제2전원단자(Vcc,Vss)를 더 포함하되, 상기 노아게이트수단(31,71)은 상기 제1전원단자(Vcc)에 연졀된 드레인, 상기 제어수단의 제어수단의 제어신 호(
    Figure kpo00095
    ,
    Figure kpo00096
    )에 의해 제어된 게이트와 소오스를 갖는 제1트랜지스터(Q1)과, 다수개의 트랜지스터들이 병렬로 연결되어 있되 각각은 상기 제1트랜지스터(Q1)의 소오스에 연결된 드레인, 상기 어드레스신호들
    Figure kpo00097
    중 하나에 의해 제어되는 게이트와 상기 제2전원단자(Vss)에 연결된 소오스를 갖는 다수의 제2트랜지스터들(Q20, ……Q28)을 포함하며, 상기 구동수단(32,72)는 상기 제어수단(4', 8')의 제어신호(WD,CD)에 의해 제어된 드레인게이트와 소오스를 갖는 제3트랜지스터(Q3)와, 제4트랜지스터(Q4)는 상기 제3트랜지스터(Q3)와 상기 제2전원단자(Vss)간에 연결되어 있고, 제5트랜지스터(Q5)는 상기 제2전원단자(Vss)와 상기 내부회로(1)에 연결되어 있되, 상호간에 교차결합되어 있는 상기 제4 및 제5트랜지스터들(Q4, Q5)과, 상기 제1전원에 연결된 드레인, 상기 제어수단의 제어신호(WDR, CLR)에 의해 제어된 게이트와 상기 제5트랜지스터(Q5)에 연결된 소오스를 갖는 제6트랜지스터(Q6)를 포함하며, 상기 전기분리수단(33,73)은 상기 제1트랜지스터(Q1)의 소오스에 연결된 드레인, 상기 제어수단의 체어신호(00)에 의해 제어된 게이트와 상기 제3트랜지스터의 게이트에 연결된 소오스를 갖는 제7트랜지스터(Q7)와, 상기 제3트랜지스터(Q3)의 게이트에 연결된 드레인, 상기 제어수단의 제어신호(01)에 의해 제어된 게이트와 상기 제3트랜지스터(Q3)의 소오스에 연결된 소오스를 갖는 제8트랜지스터(Q8)을 포함하는 다이나믹 랜돔 억세스 메모리.
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