JP2605867B2 - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ回路に関し、特に半導体メモリ
におけるデーダ読み出し回路の改良に関する。
におけるデーダ読み出し回路の改良に関する。
第７図に従来の半導体メモリ回路、特にスタティック
型ランダムアクセスメモリ（SRAM）の回路図を示す。周
知のとおりメモリアレイ部30は複数の行線Ｗと複数の列
線対（B,）とこれらの各交点に配置された複数のメモ
リセルMCとを有するが、第７図では１本の行線W0と二つ
の列線対（B0，▲▼）、（B1，▲▼）と二つの
メモリセルMC1およびMC2が示されている。各列線B,
は、ゲートにプリチャージ信号PCを受けるプリチャージ
用ＰチャンネルMOSトランジスタ３を介して電源Vccに接
続され、さらに対応する列セレクタトランスファゲート
４を介して一対のデータ線D,に接続されている。デー
タ線D,はセンスアンプ20の二つの入出力端子20−1,20
−２にそれぞれ接続されると共にデータ出力バッファ10
およびデータ入力バッファ15に接続される。センスアン
プ20は、ＰチャンネルMOSトランジスタ5,6およびＮチャ
ンネルMOSトランジスタ7,8を有し、これらは図示のとお
りプリップフロップ型式に接続されている。Ｎチャンエ
ルMOSトランジスタ９はゲートにセンスイネーブル信号S
Eを受け、同信号がアクティブレベルのときセンスアン
プ20を活性化させる。行アドレス信号RAは行デコーダバ
ッファ１に供給され、これは各行線Ｗに対して、行デコ
ーダとしてのNANDゲート１−２および行線トライバとし
てのNORゲート１−３を有する。NORゲート１−３にはプ
リチャージ信号PCの反転信号▲▼が供給される。列
アドレス信号CAは列デコーダバッファ２に供給され、同
信号CAに応答して一対の列セレクタトランスファゲート
４−１又は４−２を導通させる。各メモリセルMCは、第
８図（ａ）のように２つのＰチャンネルMOSトランジス
タ31,32および４つのＮチャンネルMOSトランジスタ33〜
36か又は、２つの抵抗37,38および４つのＮチャンネルM
OSトランジスタ33〜36で構成されている。
型ランダムアクセスメモリ（SRAM）の回路図を示す。周
知のとおりメモリアレイ部30は複数の行線Ｗと複数の列
線対（B,）とこれらの各交点に配置された複数のメモ
リセルMCとを有するが、第７図では１本の行線W0と二つ
の列線対（B0，▲▼）、（B1，▲▼）と二つの
メモリセルMC1およびMC2が示されている。各列線B,
は、ゲートにプリチャージ信号PCを受けるプリチャージ
用ＰチャンネルMOSトランジスタ３を介して電源Vccに接
続され、さらに対応する列セレクタトランスファゲート
４を介して一対のデータ線D,に接続されている。デー
タ線D,はセンスアンプ20の二つの入出力端子20−1,20
−２にそれぞれ接続されると共にデータ出力バッファ10
およびデータ入力バッファ15に接続される。センスアン
プ20は、ＰチャンネルMOSトランジスタ5,6およびＮチャ
ンネルMOSトランジスタ7,8を有し、これらは図示のとお
りプリップフロップ型式に接続されている。Ｎチャンエ
ルMOSトランジスタ９はゲートにセンスイネーブル信号S
Eを受け、同信号がアクティブレベルのときセンスアン
プ20を活性化させる。行アドレス信号RAは行デコーダバ
ッファ１に供給され、これは各行線Ｗに対して、行デコ
ーダとしてのNANDゲート１−２および行線トライバとし
てのNORゲート１−３を有する。NORゲート１−３にはプ
リチャージ信号PCの反転信号▲▼が供給される。列
アドレス信号CAは列デコーダバッファ２に供給され、同
信号CAに応答して一対の列セレクタトランスファゲート
４−１又は４−２を導通させる。各メモリセルMCは、第
８図（ａ）のように２つのＰチャンネルMOSトランジス
タ31,32および４つのＮチャンネルMOSトランジスタ33〜
36か又は、２つの抵抗37,38および４つのＮチャンネルM
OSトランジスタ33〜36で構成されている。
次にかかるSRAMの特にデータ読み出し動作につき第９
図を参照して説明する。
図を参照して説明する。
まず時点T0でプリチャージ信号PCはローレベル（接地
レベル）となる。これを受けてプリチャージトランジス
タ３がオンし、すべての列線対B,およびデータ線対D,
はハイレベル（電源Vccレベル）にプリチャージされ
る。また、プリチャージ逆相信号▲▼を受けるデコ
ーダバッファ１−３によって、すべての行線Ｗはローレ
ベルとなる。この時、センスイネーブル信号SEはローレ
ベルであるためセンスアンプ20は非活性状態となってい
る。プリチャージ期間に行アドレスRAおよび列アドレス
CAの変化が許可される。
レベル）となる。これを受けてプリチャージトランジス
タ３がオンし、すべての列線対B,およびデータ線対D,
はハイレベル（電源Vccレベル）にプリチャージされ
る。また、プリチャージ逆相信号▲▼を受けるデコ
ーダバッファ１−３によって、すべての行線Ｗはローレ
ベルとなる。この時、センスイネーブル信号SEはローレ
ベルであるためセンスアンプ20は非活性状態となってい
る。プリチャージ期間に行アドレスRAおよび列アドレス
CAの変化が許可される。
時点T1でプリチャージ信号PCはハイレベルに変化して
トランジスタ３はすべて非導通となりプリチャージ動作
が終了する。この結果、行アドレス信号RAによって選択
されたワード線Ｗはハイレベルに変化し、列アドレス信
号CAによって一対の列セレクタゲート４が導通する。本
発明では、ワード線W0が選択され列セレクタゲート４−
１が導通するものとする。かくしてメモリセルMC1が選
択されたことになる。このセルMC1がデータ“1"を記憶
しているとすると、トランジスタ33および34（第８図）
はそれぞれ非導通および導通状態にある。したがって、
列線▲▼の寄生容量CBおよびデータ線寄生容量CD
がトランジスタ35,34によって放電され、データ線の
電位は低下する。時点T2でセンスイネーブル信号SEはハ
イレベルに変化しセンスアンプ20は活性化される。セン
スアンプ20はデータ線D,間の電位差を増幅する。すな
わち、データ線の電位の低下によってトランジスタ8,
9はデータ線の電位をさらに低下させる。データ出力
バッファはデータ線D,間の増幅された電位差に応答し
て“1"の出力データD0を発生する。このとき、データ入
力バッファ15は非活性状態となっている。一方、データ
書き込み動作では、センスアンプ20およびデータ出力バ
ッファ10は非活性状態にあり、データ入力バッファ15は
入力データDIに応じてデータＤおよびの電位を強制的
にハイレベル（又はロウレベル）およびロウレベル（又
はハイレベル）にそれぞれ変化させる。
トランジスタ３はすべて非導通となりプリチャージ動作
が終了する。この結果、行アドレス信号RAによって選択
されたワード線Ｗはハイレベルに変化し、列アドレス信
号CAによって一対の列セレクタゲート４が導通する。本
発明では、ワード線W0が選択され列セレクタゲート４−
１が導通するものとする。かくしてメモリセルMC1が選
択されたことになる。このセルMC1がデータ“1"を記憶
しているとすると、トランジスタ33および34（第８図）
はそれぞれ非導通および導通状態にある。したがって、
列線▲▼の寄生容量CBおよびデータ線寄生容量CD
がトランジスタ35,34によって放電され、データ線の
電位は低下する。時点T2でセンスイネーブル信号SEはハ
イレベルに変化しセンスアンプ20は活性化される。セン
スアンプ20はデータ線D,間の電位差を増幅する。すな
わち、データ線の電位の低下によってトランジスタ8,
9はデータ線の電位をさらに低下させる。データ出力
バッファはデータ線D,間の増幅された電位差に応答し
て“1"の出力データD0を発生する。このとき、データ入
力バッファ15は非活性状態となっている。一方、データ
書き込み動作では、センスアンプ20およびデータ出力バ
ッファ10は非活性状態にあり、データ入力バッファ15は
入力データDIに応じてデータＤおよびの電位を強制的
にハイレベル（又はロウレベル）およびロウレベル（又
はハイレベル）にそれぞれ変化させる。
半導体メモリの記憶容量は増加の一途をたどってい
る。すなわち、同一の列線対B,の接続されるメモリセ
ルMCの数は増大し、列線対B,の数も増大している。そ
の結果として、寄生容量CBおよびCDの値はかなり大きく
なっている。センスアンプ20内のトランジスタ８（又は
７）および９はこれら大きな値の容量CB，CDの両方を放
電しなければならない。このため、第９図に示すよう
に、データ線Ｄ又はの電位変化はゆるやかに行なわれ
ることになり、時点T3で、データ線D,間、すなわちセ
ンスアンプ20の入出力端子20−1,20−２間、すなわちデ
ータ出力バッファ10への一対の入力電位間の電位差はVc
cレベルとなる。読出しスピードはこのように低下して
いる。
る。すなわち、同一の列線対B,の接続されるメモリセ
ルMCの数は増大し、列線対B,の数も増大している。そ
の結果として、寄生容量CBおよびCDの値はかなり大きく
なっている。センスアンプ20内のトランジスタ８（又は
７）および９はこれら大きな値の容量CB，CDの両方を放
電しなければならない。このため、第９図に示すよう
に、データ線Ｄ又はの電位変化はゆるやかに行なわれ
ることになり、時点T3で、データ線D,間、すなわちセ
ンスアンプ20の入出力端子20−1,20−２間、すなわちデ
ータ出力バッファ10への一対の入力電位間の電位差はVc
cレベルとなる。読出しスピードはこのように低下して
いる。
本発明の目的は、動作スピードを向上した半導体メモ
リ回路を提供することにある。
リ回路を提供することにある。
本発明の他の目的は、記憶容量の増大にともなう列線
およびデータ線の寄生容量の増加に対し、データ読み出
しスピードを改善した半導体メモリを提供することにあ
る。
およびデータ線の寄生容量の増加に対し、データ読み出
しスピードを改善した半導体メモリを提供することにあ
る。
本願発明による半導体メモリ回路は、複数のメモリセ
ルと、一対のデータ線と、アドレスデータに応答して一
つのメモリセルを選択し当該選択したメモリセルの記憶
データに応じて前記一対のデータ線間に電位差を生じせ
しめる手段と、一対の端子を有しこれら端子間の電位差
に応答して該一対の端子の一方を放電するセンスアンプ
と、このセンスアンプの前記一対の端子と前記一対のデ
ータ線との間に設けられ上記一対のデータ線の電位差を
上記一対の端子間に伝達すると共に上記センスアンプが
一方の端子を放電し始めたことに応答して当該端子を対
応するデータ線から電気的に切り離す手段とを備えてい
る。
ルと、一対のデータ線と、アドレスデータに応答して一
つのメモリセルを選択し当該選択したメモリセルの記憶
データに応じて前記一対のデータ線間に電位差を生じせ
しめる手段と、一対の端子を有しこれら端子間の電位差
に応答して該一対の端子の一方を放電するセンスアンプ
と、このセンスアンプの前記一対の端子と前記一対のデ
ータ線との間に設けられ上記一対のデータ線の電位差を
上記一対の端子間に伝達すると共に上記センスアンプが
一方の端子を放電し始めたことに応答して当該端子を対
応するデータ線から電気的に切り離す手段とを備えてい
る。
したがって、センスアンプはデータ線につながる寄生
容量を放電することからまぬがれ、センスアンプの二つ
の端子間の電位差は急峻に拡大増幅される。かくして、
記憶容量の増加に対してもデータ読み出しスピードを向
上することができる。
容量を放電することからまぬがれ、センスアンプの二つ
の端子間の電位差は急峻に拡大増幅される。かくして、
記憶容量の増加に対してもデータ読み出しスピードを向
上することができる。
以下、本発明を図面を参照して詳述する。
第１図は本発明の第１実施例を示す回路図である。第
７図と同一構成部は同じ番号で示して説明を省略する。
本実施例においては、一対のデータ線Ｄおよびはセン
スアンプ20の一対の入出力端子20−１および20−２に直
線接続されておらず、ＰチャンネルMOSトランジスタ50
および51をそれぞれ介して接続されている。これらトラ
ンジスタ50,51のゲートは対応するデータ線D,にそれ
ぞれ接続されている。トランジスタ50,51の閾値電圧（V
T）は0Vに設定されている。すなわち、データ線D,と
センスアンプ20の入出力端子20−1,20−２との間に、閾
値が0Vのダイオード接続トランジスタがデータ線D,が
カソード側となるように挿入されている。また、プリチ
ャージ用トランジスタ52,53が設けられ、プリチャージ
信号PCに応答してセンスアンプ20の一対の入出力端子20
−1,20−２をそれぞれVccレベルにプリチャージする。
なお、データ入力バッファ15は従来例と同様にデータ線
D,に接続している。
７図と同一構成部は同じ番号で示して説明を省略する。
本実施例においては、一対のデータ線Ｄおよびはセン
スアンプ20の一対の入出力端子20−１および20−２に直
線接続されておらず、ＰチャンネルMOSトランジスタ50
および51をそれぞれ介して接続されている。これらトラ
ンジスタ50,51のゲートは対応するデータ線D,にそれ
ぞれ接続されている。トランジスタ50,51の閾値電圧（V
T）は0Vに設定されている。すなわち、データ線D,と
センスアンプ20の入出力端子20−1,20−２との間に、閾
値が0Vのダイオード接続トランジスタがデータ線D,が
カソード側となるように挿入されている。また、プリチ
ャージ用トランジスタ52,53が設けられ、プリチャージ
信号PCに応答してセンスアンプ20の一対の入出力端子20
−1,20−２をそれぞれVccレベルにプリチャージする。
なお、データ入力バッファ15は従来例と同様にデータ線
D,に接続している。
かかるメモリ回路のデータ読み出し動作を第２図を参
照しながら説明する。時点T00でプリチャージ信号PCが
ローレベルとなるので、トランジスタ3,50,51が導通
し、すべての列線対B,、データ線D,およびセンスア
ンプ20の入出力端子20−1,20−２がハイレベルにプリチ
ャージされる。プリチャージ逆相信号▲▼がハイレ
ベルになるので、デコーダバッファ１−３によりすべて
の行線Ｗはローレベルになる。このとき、センスイネー
ブル信号SEはローレベルであり、センスアンプ20は動作
していない。このプリチャージ期間にロウおよびカラム
アドレスRA,CAの変化が許可される。
照しながら説明する。時点T00でプリチャージ信号PCが
ローレベルとなるので、トランジスタ3,50,51が導通
し、すべての列線対B,、データ線D,およびセンスア
ンプ20の入出力端子20−1,20−２がハイレベルにプリチ
ャージされる。プリチャージ逆相信号▲▼がハイレ
ベルになるので、デコーダバッファ１−３によりすべて
の行線Ｗはローレベルになる。このとき、センスイネー
ブル信号SEはローレベルであり、センスアンプ20は動作
していない。このプリチャージ期間にロウおよびカラム
アドレスRA,CAの変化が許可される。
時点T10でプリチャージ信号PCはハイレベルに変化
し、ロウアドレスRAによって選ばれた行線だけがハイレ
ベルになり、カラムアドレスCAによって選ばれたトラン
スファゲート４が導通する。本発明では、行線W0がハイ
レベルになり、トランスファゲート４−１が導通すると
する。かくしてメモリセルMC1が選択される。このメモ
リセルMC1がデータ“1"を記憶しているとすると、トラ
ンジスタ34,35によって列線▲▼およびデータ線▲
▼が放電される。これらの寄生容量CB，CDは大き
く、またメモリセル内トランジスタの電流駆動能力は小
さいので、このディスチャージは第２図でD,として示
すように緩やかに行なわれる。なお、トランジスタ51の
閾値電圧が０〔Ｖ〕であるので、このデータ線D,間の
電位差が第２図のようにそのままセンスアンプ20の入出
力端子20−1,20−２に伝わる。
し、ロウアドレスRAによって選ばれた行線だけがハイレ
ベルになり、カラムアドレスCAによって選ばれたトラン
スファゲート４が導通する。本発明では、行線W0がハイ
レベルになり、トランスファゲート４−１が導通すると
する。かくしてメモリセルMC1が選択される。このメモ
リセルMC1がデータ“1"を記憶しているとすると、トラ
ンジスタ34,35によって列線▲▼およびデータ線▲
▼が放電される。これらの寄生容量CB，CDは大き
く、またメモリセル内トランジスタの電流駆動能力は小
さいので、このディスチャージは第２図でD,として示
すように緩やかに行なわれる。なお、トランジスタ51の
閾値電圧が０〔Ｖ〕であるので、このデータ線D,間の
電位差が第２図のようにそのままセンスアンプ20の入出
力端子20−1,20−２に伝わる。
次に、時点T20になると、センスイネーブル信号SEが
ハイレベルになり、センスアンプ20が動作する。このセ
ンスアンプ20はその入出力端子20−1,20−２のうち、電
圧の低い方をディスチャージする。端子20−２の方が低
いので、同端子はトランジスタ8,9によって放電され
る。この結果、トランジスタ511は逆バイアス状態とな
って非導通となる。したがって、センスアンプ20の入出
力端子20−２はデータ線から電気的に分離され、第２
図に示すように、瞬時に放電される。かくして、入出力
端子20−1,20−２間、すなわち、データ出力バッファ10
への一対の入力電位間の電位差は時点T30でVccレベルと
なる。第９図との比較から明らかなように、本メモリ回
路のデータ読み出しスピードがはるかに高速化されてい
る。
ハイレベルになり、センスアンプ20が動作する。このセ
ンスアンプ20はその入出力端子20−1,20−２のうち、電
圧の低い方をディスチャージする。端子20−２の方が低
いので、同端子はトランジスタ8,9によって放電され
る。この結果、トランジスタ511は逆バイアス状態とな
って非導通となる。したがって、センスアンプ20の入出
力端子20−２はデータ線から電気的に分離され、第２
図に示すように、瞬時に放電される。かくして、入出力
端子20−1,20−２間、すなわち、データ出力バッファ10
への一対の入力電位間の電位差は時点T30でVccレベルと
なる。第９図との比較から明らかなように、本メモリ回
路のデータ読み出しスピードがはるかに高速化されてい
る。
第１図の構成において、トランジスタ50,51の閾値電
圧を0V近傍にすることが望ましいが、実際のデバイス製
造においてはそのような閾値電圧の決定はむずかしく、
バラツキを生じやすい。この点を改良したメモリ回路を
第２実施例として第３図に示す。なお、第１図と同一構
成部は同じ番号で示し説明を省略する。
圧を0V近傍にすることが望ましいが、実際のデバイス製
造においてはそのような閾値電圧の決定はむずかしく、
バラツキを生じやすい。この点を改良したメモリ回路を
第２実施例として第３図に示す。なお、第１図と同一構
成部は同じ番号で示し説明を省略する。
本実施例では、第１図に示した閾値0Vのダイオード接
続トランジスタ50,51の代わりにエンハンスメント型の
ＰチャンネルMOSトランジスタ60,61が設けられ、これら
のゲートは接地されている。これらトランジスタ60,61
は他のＰチャンネルMOSトランジスタ3,5,6,52,53と同一
の閾値電圧を有し、その基板電位もVccとなっている。
続トランジスタ50,51の代わりにエンハンスメント型の
ＰチャンネルMOSトランジスタ60,61が設けられ、これら
のゲートは接地されている。これらトランジスタ60,61
は他のＰチャンネルMOSトランジスタ3,5,6,52,53と同一
の閾値電圧を有し、その基板電位もVccとなっている。
かかるメモリ回路のデータ読み出しダイミングを第４
図に示すが、センスイネーブル信号SEがハイレベルに立
ち上がるまでは第１図のものと同じであるのでその説明
を省略する。時点T21でセンスイネーブル信号SEがハイ
レベルとなると入出力端子20−２の方が20−１よりも低
電位であるので、トランジスタ８が導通し、端子20−２
はトランジスタ8,9を介して放電される。このとき、ト
ランジスタ61は導通状態であるから、トランジスタ8,9
はデータ線も放電することになる。したがって、第４
図に示すように、入出力端子20−２の電位は比較的ゆる
やかに低下する。トランジスタ8,9による放電によっ
て、トランジスタ61のソース電位（すなわち、データ線
の電位）も低下する。MOSトランジスタでは、そのソ
ースおよび基板電位が同じであればバックゲートバイア
ス効果は生じない。しかしながら、本実施例では、トラ
ンジスタ61の基板電位はVccであるのに対し、そのソー
ス電位は低下してゆく。ソース基板間の1Vの電位差が生
じるとバックゲートバイアス効果によって閾値電圧はほ
ぼ1V上昇する。電源Vccを5V,Pチャンネルトランジスタ
のバックゲートバイアス効果なしでの閾値電圧を1Vとす
ると、トランジスタ61のソース電位が3V程度まで低下す
ると、トランジスタ61は非導通状態となり、データ線
は端子20−２から電気的に切り離されることになる。こ
の結果、センスアンプ20の入出力端子20−1,20−２間、
すなわちデータ出力バッファ10の入力電位間の電位差は
時点T31でVccレベルとなる。第２図，第４図および第９
図の比較から明らかなように、時点T31は時点T30よりも
若干おそいが、時点T3よりもはるかにはやい。かくし
て、本メモリ回路でも高速読み出し動作が実現される。
図に示すが、センスイネーブル信号SEがハイレベルに立
ち上がるまでは第１図のものと同じであるのでその説明
を省略する。時点T21でセンスイネーブル信号SEがハイ
レベルとなると入出力端子20−２の方が20−１よりも低
電位であるので、トランジスタ８が導通し、端子20−２
はトランジスタ8,9を介して放電される。このとき、ト
ランジスタ61は導通状態であるから、トランジスタ8,9
はデータ線も放電することになる。したがって、第４
図に示すように、入出力端子20−２の電位は比較的ゆる
やかに低下する。トランジスタ8,9による放電によっ
て、トランジスタ61のソース電位（すなわち、データ線
の電位）も低下する。MOSトランジスタでは、そのソ
ースおよび基板電位が同じであればバックゲートバイア
ス効果は生じない。しかしながら、本実施例では、トラ
ンジスタ61の基板電位はVccであるのに対し、そのソー
ス電位は低下してゆく。ソース基板間の1Vの電位差が生
じるとバックゲートバイアス効果によって閾値電圧はほ
ぼ1V上昇する。電源Vccを5V,Pチャンネルトランジスタ
のバックゲートバイアス効果なしでの閾値電圧を1Vとす
ると、トランジスタ61のソース電位が3V程度まで低下す
ると、トランジスタ61は非導通状態となり、データ線
は端子20−２から電気的に切り離されることになる。こ
の結果、センスアンプ20の入出力端子20−1,20−２間、
すなわちデータ出力バッファ10の入力電位間の電位差は
時点T31でVccレベルとなる。第２図，第４図および第９
図の比較から明らかなように、時点T31は時点T30よりも
若干おそいが、時点T3よりもはるかにはやい。かくし
て、本メモリ回路でも高速読み出し動作が実現される。
さらに、本メモリ回路では、ビット線対B,とデータ
線対D,とをデータ読み出し期間の途中で切り離すため
の工夫が施してある。すなわち、列セレクタとしてデー
タ読み出し動作ではＰチャンネルMOSトランジスタ65が
使用されており、列デコーダバッファ２はカラムアドレ
スCAによって選択すべき列セレクタトランジスタ65のゲ
ートにロウレベルを与える。したがって、列線Ｂ又は
が3V程度まで低下すると、列線Ｂ又ははデータ線Ｄ又
はから切り離され、列線の放電時定数が小さくなる。
一方、データ書き込み動作では、列セレクタとしてＮチ
ャンネルMOSトランジスタ70が使用され、かつ反転回路8
0は書込みイネーブル信号WEによって活性化され、デコ
ードされたカラムアドレスDCAの反転信号を選択すべき
トランジスタ70のゲートに印加する。このとき、すべて
のトランジスタ65のゲートはハイレベルとなっている。
データ読み出しでは、すべてのトランジスタ70のゲート
がロウレベルとなるように、反転回路80は制御される。
線対D,とをデータ読み出し期間の途中で切り離すため
の工夫が施してある。すなわち、列セレクタとしてデー
タ読み出し動作ではＰチャンネルMOSトランジスタ65が
使用されており、列デコーダバッファ２はカラムアドレ
スCAによって選択すべき列セレクタトランジスタ65のゲ
ートにロウレベルを与える。したがって、列線Ｂ又は
が3V程度まで低下すると、列線Ｂ又ははデータ線Ｄ又
はから切り離され、列線の放電時定数が小さくなる。
一方、データ書き込み動作では、列セレクタとしてＮチ
ャンネルMOSトランジスタ70が使用され、かつ反転回路8
0は書込みイネーブル信号WEによって活性化され、デコ
ードされたカラムアドレスDCAの反転信号を選択すべき
トランジスタ70のゲートに印加する。このとき、すべて
のトランジスタ65のゲートはハイレベルとなっている。
データ読み出しでは、すべてのトランジスタ70のゲート
がロウレベルとなるように、反転回路80は制御される。
第５図に本発明の第３実施例を示す。第６図はその動
作タイミング図である。本実施例におけるトランジスタ
３は負荷として使用され、読み出しイネーブル信号REに
より読み出し動作中は常時導通している。また、行線Ｗ
はデコーダバッファとしてのインバータ１−４で駆動さ
れる。本実施例では、プリチャージ期間に行線W0がハイ
レベルとなり、プリチャージ終了後は第１図と同一であ
る。
作タイミング図である。本実施例におけるトランジスタ
３は負荷として使用され、読み出しイネーブル信号REに
より読み出し動作中は常時導通している。また、行線Ｗ
はデコーダバッファとしてのインバータ１−４で駆動さ
れる。本実施例では、プリチャージ期間に行線W0がハイ
レベルとなり、プリチャージ終了後は第１図と同一であ
る。
以上説明したように、本発明によれば、放電すべきセ
ンスアンプの入力端子をデータ線から自動的に分離して
いるので、記憶容量の増大による寄生容量が増大しても
高速の動作が可能となるという効果がある。
ンスアンプの入力端子をデータ線から自動的に分離して
いるので、記憶容量の増大による寄生容量が増大しても
高速の動作が可能となるという効果がある。
第１図および第２図はそれぞれ本発明の第一の実施例を
示す回路図およびその動作タイミング図、第３図および
第４図はそれぞれ本発明の第二の実施例を示す回路図お
よびその動作タイミング図、第５図および第６図はそれ
ぞれ本発明の第三の実施例を示す回路図およびその動作
タイミング図、第７および第９図は従来例の回路図およ
びその動作タイミング図、第８図（ａ），（ｂ）はそれ
ぞれメモリ記憶セルの回路図である。
示す回路図およびその動作タイミング図、第３図および
第４図はそれぞれ本発明の第二の実施例を示す回路図お
よびその動作タイミング図、第５図および第６図はそれ
ぞれ本発明の第三の実施例を示す回路図およびその動作
タイミング図、第７および第９図は従来例の回路図およ
びその動作タイミング図、第８図（ａ），（ｂ）はそれ
ぞれメモリ記憶セルの回路図である。
Claims (2)
- 【請求項１】複数のメモリセルと、一対のデータ線と、
アドレスデータに応答して一つのメモリセルを選択し当
該選択したメモリセルの記憶データに応じて前記一対の
データ線間に電位差を生じせしめる手段と、一対の端子
を有しこれら端子間の電位差に応答して該一対の端子の
一方を放電するセンスアンプと、このセンスアンプの前
記一対の端子と前記一対のデータ線との間に設けられ上
記一対のデータ線の電位差を上記一対の端子間に伝達す
ると共に上記センスアンプが一方の端子を放電し始めた
ことに応答して当該端子を対応するデータ線から電気的
に切り離す手段とを備えたことを特徴とする半導体メモ
リ回路。 - 【請求項２】複数のメモリセルと、一対のデータ線と、
アドレスデータに応答して一つのメモリセルを選択し当
該選択したメモリセルの記憶データに応じて前記一対の
データ線間に電位差を生じせしめる手段と、一対の端子
を有しこれら端子間の電位差に応答して該一対の端子の
一方を放電するセンスアンプと、前記一対のデータ線と
前記センスアンプの前記一対の端子との間にそれぞれ接
続された第１および第２のMOSトランジスタとを有し、
これらMOSトランジスタのゲートが対応するデータ線又
は基準電位点に接続されていることを特徴とする半導体
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1138664A JP2605867B2 (ja) | 1988-06-01 | 1989-05-30 | 半導体メモリ回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-135862 | 1988-06-01 | ||
| JP13586288 | 1988-06-01 | ||
| JP1138664A JP2605867B2 (ja) | 1988-06-01 | 1989-05-30 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0278096A JPH0278096A (ja) | 1990-03-19 |
| JP2605867B2 true JP2605867B2 (ja) | 1997-04-30 |
Family
ID=26469602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1138664A Expired - Fee Related JP2605867B2 (ja) | 1988-06-01 | 1989-05-30 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605867B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008044300A1 (fr) * | 2006-10-12 | 2008-04-17 | Renesas Technology Corp. | Circuit intégré à semi-conducteurs |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148442A (en) * | 1978-05-15 | 1979-11-20 | Nec Corp | Memory unit |
| JPS6236796A (ja) * | 1985-08-10 | 1987-02-17 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
-
1989
- 1989-05-30 JP JP1138664A patent/JP2605867B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148442A (en) * | 1978-05-15 | 1979-11-20 | Nec Corp | Memory unit |
| JPS6236796A (ja) * | 1985-08-10 | 1987-02-17 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0278096A (ja) | 1990-03-19 |
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Legal Events
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