JPH0278096A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPH0278096A JPH0278096A JP1138664A JP13866489A JPH0278096A JP H0278096 A JPH0278096 A JP H0278096A JP 1138664 A JP1138664 A JP 1138664A JP 13866489 A JP13866489 A JP 13866489A JP H0278096 A JPH0278096 A JP H0278096A
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ回路に関し、特に半導体メモリに
おけるデーダ読み出し回路の改良に関する。
おけるデーダ読み出し回路の改良に関する。
第７図に従来の半導体メモリ回路、特にスタティック型
ランダムアクセスメモリ（ＳＲＡＭ）の回路図を示す。
ランダムアクセスメモリ（ＳＲＡＭ）の回路図を示す。
周知のとおりメモリセルアレイ部３０は複数の行線Ｗと
複数の列線対（Ｂ、Ｂ）とこれらの各交点に配置された
複数のメモリセルＭＣとを有するが、第７図では１本の
行線Ｗ０と二つの列線対（Ｂ、、ＢＯ）、（Ｂ、、Ｂｌ
）と二つのメモリセルＭＣ，およびＭＣ２が示されてい
る。各列線対Ｂ、百は、ゲートにプリチャージ信号ＰＣ
を受けるプリチャージ用ＰチャンネルＭＯ８トランジス
タ３を介して電源Ｖｃｃに接続され、さらに対応する列
セレクタトランスファゲート４を介して一対のデータ線
り、Ｄに接続されている。
複数の列線対（Ｂ、Ｂ）とこれらの各交点に配置された
複数のメモリセルＭＣとを有するが、第７図では１本の
行線Ｗ０と二つの列線対（Ｂ、、ＢＯ）、（Ｂ、、Ｂｌ
）と二つのメモリセルＭＣ，およびＭＣ２が示されてい
る。各列線対Ｂ、百は、ゲートにプリチャージ信号ＰＣ
を受けるプリチャージ用ＰチャンネルＭＯ８トランジス
タ３を介して電源Ｖｃｃに接続され、さらに対応する列
セレクタトランスファゲート４を介して一対のデータ線
り、Ｄに接続されている。
データ線り、Ｄはセンスアンプ２０の二つの入出力端子
２０−１．２０−２にそれぞれ接続されると共にデータ
出力バッファ１０およびデータ人力バッファ１５に接続
される。センスアンプ２０は、ＰチャンネルＭＯ８トラ
ンジスタ５，６およびＮチャンネルＭＯ３トランジスタ
フ、８を有し、これらは図示のとおりプリップフロップ
型式に接続されている。ＮチャンネルＭＯ３トランジス
タ９はゲートにセンスイネーブル信号ＳＥを受け、同信
号がアクティブレベルのときセンスアンプ２０を活性化
させる。行アドレス信号ＲＡは行デコーダバッファｌに
供給され、これは各行線Ｗに対して、行デコーダとして
のＮＡＮＤゲート１−２および行線ドライバとしてのＮ
ＯＲゲート１−３を有する。ＮＯＲゲート１−３にはプ
リチャージ信号ＰＣの反転信号ＰＣが供給される。列ア
ドレス信号ＯＡは列デコーダバッファ２に供給され、同
信号ＯＡに応答して一対の列セレクタトランス ゝ
ファゲート４−１又は４−２を導通させる。各メモリセ
ルＭＣは、第８図（ａ）のように２つのＰチャンネルＭ
Ｏ８トランジスタ３１．３２および４つのＮチャンネル
ＭＯ３トランジスタ３３〜３６か又は、２つの抵抗３７
．３８および４つのＮチャンネルＭＯ８トランジスタ３
３〜３６で構成されている。
２０−１．２０−２にそれぞれ接続されると共にデータ
出力バッファ１０およびデータ人力バッファ１５に接続
される。センスアンプ２０は、ＰチャンネルＭＯ８トラ
ンジスタ５，６およびＮチャンネルＭＯ３トランジスタ
フ、８を有し、これらは図示のとおりプリップフロップ
型式に接続されている。ＮチャンネルＭＯ３トランジス
タ９はゲートにセンスイネーブル信号ＳＥを受け、同信
号がアクティブレベルのときセンスアンプ２０を活性化
させる。行アドレス信号ＲＡは行デコーダバッファｌに
供給され、これは各行線Ｗに対して、行デコーダとして
のＮＡＮＤゲート１−２および行線ドライバとしてのＮ
ＯＲゲート１−３を有する。ＮＯＲゲート１−３にはプ
リチャージ信号ＰＣの反転信号ＰＣが供給される。列ア
ドレス信号ＯＡは列デコーダバッファ２に供給され、同
信号ＯＡに応答して一対の列セレクタトランス ゝ
ファゲート４−１又は４−２を導通させる。各メモリセ
ルＭＣは、第８図（ａ）のように２つのＰチャンネルＭ
Ｏ８トランジスタ３１．３２および４つのＮチャンネル
ＭＯ３トランジスタ３３〜３６か又は、２つの抵抗３７
．３８および４つのＮチャンネルＭＯ８トランジスタ３
３〜３６で構成されている。
次にかかるＳＲＡＭの特にデータ読み出し動作につき第
９図を参照して説明する。
９図を参照して説明する。
まず時点Ｔ０でプリチャージ信号ＰＣはローレベル（接
地レベル）となる。これを受けてプリチャージトランジ
スタ３がオンし、すべての列線対Ｂ、Ｂおよびデータ線
対り、Ｄはハイレベル（電源Ｖｃｃレベル）にプリチャ
ージされる。また、プリチャージ逆相信号ＰＣを受ける
デコーダバッファ１−３によって、すべての行線Ｗはロ
ーレベルとなる。この時、センスイネーブル信号ＳＥは
ローレベルであるためセンスアンプ２０は非活性状態と
なっている。プリチャージ期間に行アドレスＲＡおよび
列アドレスＣＡの変化が許可される。
地レベル）となる。これを受けてプリチャージトランジ
スタ３がオンし、すべての列線対Ｂ、Ｂおよびデータ線
対り、Ｄはハイレベル（電源Ｖｃｃレベル）にプリチャ
ージされる。また、プリチャージ逆相信号ＰＣを受ける
デコーダバッファ１−３によって、すべての行線Ｗはロ
ーレベルとなる。この時、センスイネーブル信号ＳＥは
ローレベルであるためセンスアンプ２０は非活性状態と
なっている。プリチャージ期間に行アドレスＲＡおよび
列アドレスＣＡの変化が許可される。
時点Ｔ１でプリチャージ信号ＰＣはノ・イレベルに変化
してトランジスタ３はすべて非導通となりプリチャージ
動作が終了する。この結果、行アドレス信号ＲＡによっ
て選択されたワード線Ｗはハイレベルに変化し、列アド
レス信号ＣＡによって一対の列セレクタゲート４が導通
する。本発明では、ワード線Ｗ０が選択され列セレクタ
ゲート４−１が導通するものとする。かくしてメモリセ
ルＭＣ，が選択されたことになる。このセルＭＣ，がデ
ータ゛１”を記憶しているとすると、トランジスタ３３
および３４（第８図）はそれぞれ非導通および導通状態
にある。したがって、列線１］の寄生容量Ｃｓおよびデ
ータ線百の寄生容量ＣＤがトランジスタ３５．３４によ
って放電され、データ線百の電位は低下する。時点Ｔ２
でセンスイネーブル信号ＳＥはハイレベルに変化しセン
スアンプ２０は活性化される。センスアンプ２０はデー
タ線り、Ｄ間の電位差を増幅する。すなわち、データ線
百の電位の低下によってトランジスタ８，９はデータ線
百の電位をさらに低下させる。データ出力バッファはデ
ータ線り、Ｄ間の増幅された電位差に応答して“１”の
出力データＤ０を発生する。このとき、データ入力バッ
ファ１５は非活性状態となっている。一方、データ書き
込み動作では、センスアンプ２０およびデータ出力バッ
ファ１０は非活性状態にあり、データ人力バッファ１５
は入力データＤ、に応じてデータＤおよび■の電位を強
制的にハイレベル（又はロウレベル）およびロウレベル
（又はハイレベル）にそれぞれ変化させる。
してトランジスタ３はすべて非導通となりプリチャージ
動作が終了する。この結果、行アドレス信号ＲＡによっ
て選択されたワード線Ｗはハイレベルに変化し、列アド
レス信号ＣＡによって一対の列セレクタゲート４が導通
する。本発明では、ワード線Ｗ０が選択され列セレクタ
ゲート４−１が導通するものとする。かくしてメモリセ
ルＭＣ，が選択されたことになる。このセルＭＣ，がデ
ータ゛１”を記憶しているとすると、トランジスタ３３
および３４（第８図）はそれぞれ非導通および導通状態
にある。したがって、列線１］の寄生容量Ｃｓおよびデ
ータ線百の寄生容量ＣＤがトランジスタ３５．３４によ
って放電され、データ線百の電位は低下する。時点Ｔ２
でセンスイネーブル信号ＳＥはハイレベルに変化しセン
スアンプ２０は活性化される。センスアンプ２０はデー
タ線り、Ｄ間の電位差を増幅する。すなわち、データ線
百の電位の低下によってトランジスタ８，９はデータ線
百の電位をさらに低下させる。データ出力バッファはデ
ータ線り、Ｄ間の増幅された電位差に応答して“１”の
出力データＤ０を発生する。このとき、データ入力バッ
ファ１５は非活性状態となっている。一方、データ書き
込み動作では、センスアンプ２０およびデータ出力バッ
ファ１０は非活性状態にあり、データ人力バッファ１５
は入力データＤ、に応じてデータＤおよび■の電位を強
制的にハイレベル（又はロウレベル）およびロウレベル
（又はハイレベル）にそれぞれ変化させる。
半導体メモリの記憶容量は増加の一途をたどりている。
すなわち、同一の列線対Ｂ、百の接続されるメモリセル
ＭＣの数は増大し、列線対Ｂ、Ｂの数も増大している。
ＭＣの数は増大し、列線対Ｂ、Ｂの数も増大している。
その結果として、寄生容量ＣＢおよびＣＤの値はかなり
大きくなっている。センスアンプ２０内のトランジスタ
８（又は７）および９はこれら大きな値の容量ＣＢ、Ｃ
Ｄの両方を放電しなければならない。このため、第９図
に示すように、データ線り又は百の電位変化はゆるやか
に行なわれることになり、時点Ｔ３で、データ線り、Ｄ
間、すなわちセンスアンプ２０の入出力端子２０−１．
２０−２間、すなわちデータ出力バッファ１０への一対
の入力電位間の電位差はＶｃｃレベルとなる。読出しス
ピードはこのように低下している。
大きくなっている。センスアンプ２０内のトランジスタ
８（又は７）および９はこれら大きな値の容量ＣＢ、Ｃ
Ｄの両方を放電しなければならない。このため、第９図
に示すように、データ線り又は百の電位変化はゆるやか
に行なわれることになり、時点Ｔ３で、データ線り、Ｄ
間、すなわちセンスアンプ２０の入出力端子２０−１．
２０−２間、すなわちデータ出力バッファ１０への一対
の入力電位間の電位差はＶｃｃレベルとなる。読出しス
ピードはこのように低下している。
本発明の目的は、動作スピードを向上した半導体メモリ
回路を提供することにある。
回路を提供することにある。
本発明の他の目的は、記憶容量の増大にともなう列線お
よびデータ線の寄生容量の増加に対し、データ読み出し
スピードを改善した半導体メモリを提供することにある
。
よびデータ線の寄生容量の増加に対し、データ読み出し
スピードを改善した半導体メモリを提供することにある
。
本発明による半導体メモリ回路は、複数のメモリセルと
、一対のデータ線と、アドレス信号に応答して一つのメ
モリセルを選択し当該選択したメモリセルの記憶データ
に応じて上記一対のデータ線間に電位差を生じせしめる
手段と、一対の端子を有しこれら端子間の電位差に応答
して一方の端子を放電するセンスアンプと、このセンス
アンプの一対の端子と上記一対のデータ線との間に設け
られ上記一対のデータ線間の電位差を上記一対の端子間
に伝えると共に上記センスアンプが一方の端子を放電し
始めたことに応答して当該端端子を対応するデータ線か
ら電気的に切り離す手段とを備えている。
、一対のデータ線と、アドレス信号に応答して一つのメ
モリセルを選択し当該選択したメモリセルの記憶データ
に応じて上記一対のデータ線間に電位差を生じせしめる
手段と、一対の端子を有しこれら端子間の電位差に応答
して一方の端子を放電するセンスアンプと、このセンス
アンプの一対の端子と上記一対のデータ線との間に設け
られ上記一対のデータ線間の電位差を上記一対の端子間
に伝えると共に上記センスアンプが一方の端子を放電し
始めたことに応答して当該端端子を対応するデータ線か
ら電気的に切り離す手段とを備えている。
したがって、センスアンプはデータ線につながる寄生容
量を放電することからまぬがれ、センスアンプの二つの
端子間の電位差は急峻に拡大増幅−される。かくして、
記憶容量の増加に対してもデータ読み出しスピードを向
上することができる。
量を放電することからまぬがれ、センスアンプの二つの
端子間の電位差は急峻に拡大増幅−される。かくして、
記憶容量の増加に対してもデータ読み出しスピードを向
上することができる。
以下、本発明を図面を参照して詳述する。
第１図は本発明の第１実施例を示す回路図である。第７
図と同一構成部は同じ番号で示して説明を省略する。本
実施例においては、一対のデータ線りおよび百はセンス
アンプ２０の一対の入出力端子２０−１および２０−２
に直接接続されておらず、ＰチャンネルＭＯ８トランジ
スタ５０および５１をそれぞれ介して接続されている。
図と同一構成部は同じ番号で示して説明を省略する。本
実施例においては、一対のデータ線りおよび百はセンス
アンプ２０の一対の入出力端子２０−１および２０−２
に直接接続されておらず、ＰチャンネルＭＯ８トランジ
スタ５０および５１をそれぞれ介して接続されている。
これらトランジスタ５０．５１のゲートは対応するデー
タ線り、Ｄにそれぞれ接続されている。トランジスタ５
０．５１の閾値電圧（ｖ、ｒ）はＯｖに設定されている
。すなわち、データ線り、Ｄとセンスアンプ２０の入出
力端子２０−１．２０−２との間に、閾値がＯｖのダイ
オード接続トランジスタがデータ線り、Ｄがカソード側
となるように挿入されている。また、プリチャージ用ト
ランジスタ５２゜５３が設けられ、プリチャージ信号Ｐ
Ｃに応答してセンスアンプ２０の一対の入出力端子２〇
−１，２０−２をそれぞれＶｃｃレベルにプリチャージ
する。なお、データ人力バッファ１５は従来例と同様に
データ線り、Ｄに接続している。
タ線り、Ｄにそれぞれ接続されている。トランジスタ５
０．５１の閾値電圧（ｖ、ｒ）はＯｖに設定されている
。すなわち、データ線り、Ｄとセンスアンプ２０の入出
力端子２０−１．２０−２との間に、閾値がＯｖのダイ
オード接続トランジスタがデータ線り、Ｄがカソード側
となるように挿入されている。また、プリチャージ用ト
ランジスタ５２゜５３が設けられ、プリチャージ信号Ｐ
Ｃに応答してセンスアンプ２０の一対の入出力端子２〇
−１，２０−２をそれぞれＶｃｃレベルにプリチャージ
する。なお、データ人力バッファ１５は従来例と同様に
データ線り、Ｄに接続している。
かかるメモリ回路のデータ読み出し動作を第２図を参照
しながら説明する。時点Ｔ。。でプリチャージ信号ＰＣ
がローレベルとなるので、トランジスタ３，５０．５１
が導通し、すべての列線対Ｂ、Ｂ、データ線り、Ｄおよ
びセンスアンプ２０の入出力端子２０−１，２０−２が
ハイレベルにプリチャージされる。プリチャージ逆相信
号ＰＣがハイレベルになるので、デコーダバッファ１−
３によりすべての行線Ｗはローレベルになる。
しながら説明する。時点Ｔ。。でプリチャージ信号ＰＣ
がローレベルとなるので、トランジスタ３，５０．５１
が導通し、すべての列線対Ｂ、Ｂ、データ線り、Ｄおよ
びセンスアンプ２０の入出力端子２０−１，２０−２が
ハイレベルにプリチャージされる。プリチャージ逆相信
号ＰＣがハイレベルになるので、デコーダバッファ１−
３によりすべての行線Ｗはローレベルになる。
このとき、センスイネーブル信号ＳＥはローレベルであ
り、センスアンプ２０は動作していない。
り、センスアンプ２０は動作していない。
このプリチャージ期間にロウおよびカラムアドレスＲＡ
、ＯＡの変化が許可される。
、ＯＡの変化が許可される。
時点Ｔ１゜でプリチャージ信号ＰＣはハイレベルに変化
し、ロウアドレスＲＡによって選ばれた行線だけがハイ
レベルになり、カラムアドレスＯＡによって選ばれたト
ランスファゲート４が導通する。本発明では、行線Ｗ０
がノ）イレベルになり、トランスファゲート４−１が一
通するとする。かくしてメモリセルＭＣ，が選択される
。このメモリセルＭＣ，がデータ“１”を記憶している
とすると、トランジスタ３４．３５によって列線Ｂ、お
よびデータ線万τが放電される。これらの寄生容量ＣＢ
ＩＣＤは大きく、またメモリセル内トランジスタの電流
駆動能力は小さいので、このディスチャージは第２図で
り、Ｄとして示すように緩やかに行なわれる。なお、ト
ランジスタ５１の閾値電圧が０〔ｖ〕であるので、この
データ線り、Ｄ間の電位差が第２図のようにそのままセ
ンスアンプ２０の入出力端子２０−１．２０−２に伝わ
る。
し、ロウアドレスＲＡによって選ばれた行線だけがハイ
レベルになり、カラムアドレスＯＡによって選ばれたト
ランスファゲート４が導通する。本発明では、行線Ｗ０
がノ）イレベルになり、トランスファゲート４−１が一
通するとする。かくしてメモリセルＭＣ，が選択される
。このメモリセルＭＣ，がデータ“１”を記憶している
とすると、トランジスタ３４．３５によって列線Ｂ、お
よびデータ線万τが放電される。これらの寄生容量ＣＢ
ＩＣＤは大きく、またメモリセル内トランジスタの電流
駆動能力は小さいので、このディスチャージは第２図で
り、Ｄとして示すように緩やかに行なわれる。なお、ト
ランジスタ５１の閾値電圧が０〔ｖ〕であるので、この
データ線り、Ｄ間の電位差が第２図のようにそのままセ
ンスアンプ２０の入出力端子２０−１．２０−２に伝わ
る。
次に、時点Ｔ２゜になると、センスイネーブル信号ＳＥ
がハイレベルになり、センスアンプ２０が動作する。こ
のセンスアンプ２０はその入出力端子２０−１．２０−
２のうち、電圧の低い方をディスチャージする。端子２
０−２の方が低いので、同端子はトランジスタ８，９に
よって放電される。この結果、トランジスタ５１１は逆
バイアス状態となって非導通となる。したがって、セン
スアンプ２０の入出力端子２０−２はデータ線■から電
気的に分離され、第２図に示すように、瞬時に放電され
る。かくして、入出力端子２〇−１，２０−２間、すな
わち、データ出力バッファ１０への一対の入力電位間の
電位差は時点Ｔ、。でＶｃｃレベルとなる。第９図との
比較から明らかなように、本メモリ回路のデータ読み出
しスピードがはるかに高速化されている。
がハイレベルになり、センスアンプ２０が動作する。こ
のセンスアンプ２０はその入出力端子２０−１．２０−
２のうち、電圧の低い方をディスチャージする。端子２
０−２の方が低いので、同端子はトランジスタ８，９に
よって放電される。この結果、トランジスタ５１１は逆
バイアス状態となって非導通となる。したがって、セン
スアンプ２０の入出力端子２０−２はデータ線■から電
気的に分離され、第２図に示すように、瞬時に放電され
る。かくして、入出力端子２〇−１，２０−２間、すな
わち、データ出力バッファ１０への一対の入力電位間の
電位差は時点Ｔ、。でＶｃｃレベルとなる。第９図との
比較から明らかなように、本メモリ回路のデータ読み出
しスピードがはるかに高速化されている。
第１図の構成において、トランジスタ５０゜５１の閾値
電圧をＯｖ近傍にすることが望ましいが、実際のデバイ
ス製造においてはそのような閾値電圧の決定はむずかし
く、バラツキを生じやすい。この点を改良したメモリ回
路を第２実施例として第３図に示す。なお、第１図と同
一構成部は同じ番号で示し説明を省略する。
電圧をＯｖ近傍にすることが望ましいが、実際のデバイ
ス製造においてはそのような閾値電圧の決定はむずかし
く、バラツキを生じやすい。この点を改良したメモリ回
路を第２実施例として第３図に示す。なお、第１図と同
一構成部は同じ番号で示し説明を省略する。
本実施例では、第１図に示した閾値Ｏｖのダイオード接
続トランジスタ５０．５１の代わりにエンハンスメント
型のＰチャンネルＭＯ８トランジスタロ０．６１が設け
られ、これらのゲートは接地されている。これらトラン
ジスタ６０，６１は他のＰチャンネルＭＯ８トランジス
タ３，５゜６．５２．５３と同一の閾値電圧を有し、そ
の基板電位もＶｃｃとなっている。
続トランジスタ５０．５１の代わりにエンハンスメント
型のＰチャンネルＭＯ８トランジスタロ０．６１が設け
られ、これらのゲートは接地されている。これらトラン
ジスタ６０，６１は他のＰチャンネルＭＯ８トランジス
タ３，５゜６．５２．５３と同一の閾値電圧を有し、そ
の基板電位もＶｃｃとなっている。
かかるメモリ回路のデータ読み出しタイミングを第４図
に示すが、センスイネーブル信号ＳＥがハイレベルに立
ち上がるまでは第１図のものと同じであるのでその説明
を省略する。時点Ｔ２１でセンスイネーブル信号ＳＥが
ハイレベルとなると、入出力端子２０−２の方が２０−
１よりも低電位であるので、トランジスタ８が導通し、
端子２０−２はトランジスタ８，９を介して放電される
。
に示すが、センスイネーブル信号ＳＥがハイレベルに立
ち上がるまでは第１図のものと同じであるのでその説明
を省略する。時点Ｔ２１でセンスイネーブル信号ＳＥが
ハイレベルとなると、入出力端子２０−２の方が２０−
１よりも低電位であるので、トランジスタ８が導通し、
端子２０−２はトランジスタ８，９を介して放電される
。
このとき、トランジスタ６１は導通状態であるから、ト
ランジスタ８，９はデータ線百も放電することになる。
ランジスタ８，９はデータ線百も放電することになる。
したがって、第４図に示すように、入出力端子２０−２
の電位は比較的ゆるやかに低下する。トランジスタ８，
９による放電によって、トランジスタ６１のソース電位
（すなわち、データ線百の電位）も低下する。ＭＯＳト
ランジスタでは、そのソースおよび基板電位が同じであ
ればバックゲートバイアス効果は生じない。しかしなが
ら、本実施例では、トランジスタ６１の基板電位はＶｃ
ｃであるのに対し、そのソース電位は低下してゆく。ソ
ース基板間の１ｖの電位差が生じルトバックゲートバイ
アス効果によって閾値電圧はほぼ１ｖ上昇する。電源Ｖ
ｃｃを、５Ｖ、Ｐチャンネルトランジスタのバックゲー
トバイアス効果なしでの閾値電圧を１ｖとすると、トラ
ンジスタ６１のソース電位が３ｖ程度まで低下すると、
ト □ランジスタロ１は非導通状態となり、デー
タ線百は端子２０−２から電気的に切り離されることに
なる。この結果、センスアンプ２０の入出力端子２０−
１．２０−２間、すなわちデータ出力バッファ１０の入
力電位間の電位差は時点Ｔ３１でＶｃｃレベルとなる。
の電位は比較的ゆるやかに低下する。トランジスタ８，
９による放電によって、トランジスタ６１のソース電位
（すなわち、データ線百の電位）も低下する。ＭＯＳト
ランジスタでは、そのソースおよび基板電位が同じであ
ればバックゲートバイアス効果は生じない。しかしなが
ら、本実施例では、トランジスタ６１の基板電位はＶｃ
ｃであるのに対し、そのソース電位は低下してゆく。ソ
ース基板間の１ｖの電位差が生じルトバックゲートバイ
アス効果によって閾値電圧はほぼ１ｖ上昇する。電源Ｖ
ｃｃを、５Ｖ、Ｐチャンネルトランジスタのバックゲー
トバイアス効果なしでの閾値電圧を１ｖとすると、トラ
ンジスタ６１のソース電位が３ｖ程度まで低下すると、
ト □ランジスタロ１は非導通状態となり、デー
タ線百は端子２０−２から電気的に切り離されることに
なる。この結果、センスアンプ２０の入出力端子２０−
１．２０−２間、すなわちデータ出力バッファ１０の入
力電位間の電位差は時点Ｔ３１でＶｃｃレベルとなる。
第２図、第４図および第９図の比較から明らかなように
、時点Ｔ３１は時点Ｔ３゜よりも若干おそいが、時点Ｔ
、よりもはるかにはやい。
、時点Ｔ３１は時点Ｔ３゜よりも若干おそいが、時点Ｔ
、よりもはるかにはやい。
かくして、本メモリ回路でも高速読み出し動作が実現さ
れる。
れる。
さらに、本メモリ回路では、ビット線対Ｂ、Ｂとデータ
線対り、Ｄとをデータ読み出し期間の途中で切り離すた
めの工夫が施しである。すなわち、列セレクタとしてデ
ータ読み出し動作ではＰチャンネルＭＯ８トランジスタ
ロ５が使用されており、列デコーダバッファ２はカラム
アドレスＯＡによって選択すべき列セレクタトランジス
タ６５のゲートにロウレベルを与える。したがって、列
線Ｂ又は百が３Ｖ程度まで低下すると、列線Ｂ又は百は
データ線り又は百から切り離され、列線の放電時定数が
小さくなる。一方、データ書き込み動作では、列セレク
タとしてＮチャンネルＭＯ３トランジスタフ０が使用さ
れ、かつ反転回路８０は書込みイネーブル信号ＷＥによ
って活性化され、デコードされたカラムアドレスＤＣＡ
の反転信号を選択すべきトランジスタ７０のゲートに印
加する。このとき、すべてのトランジスタ６５のゲート
はハイレベルとなっている。データ読み出しでは、すべ
てのトランジスタ７０のゲートがロウレベルとなるよう
に、反転回路８０は制御される。
線対り、Ｄとをデータ読み出し期間の途中で切り離すた
めの工夫が施しである。すなわち、列セレクタとしてデ
ータ読み出し動作ではＰチャンネルＭＯ８トランジスタ
ロ５が使用されており、列デコーダバッファ２はカラム
アドレスＯＡによって選択すべき列セレクタトランジス
タ６５のゲートにロウレベルを与える。したがって、列
線Ｂ又は百が３Ｖ程度まで低下すると、列線Ｂ又は百は
データ線り又は百から切り離され、列線の放電時定数が
小さくなる。一方、データ書き込み動作では、列セレク
タとしてＮチャンネルＭＯ３トランジスタフ０が使用さ
れ、かつ反転回路８０は書込みイネーブル信号ＷＥによ
って活性化され、デコードされたカラムアドレスＤＣＡ
の反転信号を選択すべきトランジスタ７０のゲートに印
加する。このとき、すべてのトランジスタ６５のゲート
はハイレベルとなっている。データ読み出しでは、すべ
てのトランジスタ７０のゲートがロウレベルとなるよう
に、反転回路８０は制御される。
第５図に本発明の第３実施例を示す。第６図はその動作
タイミング図である。本実施例におけるトランジスタ３
は負荷として使用され、読み出しイネーブル信号ＲＥに
より読み出し動作中は常時導通している。また、行線Ｗ
はデコーダバッファとしてのインバータ１−４で駆動さ
れる。本実施例では、プリチャージ期間に行線Ｗ０がハ
イレベルとなり、プリチャージ終了後は第１図と同一で
ある。
タイミング図である。本実施例におけるトランジスタ３
は負荷として使用され、読み出しイネーブル信号ＲＥに
より読み出し動作中は常時導通している。また、行線Ｗ
はデコーダバッファとしてのインバータ１−４で駆動さ
れる。本実施例では、プリチャージ期間に行線Ｗ０がハ
イレベルとなり、プリチャージ終了後は第１図と同一で
ある。
以上説明したように、本発明によれば、放電すべきセン
スアンプの入力端子をデータ線から自動的に分離してい
るので、記憶容量の増大による寄生容量が増大しても高
速の動作が可能となるという効果がある。
スアンプの入力端子をデータ線から自動的に分離してい
るので、記憶容量の増大による寄生容量が増大しても高
速の動作が可能となるという効果がある。
第１図および第２図はそれぞれ本発明の第一の実施例を
示す回路図およびその動作タイミング図、第３図および
第４図はそれぞれ本発明の第二の実施例を示す回路図お
よびその動作タイミング図、第５図および第６図はそれ
ぞれ本発明の第三の実施例を示す回路図およびその動作
タイミング図、第７図および第９図は従来例の回路図お
よびその動作タイミング図、第８図（ａ） 、 （ｂ）
はそれぞれメモリ記憶セルの回路図である。 代理人 弁理士 内 原 音 拵ｊ図 晃Ｚ図 第４０ 第Ｚ図
示す回路図およびその動作タイミング図、第３図および
第４図はそれぞれ本発明の第二の実施例を示す回路図お
よびその動作タイミング図、第５図および第６図はそれ
ぞれ本発明の第三の実施例を示す回路図およびその動作
タイミング図、第７図および第９図は従来例の回路図お
よびその動作タイミング図、第８図（ａ） 、 （ｂ）
はそれぞれメモリ記憶セルの回路図である。 代理人 弁理士 内 原 音 拵ｊ図 晃Ｚ図 第４０ 第Ｚ図
Claims (2)
- （１）複数のメモリセルと、一対のデータ線と、アドレ
スデータに応答して一つのメモリセルを選択し当該選択
したメモリセルの記憶データに応じて前記一対のデータ
線間に電位差を生じせしめる手段と、一対の端子を有し
これら端子間の電位差に応答して一方の端子を放電する
センスアンプと、このセンスアンプの前記一対の端子と
前記一対のデータ線との間に設けられ上記一対のデータ
線の電位差を上記一対の端子間に伝達すると共に上記セ
ンスアンプが一方の端子を放電し始めたことに応答して
当該端子を対応するデータ線から電気的に切り離す手段
とを備えることを特徴とする半導体メモリ回路。 - （２）一対のデータ線と、複数のメモリセルと、アドレ
スデータに応答して一つのメモリセルを前記一対のデー
タ線に接続する手段と、一対の端子を有するセンスアン
プと、前記一対のデータ線と前記センスアンプの前記一
対の端子との間にそれぞれ接続された第１および第２の
ＭＯＳトランジスタと、これらＭＯＳトランジスタのゲ
ートを対応するデータ線又は基準電位点に接続する手段
とを備えることを特徴とする半導体メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1138664A JP2605867B2 (ja) | 1988-06-01 | 1989-05-30 | 半導体メモリ回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13586288 | 1988-06-01 | ||
| JP63-135862 | 1988-06-01 | ||
| JP1138664A JP2605867B2 (ja) | 1988-06-01 | 1989-05-30 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0278096A true JPH0278096A (ja) | 1990-03-19 |
| JP2605867B2 JP2605867B2 (ja) | 1997-04-30 |
Family
ID=26469602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1138664A Expired - Fee Related JP2605867B2 (ja) | 1988-06-01 | 1989-05-30 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605867B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008044300A1 (ja) * | 2006-10-12 | 2010-02-04 | 株式会社ルネサステクノロジ | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148442A (en) * | 1978-05-15 | 1979-11-20 | Nec Corp | Memory unit |
| JPS6236796A (ja) * | 1985-08-10 | 1987-02-17 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
-
1989
- 1989-05-30 JP JP1138664A patent/JP2605867B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148442A (en) * | 1978-05-15 | 1979-11-20 | Nec Corp | Memory unit |
| JPS6236796A (ja) * | 1985-08-10 | 1987-02-17 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008044300A1 (ja) * | 2006-10-12 | 2010-02-04 | 株式会社ルネサステクノロジ | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2605867B2 (ja) | 1997-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080213 Year of fee payment: 11 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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