JPS6236796A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高速で動作マージンの大きい読み出し動作を
可能にした半導体メモリに関する。

〔従来技術〕

ＦＥＴ　（電界効果トランジスタ）を用いた半導体メモ
リは、Ｓｉ（シリコン）のＭＯＳＦＥＴが主流であるが
、高速デバイスとしてＧａＡｓ　（ガリ砒素）のＭＥ　
Ｓ　Ｆ　ＥＴを用いたメモリがあり、またＳｔにおいて
も新しいゲート金属材料の採用により、ＭＥＳＦＥＴ系
の高速デバイスが開発されている。

これらのＭＥＳＦＥＴメモリは、ＭＯＳで用いられてい
る回路と同様な回路で構成されており、その代表的な回
路例を第３図に示す。

この第３図はアクセス時間に占める割合の大きいメモリ
セル信号の読み出し動作を行う回路部分を示したもので
あり、ｍ行ｎ列に配置したメモリセルＭのメモリセルア
レイ１と、コラムアンプ（ｊ列をトランジスタＱｃ、、
〜Ｑ　（３ｊで示す。）を用いたマルチプレクサ２と、
作動増幅回路（トラ　、ンジスタＱ□〜Ｑ３．で構成さ
れる。）を用いたセンスアンプ３とで構成されている。

ＷＬｊはｊ行のワード線、ｓＬｊ、ＢＬｊはｊ列の対の
ビット線、ＤＬ、ＤＬは対のデータ線、Ｑ□１、Ｑｌ１
２、はｊ列のビット線プルアップ用のトランジスタ、Ｑ
Ｉ、いＱＤ２はデータ線ブルア・７ブ用のトランジスタ
、ＱｗｔＪ、、Ｑ、□、はｊ列の書込みトランジスタ、
Ｃｊはｊ列のコラム選択信号、ＣＷｊはｊ列の書込み選
択信号、ＶＤＤは高電位電源電圧、ＶＳ２は低電位電源
電圧である。

読み出し動作は、ｊ行ｊ列については、ワード線ＷＬｊ
を選択して、メモリセル信号を各列のビット線に読み出
し、ｊ列のコラム選択信号Ｃｊを“旧ｇｈ”にして、そ
のｊ列のコラムに対応するビット線ＢＬｊ、ＢＬｊの信
号をデータ線ＤＬ、ＤＬに取り出し、そのデータ線ＤＬ
、ＤＬの信号をセンスアンプ３で増幅することにより、
行われる。

ところで、ＭＥＳＦＥＴは、ゲートが絶縁層で分離され
ていないので、ゲート電流が流れ、ゲートとソース、ゲ
ートとドレインの間は、ゲートに梳れ込む方向を順方向
とするダイオード特性を示す。このため、ビット線ＢＬ
ｊが“ｔｌｉｇｈ”、ＢＬｊが’Ｌｏ−”、データ線Ｄ
Ｌが“旧ｇｈ″、ＤＬが“Ｌｏ−″の場合を考えると、
順方向にバイアスされるトランジスタＱ　ｃ　ｒ　ｊの
ゲート・ドレイン間に電流ｉｃｏが流れる。

この電流ｉｅｎはデータ線ＤＬに読み出された“Ｌｏ−
”レベルの信号電圧を上昇させて、データ線ＤＬの信号
振幅を減少させる働きをする。コラムアンプが活性化さ
れている場合は、ソース側に流れる電流ｉｃｓが大部分
を占め、電流ｉｃＤの値は小さい。しかし、コラムアン
プが非活性の場合は、電流ｉｃｓがＯになって、電流ｉ
ＧＤが増加し、無視できない値となる。ｎ行のコラム構
成では、（ｎ−１）個のコラムアンプが非活性であり、
非選択コラムのビット線ＢＬ側のすべてが“旧ｇｈ″の
とき、データ′ＩａＤＬ側に流れ込む電流値が最大で１
ＧＤｘ（ｎ−１）となる。

また、プロセスのばらつきによりビット線の信号レベル
が変動すると、トランジスタＱｃ＋ｊ％　Ｑｃｚｊのゲ
ート・ドレイン間電圧が変わり、その結果、電流ｉａＤ
の大きさも変動することになる。

以上説明したように、従来では、非選択のビット線の信
号レベルの変動により、データ線の実効的な信号量が減
少し、読み出し動作マージンを著しく低下させていた。

上記ゲート電流がデータ線に流れ込むのを防止するため
には、コラムアンプ（ｊ列の例）に第４図に示すように
トランジスタＱｃ４Ｊ、ＱｃＳｊを追加した回路を用い
、当該コラム非選択時にトランジスタＱｃａｊ−，Ｑｃ
ｓｊを非導通にする方法が考えられる。しかしながら、
この方法は、大きな負荷容量のデータ線を駆動する必要
のあるコラムアンプの駆動力を低下させるので、高速な
読み出し動作には適さない。

〔発明の目的〕

本発明は以上のような点に鑑みてなされたもので、その
目的は、動作マージンが大きく、且つ高速な読み出し動
作を可能にした半導体メモリを提供することである。

〔発明の概略〕

本発明は、レベルシフト回路を用いることにより、デー
タ線の信号レベルをセンスアンプの入力信号レベルと独
立に変えることができるようにした点に特徴がある。従
来の技術とは、データ線の信号レベルをセンスアンプの
入力信号レベルヨリも高く設定できるようにして、デー
タ線の信号量を低下させていたゲート電流ｉ、Ｄが流れ
ないようにできる点が異なる。

（実施例） 以下、本発明の実施例について説明する。第１図はその
一実施例を示すものであり、前記した第３図におけるも
のと同一のものには同一の符号を附した。本実施例では
、マルチプレクサ２とセンス７ンプ３との間に、１対の
レベルシフト回路４１％４□を介在させている。一方の
レベルシフト回路４、は、ショットキダイオードＤ　Ｉ
　Ｉ〜Ｄ□と抵抗として機能するトランジスタＱｖ１と
の直列回路で構成され、他方のレベルシフト回路４□も
、ショットキダイオードＤ□〜Ｄ２にと抵抗として機能
するトランジスタＱｖｔとρ直列回路で構成されている
。

メモリセル信号の読み出し動作は、ｊ行ｊ列については
、ｊ行のワード線ＷＬｊの電位を立上げることにより、
そのｊ行のメモリセルの信号が各列の対のビット線ＢＬ
ｊ、ＢＬｊに読み出され、コラム選択信号Ｃｊによって
ｊ列のコラムアンプが活性化され、ｊ列の対のビット線
ＢＬｊ、ＢＬｊの信号が対のデータｖＡＤＬ、ＤＬに読
み出され、レベルシフト回路４２．４□によりそのデー
タ線ＤＬ、ＤＬの信号レベルが変換され、その変換され
た信号がセンスアンプ３で増幅されることにより、行わ
れる。

センスアンプ３の入力信号レベルは、トランジスタＱｓ
１％　Ｃ１５ｚのゲート・ソース間にショットキ電位障
壁以上の電圧を印加することができないので、低い入力
信号となる。従来のレベルシフト回路を用いない構成で
は、データ線の信号レベルをセンスアンプの入力信号レ
ベルに一致させる必要があるので、データ線の信号レベ
ルを高くすることができないが、本実施例の構成では、
レベルシフト回路において直列接続したダイオードの個
数を変えることにより、センスアンプ３の入力信号レベ
ルに拘わらず、データ線の信号レベルを任意に設定する
ことが可能となる。データ線の信号レベルをピント線の
信号レベルよりも高電位になるように設定すると、コラ
ムアンプのトランジスタＱｃ０、ＱＣｚＪのドレイン・
ゲート間のショットキ電位障壁が常に逆バイアス状態と
なり、ビット線からデータ線には電流が流れ込まなくな
る。

従って、このように構成することにより、前記した第４
図に示したようなトランジスタＱＣ４，、Ｑｃ５．を追
加したコラムアンプを用いなくても、高い動作マージン
を確保することが可能となり、高速な読み出し動作も可
能となる。

本発明のもう１つの大きな利点は、高速な読み出し動作
が可能なビット線、データ線の小振幅動作に有利となる
ことである。ビット線プルアンプトランジスタ（ｊ列は
Ｑｍ＋ｉ　％　Ｑａｚｊ）とデータ線プルアップトラン
ジスタＱＤ１％　Ｑ１１２のチャンネル幅を大きくする
ことにより、信号振幅を小さくできるが、このとき信号
レベルも高く設定されることになる。

従来の構成では、データ線プルアップトランジスタのチ
ャンネル幅でセンスアンプの入力レベルを設定する必要
があり、センスアンプの入力レベルが低いために、デー
タ線を十分小振幅させることができなかった。また、ビ
ット線からデータ線に流れ込む電流により実効的な信号
振幅が低下するため、小振幅動作による高速化はそれほ
ど有効でな（、大振幅動作により低速ではあるが動作マ
ージンの大きい読み出し系回路を構成していた。

ところが、本実施例によれば、データ線とビット線の信
号レベルをそれぞれ最適なレベルに設定することができ
、更にビット線からデータ線に流れ込む電流を防止して
十分な動作マージンを確保しているため、ビット線、デ
ータ線を小振幅動作させることによる高速な読み出し動
作が可能となる。

なお、レベルシフト回路は、第２図に示すように、トラ
ンジスタＱ５２と抵抗Ｒを用いたソースホロワ形式の回
路を用いても構成することができるが、第１図に示した
回路の方がショットキダイオードを用いているので、動
作遅延が小さい。

レベルシフト回路４１．４□のショットキダイオードは
、ＭＥＳＦＥＴを用いて構成することも可能であり、こ
の場合ＭＥ　Ｓ　Ｆ　ＥＴのゲートがダイオードのアノ
ードに対応し、ソースとドレインを共通に接続した端子
がカソードに対応する。

レベルシフト回路４９．４□のトランジスタＱＶＩ、Ｑ
ｖｔは、ポリシリコン、拡散層等により構成した抵抗素
子と置換することもできる。

〔発明の効果〕

以上説明したように、本発明は、レベルシフト回路をマ
ルチプレクサとセンスアンプとの間に介在させているの
で、そのレベルシフト回路によりデータ線の信号レベル
を高電位に設定することができ、非選択のビット線から
データ線に電流が流れることを防止し、動作マージンの
大きな読み出し動作が可能どなる。

また、そのレベルシフト回路には、ショットキダイオー
ドを用いてこれを構成すれば、レベルシフト動作による
遅延は小さく、ショソトキダイオ−ドの個数により最適
なデータ線信号レベルとセンスアンプ入力レベルを設定
することかできるので、高速な読み出し動作が可能とな
る。

更に、従来のＭＥＳＦＥＴメモリは、動作マージンを確
保するために読み出し系回路を大振幅動作させる必要が
あったが、本発明では小振幅動作が可能であり、高速、
高動作マージンのＭＥＳＦＥＴメモリを実現することが
可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例のＭＥＳＦＥＴメモリの回路
構成図、第２図はソースホロワ形式のレベルシフト回路
の回路構成図、第３図は従来のＭＥＳＦＥＴメモリの回
路構成図、第４図はコラムアンプの回路図である。 １・・・メモリセルアレイ、２・・・マルチプレクサ、
３・・・センスアンプ、４＋　、４ｚ・・・レベルシフ
ト回路、ＷＬｊ・・・ワード線、ＢＬｊ、ＢＬｊ・・・
ビット線、ＤＬ、ＤＬ・・・データ線、Ｑ□＝　、Ｑｓ
ｚｉ　、Ｑｃ＋Ｊ〜Ｑ（３ｊ　％　Ｑｗ＋ｊ　、Ｑｗｔ
ｊ　、Ｑｓ＋〜Ｑ　３３　・・・エンハンスメント型Ｍ
　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ、　ＱｏいＱＤ！、Ｑ、４、Ｑｓ
ｓ％　ｑｖｌ、　ＱＶＺ・・・デプレッション型ＭＥＳ
ＦＥＴ、Ｃｊ・・・ｊ列のコラム選択信号。

Claims (2)

【特許請求の範囲】
1. （１）、行列にメモリセルを配置したメモリセルアレイ
   と、各列のビット線に読み出したメモリセル信号をデー
   タ線に出力するマルチプレクサと、該データ線の信号を
   増幅するセンスアンプとを有する半導体メモリにおいて
   、 上記マルチプレクサと上記センスアンプとの間にレベル
   シフト回路を設けたことを特徴とする半導体メモリ。
2. （２）、上記レベルシフト回路が、１個或いは複数個の
   ダイオードと抵抗とを直列接続して構成されることを特
   徴とする特許請求の範囲第１項記載の半導体メモリ。