JPH0817036B2 - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPH0817036B2 JPH0817036B2 JP63252683A JP25268388A JPH0817036B2 JP H0817036 B2 JPH0817036 B2 JP H0817036B2 JP 63252683 A JP63252683 A JP 63252683A JP 25268388 A JP25268388 A JP 25268388A JP H0817036 B2 JPH0817036 B2 JP H0817036B2
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- Japan
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体メモリ回路に関し、特に、その情報
読み出し部の動作を高速化させた半導体メモリ回路に関
する。
読み出し部の動作を高速化させた半導体メモリ回路に関
する。
［従来の技術］ 従来のこの種半導体メモリ回路の例を第５図に示す。
同図においてメモリセル１は、抵抗R1、R2、MOSトランジ
スタQ10、Q11からなるフリップフロップとフリップフロ
ップの状態を読み出すためのゲート用MOSトランジスタQ
12、Q13とによって構成され、そして複数個のメモリセル
は行列状に配置されている。そのうち、ワードデコーダ
２によって指定された列のメモリセルの情報がデジット
線対D1、D2に読み出される。そして、デジット線対D1、D2
にはマルチプレクサ動作（選択デジット線の情報のみを
データバスDB1、DB2に伝える）を行うMOSトランジスタQ
2、Q3、Q6及びQ7が配置されており、これらのトランジス
タを介してデータバスの差信号がバイポーラ・トランジ
スタT1、T2から成るセンスアンプ３に送られる。このト
ランジスタT1、T2のコレクタは、他の多数個あるすべて
のセンスアンプ３のトランジスタのコレクタとともにリ
ードバスSB1、SB2に接続されているが、MOSトランジス
タQ1により選択された注目センスアンプ３のコレクタ電
流差の情報のみが、電流・電圧変換回路４に送られる。
電流・電圧変換回路４は、バイポーラ・トランジスタ
T3、T4、抵抗R3、R4、定電流源I1、I2により構成され、セ
ンスアンプからの信号は、ここで適正な電位情報に変換
され、出力バッファ回路５の入力端子S1、S2へ入力され
る。
同図においてメモリセル１は、抵抗R1、R2、MOSトランジ
スタQ10、Q11からなるフリップフロップとフリップフロ
ップの状態を読み出すためのゲート用MOSトランジスタQ
12、Q13とによって構成され、そして複数個のメモリセル
は行列状に配置されている。そのうち、ワードデコーダ
２によって指定された列のメモリセルの情報がデジット
線対D1、D2に読み出される。そして、デジット線対D1、D2
にはマルチプレクサ動作（選択デジット線の情報のみを
データバスDB1、DB2に伝える）を行うMOSトランジスタQ
2、Q3、Q6及びQ7が配置されており、これらのトランジス
タを介してデータバスの差信号がバイポーラ・トランジ
スタT1、T2から成るセンスアンプ３に送られる。このト
ランジスタT1、T2のコレクタは、他の多数個あるすべて
のセンスアンプ３のトランジスタのコレクタとともにリ
ードバスSB1、SB2に接続されているが、MOSトランジス
タQ1により選択された注目センスアンプ３のコレクタ電
流差の情報のみが、電流・電圧変換回路４に送られる。
電流・電圧変換回路４は、バイポーラ・トランジスタ
T3、T4、抵抗R3、R4、定電流源I1、I2により構成され、セ
ンスアンプからの信号は、ここで適正な電位情報に変換
され、出力バッファ回路５の入力端子S1、S2へ入力され
る。
［発明が解決しようとする問題点］ 上述した従来の半導体メモリ回路においては、デジッ
ト線対毎に、または複数本のデジット線対をまとめたデ
ータバス毎にバイポーラ・トランジスタよりなる差動増
幅器（センスアンプ）が設けてあり、該バイポーラ・ト
ランジスタの全てのコレクタが接続されているリードバ
ス対を通して電流・電圧変換用バイポーラ・トランジス
タに差電流信号が送られているので、リードバスの配線
はそこに接続されている多数のバイポーラ・トランジス
タのため大きな容量をもつこととなり、そのため信号伝
達速度が落ちるという欠点がある。
ト線対毎に、または複数本のデジット線対をまとめたデ
ータバス毎にバイポーラ・トランジスタよりなる差動増
幅器（センスアンプ）が設けてあり、該バイポーラ・ト
ランジスタの全てのコレクタが接続されているリードバ
ス対を通して電流・電圧変換用バイポーラ・トランジス
タに差電流信号が送られているので、リードバスの配線
はそこに接続されている多数のバイポーラ・トランジス
タのため大きな容量をもつこととなり、そのため信号伝
達速度が落ちるという欠点がある。
メモリ集積度の向上に伴い、デジット線対の数も増加
しつつあるため、この伝達速度の遅れは、近年顕著にな
ってきている。
しつつあるため、この伝達速度の遅れは、近年顕著にな
ってきている。
［問題を解決するための手段］ 本発明による半導体メモリ回路は、選択されたメモリ
セルのストアデータに応じて一対のリードバス線に流れ
る電流に基づいて前記ストアデータに対応する電圧を発
生する電流・電圧変換回路を備えた半導体メモリ回路に
おいて、前記一対のリードバス線は第１対のリードバス
線および第２対のリードバス線に分割され、前記電流・
電圧変換回路は、それぞれが第１のエミッタと第２のエ
ミッタを有する第１および第２のバイポーラトランジス
タ、これら第１および第２のバイポーラトランジスタの
コレクタにそれぞれ接続された第１および第２の負荷抵
抗、前記第１および第２のバイポーラトランジスタのベ
ースに共通のバイアスを与える手段、前記第１のバイポ
ーラトランジスタの第１および第２のエミッタと電位点
との間にソース・ドレイン路がそれぞれ接続された第１
および第２のMOSFET、ならびに前記第２のバイポーラト
ランジスの第１および第２のエミッタと前記電位点との
間にソース・ドレイン路がそれぞれ接続された第３およ
び第４のMOSFETを有し、前記第１対のリードバス線は前
記第１および第２のバイポーラトランジスタの第１のエ
ミッタにそれぞれ接続され、前記第２対のリードバス線
は前記第１および第２のバイポーラトランジスタの第２
のエミッタにそれぞれ接続されており、前記第１対のリ
ードバスにつながるセンスアンプが活性化されたときは
前記第１および第３のMOSFETが導通状態となる一方前記
第２および第４のMOSFETは遮断状態となり、前記第２の
リードバス線につながるセンスアンプが活性化されたと
きは前記第２および第４のMOSFETが導通状態となる一方
前記第１および第３のMOSFETは遮断状態となる。
セルのストアデータに応じて一対のリードバス線に流れ
る電流に基づいて前記ストアデータに対応する電圧を発
生する電流・電圧変換回路を備えた半導体メモリ回路に
おいて、前記一対のリードバス線は第１対のリードバス
線および第２対のリードバス線に分割され、前記電流・
電圧変換回路は、それぞれが第１のエミッタと第２のエ
ミッタを有する第１および第２のバイポーラトランジス
タ、これら第１および第２のバイポーラトランジスタの
コレクタにそれぞれ接続された第１および第２の負荷抵
抗、前記第１および第２のバイポーラトランジスタのベ
ースに共通のバイアスを与える手段、前記第１のバイポ
ーラトランジスタの第１および第２のエミッタと電位点
との間にソース・ドレイン路がそれぞれ接続された第１
および第２のMOSFET、ならびに前記第２のバイポーラト
ランジスの第１および第２のエミッタと前記電位点との
間にソース・ドレイン路がそれぞれ接続された第３およ
び第４のMOSFETを有し、前記第１対のリードバス線は前
記第１および第２のバイポーラトランジスタの第１のエ
ミッタにそれぞれ接続され、前記第２対のリードバス線
は前記第１および第２のバイポーラトランジスタの第２
のエミッタにそれぞれ接続されており、前記第１対のリ
ードバスにつながるセンスアンプが活性化されたときは
前記第１および第３のMOSFETが導通状態となる一方前記
第２および第４のMOSFETは遮断状態となり、前記第２の
リードバス線につながるセンスアンプが活性化されたと
きは前記第２および第４のMOSFETが導通状態となる一方
前記第１および第３のMOSFETは遮断状態となる。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の前提となった先行技術を示す回路
図である。同図において示されるように、メモリセル１
はNMOSトランジスタQ10、Q11と抵抗R1、R2とで構成される
フリップフロップ型のメモリ情報保持部と、メモリセル
からデジット線D1、D2に接続されたメモリ情報伝達用NMO
SトランジスタQ12、Q13により構成されている。NMOSトラ
ンジスタQ12、Q13のゲートは、ワード線Ｗに接続され、
ワードデコーダ２によりワード選択される。幾つかのデ
ジット線D1、D2は、まとめられてデータバスDB1、DB2に
共通に接続されている。そして、デジット線D1、D2は、
このデジット線対の電位を設定するため負荷PMOSトラン
ジスタQ8、Q9に接続されるとともにPMOSトランジスタQ6、
Q7のソースに接続されているので、このQ6、Q7のゲート
電位Y1の信号により、幾つかのデータバスDB1、DB2に繋
がるメモリセルのうち１つのメモリセルがデジット選択
される。選択されたセルの情報は、NMOSトランジスタ
Q2、Q3をゲート電位Y2によりオンさせることにより、NMO
SトランジスタQ2、Q3とPMOSトランジスタQ6、Q7、負荷PMO
SトランジスタQ8、Q9の抵抗比とメモリセル１のNMOSトラ
ンジスタQ10、Q11に流れる電流とにより決まる電位とし
て、センスアンプ３のバイポーラ・トランジスタT1、T2
のベースに入る。センスアンプ入力電位差は、100〜200
mV程度である。
図である。同図において示されるように、メモリセル１
はNMOSトランジスタQ10、Q11と抵抗R1、R2とで構成される
フリップフロップ型のメモリ情報保持部と、メモリセル
からデジット線D1、D2に接続されたメモリ情報伝達用NMO
SトランジスタQ12、Q13により構成されている。NMOSトラ
ンジスタQ12、Q13のゲートは、ワード線Ｗに接続され、
ワードデコーダ２によりワード選択される。幾つかのデ
ジット線D1、D2は、まとめられてデータバスDB1、DB2に
共通に接続されている。そして、デジット線D1、D2は、
このデジット線対の電位を設定するため負荷PMOSトラン
ジスタQ8、Q9に接続されるとともにPMOSトランジスタQ6、
Q7のソースに接続されているので、このQ6、Q7のゲート
電位Y1の信号により、幾つかのデータバスDB1、DB2に繋
がるメモリセルのうち１つのメモリセルがデジット選択
される。選択されたセルの情報は、NMOSトランジスタ
Q2、Q3をゲート電位Y2によりオンさせることにより、NMO
SトランジスタQ2、Q3とPMOSトランジスタQ6、Q7、負荷PMO
SトランジスタQ8、Q9の抵抗比とメモリセル１のNMOSトラ
ンジスタQ10、Q11に流れる電流とにより決まる電位とし
て、センスアンプ３のバイポーラ・トランジスタT1、T2
のベースに入る。センスアンプ入力電位差は、100〜200
mV程度である。
該バイポーラ・トランジスタにより構成されるセンス
アンプ３は、複数個の群（この例では２つ）に分割され
ており、それぞれの群内のコレクタはリードバスSB1、S
B2あるいはSB1′、SB2′の配線対に接続され電流・電圧
変換回路４のバイポーラ・トランジスタT3、T4あるいはT
7、T8のエミッタ端子にそれぞれ接続されている。トラン
ジスタT3、T7及びT4、T8は、コレクタ、ベースをそれぞれ
共通にしたマルチエミッタ型トランジスタである。この
トランジスタのベースは、定電流I0による抵抗R0の電圧
降下により約−500mVに保たれている。一方、二つのコ
レクタは、それぞれ抵抗R3、R4に接続され、この抵抗に
よる電圧降下が電流・電圧変換回路の出力電圧として出
力バッファ５の入力端子S1、S2に伝達される。この入力
端子S1、S2の電位を決めるのは、マルチエミッタ型トラ
ンジスタT3、T4、T7、T8のいずれかのエミッタ端子から引
かれる約1mAのNMOSトランジスタQ1による定電流値及び
オフセット用の約0.5mAの定電流I3＋I5、I4＋I6であ
り、入力端子S1、S2での振幅は約400mVとなる。
アンプ３は、複数個の群（この例では２つ）に分割され
ており、それぞれの群内のコレクタはリードバスSB1、S
B2あるいはSB1′、SB2′の配線対に接続され電流・電圧
変換回路４のバイポーラ・トランジスタT3、T4あるいはT
7、T8のエミッタ端子にそれぞれ接続されている。トラン
ジスタT3、T7及びT4、T8は、コレクタ、ベースをそれぞれ
共通にしたマルチエミッタ型トランジスタである。この
トランジスタのベースは、定電流I0による抵抗R0の電圧
降下により約−500mVに保たれている。一方、二つのコ
レクタは、それぞれ抵抗R3、R4に接続され、この抵抗に
よる電圧降下が電流・電圧変換回路の出力電圧として出
力バッファ５の入力端子S1、S2に伝達される。この入力
端子S1、S2の電位を決めるのは、マルチエミッタ型トラ
ンジスタT3、T4、T7、T8のいずれかのエミッタ端子から引
かれる約1mAのNMOSトランジスタQ1による定電流値及び
オフセット用の約0.5mAの定電流I3＋I5、I4＋I6であ
り、入力端子S1、S2での振幅は約400mVとなる。
即ち、NMOSトランジスタQ1をゲート電位Y1を上昇させ
ることにより定電流源として導通させると、特定のセン
スアンプ３が選択され、バイポーラ・トランジスタT1、T
2のベース電位差の信号は、コレクタ電流差の信号とし
てリードバスSB1、SB2を通して電流・電圧変換回路４の
マルチエミッタトランジスタの片側のトランジスタT3、T
4のエミッタ端子に導かれ、抵抗R3、R4の電圧降下差とし
て検出されるのである。次いでこの差信号は、次の出力
バッファ回路５に入力され、その出力端子DOUTから出力
される。
ることにより定電流源として導通させると、特定のセン
スアンプ３が選択され、バイポーラ・トランジスタT1、T
2のベース電位差の信号は、コレクタ電流差の信号とし
てリードバスSB1、SB2を通して電流・電圧変換回路４の
マルチエミッタトランジスタの片側のトランジスタT3、T
4のエミッタ端子に導かれ、抵抗R3、R4の電圧降下差とし
て検出されるのである。次いでこの差信号は、次の出力
バッファ回路５に入力され、その出力端子DOUTから出力
される。
一方、選択されたセンスアンプと同一の群に属する非
選択状態のセンスアンプ３は、定電流源のNMOSトランジ
スタがオフしているため、信号は出力されず、リードバ
スSB1、SB2に接続されているバイポーラ・トランジスタ
のコレクタ容量は負荷として作用する。しかし、半数の
センスアンプ３′を含む群では、すべてのセンスアンプ
が非選択なのでリードバスSB1′、SB2′による信号伝達
はなく、非選択のセンスアンプ３′のバイポーラ・トラ
ンジスタ群による負荷容量が情報読み出し動作を遅らせ
ることはなくなる。従って、本発明によれば、センスア
ンプのパワーを増加させることなく動作速度を高速化す
ることができる。
選択状態のセンスアンプ３は、定電流源のNMOSトランジ
スタがオフしているため、信号は出力されず、リードバ
スSB1、SB2に接続されているバイポーラ・トランジスタ
のコレクタ容量は負荷として作用する。しかし、半数の
センスアンプ３′を含む群では、すべてのセンスアンプ
が非選択なのでリードバスSB1′、SB2′による信号伝達
はなく、非選択のセンスアンプ３′のバイポーラ・トラ
ンジスタ群による負荷容量が情報読み出し動作を遅らせ
ることはなくなる。従って、本発明によれば、センスア
ンプのパワーを増加させることなく動作速度を高速化す
ることができる。
たとえばセンスアンプ数を256個とした時、バイポー
ラ・トランジスタのコレクタ容量は合計で15〜20pFとな
り、配線容量の数pFよりはるかに大きくなる。第２図に
センスアンプ群の分割数と伝搬遅延時間tpdとの関係を
示す。分割なしの点P1から分割数を増加させるごとにt
pdは減少し、最適分割点P2に至る。この場合は、４分割
が最適である。しかし、それ以上では、リードバス配線
本数の増加、マルチエミッタトランジスタの大面積化の
ため、tpdは増加する。最適点P2で設計した時、従来の
点P1に比べtpdを１〜2ns減少させることができる。
ラ・トランジスタのコレクタ容量は合計で15〜20pFとな
り、配線容量の数pFよりはるかに大きくなる。第２図に
センスアンプ群の分割数と伝搬遅延時間tpdとの関係を
示す。分割なしの点P1から分割数を増加させるごとにt
pdは減少し、最適分割点P2に至る。この場合は、４分割
が最適である。しかし、それ以上では、リードバス配線
本数の増加、マルチエミッタトランジスタの大面積化の
ため、tpdは増加する。最適点P2で設計した時、従来の
点P1に比べtpdを１〜2ns減少させることができる。
次に、電流・電圧変換回路に用いられるマルチエミッ
タ型バイポーラ・トランジスタの一例を第３図に示す。
エミッタ領域が、第１エミッタ領域33、第２エミッタ領
域34と２個所形成されている例で、両エミッタ領域の中
央にベース35、側部にコレクタ32が配置されている。こ
の構造では第１、第２エミッタのそれぞれのトランジス
タが対称な形で働き、かつ、素子面積が小さくなるた
め、寄生容量が小さくなり、動作速度のより高速化が望
める。
タ型バイポーラ・トランジスタの一例を第３図に示す。
エミッタ領域が、第１エミッタ領域33、第２エミッタ領
域34と２個所形成されている例で、両エミッタ領域の中
央にベース35、側部にコレクタ32が配置されている。こ
の構造では第１、第２エミッタのそれぞれのトランジス
タが対称な形で働き、かつ、素子面積が小さくなるた
め、寄生容量が小さくなり、動作速度のより高速化が望
める。
次に、第４図を参照して本発明の一実施例について説
明する。
明する。
これは、第１図で示した先行技術の電流・電圧変換回
路４部分をさらに改善したものである。この実施例で
は、マルチエミッタ型バイポーラ・トランジスタT43、T
47及びT44、T48のエミッタに定電流源としてNMOSトラン
ジスタQ43、Q47及びQ44、Q48が接続されている。リードバ
スSB1、SB2に接続されているセンスアンプ群が選択され
た時、NMOSトランジスタQ43、Q44のゲート電位であるY41
を上昇させ定電流源としてオンさせる。この時NMOSトラ
ンジスタQ47、Q48をゲート電位Y42を下げオフさせること
により、選択されたセンスアンプの群のエミッタに電流
が集中できるため、トランジスタT43、T44の動作速度を
回路全体のパワー増加なしに高速化することができる。
路４部分をさらに改善したものである。この実施例で
は、マルチエミッタ型バイポーラ・トランジスタT43、T
47及びT44、T48のエミッタに定電流源としてNMOSトラン
ジスタQ43、Q47及びQ44、Q48が接続されている。リードバ
スSB1、SB2に接続されているセンスアンプ群が選択され
た時、NMOSトランジスタQ43、Q44のゲート電位であるY41
を上昇させ定電流源としてオンさせる。この時NMOSトラ
ンジスタQ47、Q48をゲート電位Y42を下げオフさせること
により、選択されたセンスアンプの群のエミッタに電流
が集中できるため、トランジスタT43、T44の動作速度を
回路全体のパワー増加なしに高速化することができる。
［発明の効果］ 以上説明したように本発明は、各デジット線毎に、ま
たは、数本のデジット線をまとめたデータバス毎に設け
られた、バイポーラ・トランジスタを用いた差動回路
（センスアンプ）を複数個の群に分割し、各群毎に設け
られた、当該群内のトランジスタのコレクタが接続され
たリードバス対を電流・電圧変換回路を構成するマルチ
エミッタ型バイポーラ・トランジスタ対の複数個あるエ
ミッタのいずれかに接続するものであるので、本発明に
よれば、選択されたセンスアンプの属する群の寄生容量
のみを実効あるものとすることができ、リードバスの主
要な寄生容量であるバイポーラ・トランジスタのコレタ
容量を1/（センスアンプ分割数）に減少させることがで
きる。このため、センスアンプや電流・電圧変換回路の
パワー増加あるいはゲート段数の増加なしに、半導体メ
モリ回路の読み出し動作を高速化することができる。さ
らに、選択されたセンスアンプの群のエミッタに電流を
集中できるため、回路全体のパワーを増加させることな
く動作の高速化を実現することができる。
たは、数本のデジット線をまとめたデータバス毎に設け
られた、バイポーラ・トランジスタを用いた差動回路
（センスアンプ）を複数個の群に分割し、各群毎に設け
られた、当該群内のトランジスタのコレクタが接続され
たリードバス対を電流・電圧変換回路を構成するマルチ
エミッタ型バイポーラ・トランジスタ対の複数個あるエ
ミッタのいずれかに接続するものであるので、本発明に
よれば、選択されたセンスアンプの属する群の寄生容量
のみを実効あるものとすることができ、リードバスの主
要な寄生容量であるバイポーラ・トランジスタのコレタ
容量を1/（センスアンプ分割数）に減少させることがで
きる。このため、センスアンプや電流・電圧変換回路の
パワー増加あるいはゲート段数の増加なしに、半導体メ
モリ回路の読み出し動作を高速化することができる。さ
らに、選択されたセンスアンプの群のエミッタに電流を
集中できるため、回路全体のパワーを増加させることな
く動作の高速化を実現することができる。
第１図は、本発明の前提となった先行技術を示す回路
図、第２図は、本発明の先行技術回路の動作説明図、第
３図は、本発明の先行技術に用いられるマルチエミッタ
型バイポーラ・トランジスタの平面図、第４図は、本発
明の一実施例を示す回路図、第５図は従来例の回路図で
ある。 １……メモリセル、２……ワードデコーダ、３、３′…
…センスアンプ、４……電流・電圧変換回路、５……出
力バッファ、Ｗ……ワード線、D1、D2……デジット線、D
B1、DB2……データバス、SB1、SB2、SB1′、SB2′……
リードバス。
図、第２図は、本発明の先行技術回路の動作説明図、第
３図は、本発明の先行技術に用いられるマルチエミッタ
型バイポーラ・トランジスタの平面図、第４図は、本発
明の一実施例を示す回路図、第５図は従来例の回路図で
ある。 １……メモリセル、２……ワードデコーダ、３、３′…
…センスアンプ、４……電流・電圧変換回路、５……出
力バッファ、Ｗ……ワード線、D1、D2……デジット線、D
B1、DB2……データバス、SB1、SB2、SB1′、SB2′……
リードバス。
Claims (1)
- 【請求項１】選択されたメモリセルのストアデータに応
じて一対のリードバス線に流れる電流に基づいて前記ス
トアデータに対応する電圧を発生する電流・電圧変換回
路を備えた半導体メモリ回路において、前記一対のリー
ドバス線は第１対のリードバス線および第２対のリード
バス線に分割され、前記電流・電圧変換回路は、それぞ
れが第１のエミッタと第２のエミッタを有する第１およ
び第２のバイポーラトランジスタ、これら第１および第
２のバイポーラトランジスタのコレクタにそれぞれ接続
された第１および第２の負荷抵抗、前記第１および第２
のバイポーラトンジスタのベースに共通のバイアスを与
える手段、前記第１のバイポーラトランジスタの第１お
よび第２のエミッタと電位点との間にソース・ドレイン
路がそれぞれ接続された第１および第２のMOSFET、なら
びに前記第２のバイポーラトランジスタの第１および第
２のエミッタと前記電位点との間にソース・ドレイン路
がそれぞれ接続された第３および第４のMOSFETを有し、
前記第１対のリードバス線は前記第１および第２のバイ
ポーラトランジスタの第１のエミッタにそれぞれ接続さ
れ、前記第２対のリードバス線は前記第１および第２の
バイポーラトランジスタの第２のエミッタにそれぞれ接
続されており、前記第１対のリードバスにつながるセン
スアンプが活性化されたときは前記第１および第３のMO
SFETが導通状態となる一方前記第２および第４のMOSFET
は遮断状態となり、前記第２のリードバス線につながる
センスアンプが活性化されたときは前記第２および第４
のMOSFETが導通状態となる一方前記第１および第３のMO
SFETは遮断状態となることを特徴とする半導体メモリ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63252683A JPH0817036B2 (ja) | 1988-10-06 | 1988-10-06 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63252683A JPH0817036B2 (ja) | 1988-10-06 | 1988-10-06 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02101697A JPH02101697A (ja) | 1990-04-13 |
| JPH0817036B2 true JPH0817036B2 (ja) | 1996-02-21 |
Family
ID=17240789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63252683A Expired - Lifetime JPH0817036B2 (ja) | 1988-10-06 | 1988-10-06 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817036B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4939693A (en) * | 1989-02-14 | 1990-07-03 | Texas Instruments Incorporated | BiCMOS static memory with improved performance stability |
| KR0167550B1 (ko) * | 1989-04-05 | 1999-02-01 | 미다 가쓰시게 | 반도체메모리 |
| JP2519593B2 (ja) * | 1990-10-24 | 1996-07-31 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH04258887A (ja) * | 1991-02-13 | 1992-09-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4836859B2 (ja) * | 2006-04-20 | 2011-12-14 | リオン株式会社 | 耳かけ形補聴器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136084A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0690876B2 (ja) * | 1986-01-31 | 1994-11-14 | 株式会社日立製作所 | 半導体メモリ |
-
1988
- 1988-10-06 JP JP63252683A patent/JPH0817036B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02101697A (ja) | 1990-04-13 |
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