JP2752197B2 - ディジタル・メモリ・システム - Google Patents
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はディジタル・メモリ・システムに関連し、詳
細には高速静的ランダム・アクセス・メモリ（RAM）シ
ステムに関する。
細には高速静的ランダム・アクセス・メモリ（RAM）シ
ステムに関する。
従来の技術及び問題点 例えば本発明の譲受人に譲渡された米国特許番号第4,
665,508号に説明されているような、高速静的RAMシステ
ムにおいて、高いビット線キャパシタンスと、比較的に
低いレベルのビット線充電電流の組合せは、低いビット
線のスイングを必要とする。従って、従来の静的RAM設
計は、十分に信号を拡大するために、比較的に複雑で消
費電力の多い回路を利用してきた。たとえそうでも、セ
ンス増幅器の利得は、メモリ動作の速度において、即ち
メモリ・セルからのデータの読出しにおいて、制限要因
であった。即ち、隣接する回路を適切に動作させるよ
う、十分な強度の信号を発生させるために、所定のレベ
ルの増幅に対して、最低のビット線スイング電圧が提供
されねばならない。
665,508号に説明されているような、高速静的RAMシステ
ムにおいて、高いビット線キャパシタンスと、比較的に
低いレベルのビット線充電電流の組合せは、低いビット
線のスイングを必要とする。従って、従来の静的RAM設
計は、十分に信号を拡大するために、比較的に複雑で消
費電力の多い回路を利用してきた。たとえそうでも、セ
ンス増幅器の利得は、メモリ動作の速度において、即ち
メモリ・セルからのデータの読出しにおいて、制限要因
であった。即ち、隣接する回路を適切に動作させるよ
う、十分な強度の信号を発生させるために、所定のレベ
ルの増幅に対して、最低のビット線スイング電圧が提供
されねばならない。
電圧スイングＶを発生させるのに、反応時間ｔが電圧
に比例する。即ち、 Ｖ＝It/C ここでＩはビット線充電電流で、Ｃはビット線キャパ
シタンスである。メモリ動作をより高速にするため、反
応時間を最低にすることが望ましい。静的RAM装置の密
度を増加させる工程において、回路の構成要素が占める
領域と同様、電力消散も最低にすることが望ましい。
に比例する。即ち、 Ｖ＝It/C ここでＩはビット線充電電流で、Ｃはビット線キャパ
シタンスである。メモリ動作をより高速にするため、反
応時間を最低にすることが望ましい。静的RAM装置の密
度を増加させる工程において、回路の構成要素が占める
領域と同様、電力消散も最低にすることが望ましい。
問題点を解決するための手段及び作用 本発明は、選択されたメモリ・セルの状態に対応する
増幅ビット線信号を提供するように接続された増幅器ト
ランジスタを含むようなディジタル・メモリ・システム
を提供する。このシステムは、ビット線に対して電流源
として機能し、また増幅器トランジスタに対して負荷装
置として機能するよう配置された、ビット線プルアップ
・トランジスタを含むことにより、前述した高速回路に
ある幾つかの制限を克服する。
増幅ビット線信号を提供するように接続された増幅器ト
ランジスタを含むようなディジタル・メモリ・システム
を提供する。このシステムは、ビット線に対して電流源
として機能し、また増幅器トランジスタに対して負荷装
置として機能するよう配置された、ビット線プルアップ
・トランジスタを含むことにより、前述した高速回路に
ある幾つかの制限を克服する。
一般的に、システムには一例のメモリ・セルと、メモ
リ・セルを選択するよう接続された複数のワード線があ
る。ビット線は列の各メモリ・セルに接続され、また第
一、第二、及び第三の端子を有するビット線プルアップ
・トランジスタは、第二の端子において電流源を形成す
るように配置される。増幅器トランジスタの第一と第二
のソース／ドレイン電極は、それぞれプルアップ・トラ
ンジスタの第二の端子とビット線に接続される。増幅器
トランジスタのゲート電極は、バイアス電圧を受けるよ
う接続される。選択されたメモリ・セルの状態に対応す
る増幅ビット線信号は、プルアップ・トランジスタと増
幅器トランジスタの間の出力ノードで得られる。
リ・セルを選択するよう接続された複数のワード線があ
る。ビット線は列の各メモリ・セルに接続され、また第
一、第二、及び第三の端子を有するビット線プルアップ
・トランジスタは、第二の端子において電流源を形成す
るように配置される。増幅器トランジスタの第一と第二
のソース／ドレイン電極は、それぞれプルアップ・トラ
ンジスタの第二の端子とビット線に接続される。増幅器
トランジスタのゲート電極は、バイアス電圧を受けるよ
う接続される。選択されたメモリ・セルの状態に対応す
る増幅ビット線信号は、プルアップ・トランジスタと増
幅器トランジスタの間の出力ノードで得られる。
メモリ・システムの好ましい実施例は、列の各メモリ
・セルに接続された第一と第二のビット線を含む。ビッ
ト線プルアップ・トランジスタと増幅器トランジスタ
は、前述したように各ビット線と関連している。第一の
プルアップ・トランジスタと増幅器トランジスタの間の
出力ノードは、選択されたメモリ・セルの状態に対応す
る増幅ビット線信号を提供し、一方、第二のプルアップ
・トランジスタと第二の増幅器トランジスタの間の第二
の出力ノードは、選択されたメモリ・セルの逆の状態に
対応する増幅ビット線信号を提供する。
・セルに接続された第一と第二のビット線を含む。ビッ
ト線プルアップ・トランジスタと増幅器トランジスタ
は、前述したように各ビット線と関連している。第一の
プルアップ・トランジスタと増幅器トランジスタの間の
出力ノードは、選択されたメモリ・セルの状態に対応す
る増幅ビット線信号を提供し、一方、第二のプルアップ
・トランジスタと第二の増幅器トランジスタの間の第二
の出力ノードは、選択されたメモリ・セルの逆の状態に
対応する増幅ビット線信号を提供する。
好ましい実施例では、第一の増幅器トランジスタのゲ
ート電極は、第二の増幅器トランジスタの第二のソース
／ドレイン電極に接続され、第二の増幅器トランジスタ
のゲート電極は、第一の増幅器トランジスタの第二のソ
ース／ドレインに接続される。これらのゲートが接続さ
れることにより、第一と第二のビット線の電圧レベルの
違いに比例して、ゲート・ソース間の電圧が提供され
る。第一と第二のプルアップ・トランジスタは電界効果
トランジスタであることが好ましく、またシステムが更
に、ビット線と基準電位の間に直列に接続されたダイオ
ードを含むことが好ましい。
ート電極は、第二の増幅器トランジスタの第二のソース
／ドレイン電極に接続され、第二の増幅器トランジスタ
のゲート電極は、第一の増幅器トランジスタの第二のソ
ース／ドレインに接続される。これらのゲートが接続さ
れることにより、第一と第二のビット線の電圧レベルの
違いに比例して、ゲート・ソース間の電圧が提供され
る。第一と第二のプルアップ・トランジスタは電界効果
トランジスタであることが好ましく、またシステムが更
に、ビット線と基準電位の間に直列に接続されたダイオ
ードを含むことが好ましい。
ここで説明される方法によると、高速静的ランダム・
アクセス・メモリ動作は、ビット線のキャパシタンス
を、関連するビット線プルアップ装置から分離すること
で性能が高められる。プルアップ装置は、より高速でよ
り単純な動作を提供するように、センス増幅器負荷とし
ても、ビット線電流源としても機能することが好まし
い。
アクセス・メモリ動作は、ビット線のキャパシタンス
を、関連するビット線プルアップ装置から分離すること
で性能が高められる。プルアップ装置は、より高速でよ
り単純な動作を提供するように、センス増幅器負荷とし
ても、ビット線電流源としても機能することが好まし
い。
本発明は図面と共に以下の詳細な説明から更に良く理
解されるであろう。図面では、同じ特性や構成要素を示
すのに、同じ参照番号を用いた。ここでは本発明の特定
の好ましい実施例が説明される。しかしながら、ここで
説明される特定の物質、構成要素の配列、及びメモリ寸
法は、単に説明としてあげられたもので、発明の範囲を
限定するものではない。
解されるであろう。図面では、同じ特性や構成要素を示
すのに、同じ参照番号を用いた。ここでは本発明の特定
の好ましい実施例が説明される。しかしながら、ここで
説明される特定の物質、構成要素の配列、及びメモリ寸
法は、単に説明としてあげられたもので、発明の範囲を
限定するものではない。
実施例 もしビット線電流が十分に大きな信号を発生するのに
利用され得るならば、より単純で、より低電力で、より
高速なシステムが可能となるであろう。しかしながら前
述したように、高密度メモリの速度の必要条件により、
ビット線から直接大きな振幅の信号を得ることは阻まれ
る。本発明によると、併合ビット線プルアップ・センス
増幅器回路は、インピーダンス変換、即ちビット線信号
の電流電圧変換を提供する。これにより選択されたメモ
リ・セルの状態を示す、非常に増幅された電圧出力信号
が生じる。
利用され得るならば、より単純で、より低電力で、より
高速なシステムが可能となるであろう。しかしながら前
述したように、高密度メモリの速度の必要条件により、
ビット線から直接大きな振幅の信号を得ることは阻まれ
る。本発明によると、併合ビット線プルアップ・センス
増幅器回路は、インピーダンス変換、即ちビット線信号
の電流電圧変換を提供する。これにより選択されたメモ
リ・セルの状態を示す、非常に増幅された電圧出力信号
が生じる。
第１図は、64個のメモリ・セル12の典型的な列と共
に、併合ビット線プルアップ・センス増幅器回路を含む
高速静的RAM装置10を示す。本発明をより明確に説明す
るため、装置10は簡略された形状で示されるが、装置は
行及び列アドレス回路、復号論理及び出力回路などの、
従来の静的RAM構造にある他の多くの構成要素を含むも
のである。ここでは参照として取入れられる米国特許番
号第4,665,508号を参照されたい。
に、併合ビット線プルアップ・センス増幅器回路を含む
高速静的RAM装置10を示す。本発明をより明確に説明す
るため、装置10は簡略された形状で示されるが、装置は
行及び列アドレス回路、復号論理及び出力回路などの、
従来の静的RAM構造にある他の多くの構成要素を含むも
のである。ここでは参照として取入れられる米国特許番
号第4,665,508号を参照されたい。
実例として装置10は、64行、64列のアレイに配置され
た4,096個のメモリ・セルを含む、4K GaAs MESFET 静
的RAMでも良い。復号は、単一のレベルの64個の六入力N
ORゲートで行われてもよい。復号された６ビットの行と
列のアドレスはワード線を付能し、メモリ・セルの所定
の列を選択する。書込み可能な、データ・イン及びチッ
プ選択信号の状態により、データは連続的に選択された
メモリ・セルに書込まれるか、選択されたメモリ・セル
から読出される。
た4,096個のメモリ・セルを含む、4K GaAs MESFET 静
的RAMでも良い。復号は、単一のレベルの64個の六入力N
ORゲートで行われてもよい。復号された６ビットの行と
列のアドレスはワード線を付能し、メモリ・セルの所定
の列を選択する。書込み可能な、データ・イン及びチッ
プ選択信号の状態により、データは連続的に選択された
メモリ・セルに書込まれるか、選択されたメモリ・セル
から読出される。
第１図で示されるメモリ・セル12はそれぞれ、例えば
二個の交差結合スイッチング・トランジスタ、二個の負
荷トランジスタ、及び一対のパス・トランジスタを含
む、通常の六個のトランジスタ設計でも良い。複数のワ
ード線WLiとビット線BLiは、メモリ・セル選択のために
接続される。第１図に示されるように、ビット線BL1とB
L2は、列の両側に沿ってメモリ・セル12に接続される。
一対の二重機能プルアップ／負荷トランジスタ18と20を
含み、またそれぞれがビット線と二重機能トランジスタ
18または20の間に配置される、一対の増幅器トランジス
タ22と24を含む、ビット線プルアップ・センス増幅器回
路により、ビット線は電源線VDDに接続される。
二個の交差結合スイッチング・トランジスタ、二個の負
荷トランジスタ、及び一対のパス・トランジスタを含
む、通常の六個のトランジスタ設計でも良い。複数のワ
ード線WLiとビット線BLiは、メモリ・セル選択のために
接続される。第１図に示されるように、ビット線BL1とB
L2は、列の両側に沿ってメモリ・セル12に接続される。
一対の二重機能プルアップ／負荷トランジスタ18と20を
含み、またそれぞれがビット線と二重機能トランジスタ
18または20の間に配置される、一対の増幅器トランジス
タ22と24を含む、ビット線プルアップ・センス増幅器回
路により、ビット線は電源線VDDに接続される。
増幅器出力ノード28及び30はそれぞれ、二重機能トラ
ンジスタ18及び20と、隣接する増幅器トランジスタ22及
び24の間に配置される。増幅器トランジスタ22と24は、
ビット線キャパシタンスを、出力ノード28と30から分離
するように配置される。この分離により、トランジスタ
18及び20はそれぞれ、隣接する増幅器トランジスタに対
して負荷として機能する。この配置により出力ノード28
と30に、非常に高速な増幅された出力が発生する。
ンジスタ18及び20と、隣接する増幅器トランジスタ22及
び24の間に配置される。増幅器トランジスタ22と24は、
ビット線キャパシタンスを、出力ノード28と30から分離
するように配置される。この分離により、トランジスタ
18及び20はそれぞれ、隣接する増幅器トランジスタに対
して負荷として機能する。この配置により出力ノード28
と30に、非常に高速な増幅された出力が発生する。
最少限として回路は、ビット線の充電と低いレベルの
ビット線信号の増幅の両方を行うのに、装置を四個しか
必要としない。好ましい実施例では、増幅器トランジス
タ22と24のそれぞれのゲート電極40は、反対側のビット
線に接続され、四個のトランジスタ18,20,22,24は全
て、デプレション形MESFETである。トランジスタ18と20
にはそれぞれ、VDDに接続されたドレイン電極と、ソー
ス電極につながれたゲートがあり、よって電流源を提供
する。高いレベルのビット線スィング電圧を更に制限す
るのに、クランプ・ダイオード42が、各ビット線と基準
電位44の間に直列に接続されても良い。
ビット線信号の増幅の両方を行うのに、装置を四個しか
必要としない。好ましい実施例では、増幅器トランジス
タ22と24のそれぞれのゲート電極40は、反対側のビット
線に接続され、四個のトランジスタ18,20,22,24は全
て、デプレション形MESFETである。トランジスタ18と20
にはそれぞれ、VDDに接続されたドレイン電極と、ソー
ス電極につながれたゲートがあり、よって電流源を提供
する。高いレベルのビット線スィング電圧を更に制限す
るのに、クランプ・ダイオード42が、各ビット線と基準
電位44の間に直列に接続されても良い。
装置10の性能と、従来のセンス増幅器設計に基づく第
２図のメモリ装置50を比較するのに、コンピュータ・シ
ミュレーションが行われている。装置50は同様な電圧ス
イングを得るように本発明のクランプ・ダイオード42も
含み、これにより本発明の併合ビット線プルアップ回路
が、より客観的に評価される。比較は、列の二つの隣接
するメモリ・セル12からデータを読出すことにより行わ
れた。
２図のメモリ装置50を比較するのに、コンピュータ・シ
ミュレーションが行われている。装置50は同様な電圧ス
イングを得るように本発明のクランプ・ダイオード42も
含み、これにより本発明の併合ビット線プルアップ回路
が、より客観的に評価される。比較は、列の二つの隣接
するメモリ・セル12からデータを読出すことにより行わ
れた。
隣接するセルは、ビット線BL1とBL2で電圧を逆にする
ために、反対の状態へ初期化された。即ち、WL1とWL2を
同時にスイッチすると、メモリ・セル選択が逆になり、
ビット線が反対の状態に充電される。ビット線はそれぞ
れ0.3pFのキャパシタンスを含むものとした。
ために、反対の状態へ初期化された。即ち、WL1とWL2を
同時にスイッチすると、メモリ・セル選択が逆になり、
ビット線が反対の状態に充電される。ビット線はそれぞ
れ0.3pFのキャパシタンスを含むものとした。
装置10と50の設計に基づくシミュレーションの結果
は、それぞれ第３図と第４図に示される。それぞれにお
いて、ビット線BL1とBL2及びワード線WL1とWL2の電圧変
化は、増幅されたセンス・アウト波形SOと共に示され
る。
は、それぞれ第３図と第４図に示される。それぞれにお
いて、ビット線BL1とBL2及びワード線WL1とWL2の電圧変
化は、増幅されたセンス・アウト波形SOと共に示され
る。
第３図でSO（28）及び▲▼（30）として示される
装置10の出力波形は、装置50のものよりも速くてより相
称的な立上り及び立下り時間を示す。例えば、ワード線
の交差点とセンス・アウトの交差点間の経過時間は、装
置10の方が約0.1ns短い。例えば波高値の90パーセント
から波高値への、装置10のセンス・アウト信号の立上り
時間も非常に速い。更にモデリングにおいて、装置50に
対する反応時間VDDは2.7ボルトであったが、一方装置10
に対するVDDはたったの2.2ボルトであった。しかしなが
ら、装置10の出力信号はより大きく、約0.5ボルトであ
った。
装置10の出力波形は、装置50のものよりも速くてより相
称的な立上り及び立下り時間を示す。例えば、ワード線
の交差点とセンス・アウトの交差点間の経過時間は、装
置10の方が約0.1ns短い。例えば波高値の90パーセント
から波高値への、装置10のセンス・アウト信号の立上り
時間も非常に速い。更にモデリングにおいて、装置50に
対する反応時間VDDは2.7ボルトであったが、一方装置10
に対するVDDはたったの2.2ボルトであった。しかしなが
ら、装置10の出力信号はより大きく、約0.5ボルトであ
った。
より速い立上り時間とより高い利得の組合せにより、
所定の反応時間に対して、比較的に大きな出力信号が提
供される。従って、装置10は装置50よりも速く、許容で
きる強度の出力信号を提供できる。例えば、装置10は
（センス・アウト交差点から測定して）0.5ボルトのセ
ンス・アウト信号を約0.1nsで提供する。比較してみる
と、装置50は0.5ボルトの出力を発生するために、0.5ns
よりも大きい立上り時間を必要とする。従ってより高速
なメモリ動作は、本発明の併合ビット線プルアップ回路
により達成され得る。
所定の反応時間に対して、比較的に大きな出力信号が提
供される。従って、装置10は装置50よりも速く、許容で
きる強度の出力信号を提供できる。例えば、装置10は
（センス・アウト交差点から測定して）0.5ボルトのセ
ンス・アウト信号を約0.1nsで提供する。比較してみる
と、装置50は0.5ボルトの出力を発生するために、0.5ns
よりも大きい立上り時間を必要とする。従ってより高速
なメモリ動作は、本発明の併合ビット線プルアップ回路
により達成され得る。
高速静的ランダム・アクセス・メモリ動作の性能を高
めるための方法は、ビット線のキャパシタンスを、関連
するビット線プルアップ装置から分離する段階を含む。
好ましい実施例ではプルアップ装置は、センス増幅器負
荷としても、ビット線電流源としても機能するように配
置される。結果としてより高速でより単純な動作が得ら
れる。
めるための方法は、ビット線のキャパシタンスを、関連
するビット線プルアップ装置から分離する段階を含む。
好ましい実施例ではプルアップ装置は、センス増幅器負
荷としても、ビット線電流源としても機能するように配
置される。結果としてより高速でより単純な動作が得ら
れる。
発明の変形と利点 好ましい実施例の回路10の特徴は、増幅器トランジス
タ22と24のそれぞれのゲート電極40が、反対側のビット
線に接続されていることである。各増幅器トランジスタ
のゲート・バイアスにはDC電圧が提供され得るかもしれ
ないが、第１図の交差結合構成は三つの理由から有利で
ある。第一に結合により、外部電圧バイアスを提供する
必要がなくなる。第二に出力ノード28と30における増幅
された信号の反応時間は、ビット線の反応と比較してほ
ぼ相称的である。第三に各増幅器トランジスタのゲート
・ソース間の電圧は、本質的に二つのビット線電圧の違
いであるので、増幅器の感度は約二倍になる。
タ22と24のそれぞれのゲート電極40が、反対側のビット
線に接続されていることである。各増幅器トランジスタ
のゲート・バイアスにはDC電圧が提供され得るかもしれ
ないが、第１図の交差結合構成は三つの理由から有利で
ある。第一に結合により、外部電圧バイアスを提供する
必要がなくなる。第二に出力ノード28と30における増幅
された信号の反応時間は、ビット線の反応と比較してほ
ぼ相称的である。第三に各増幅器トランジスタのゲート
・ソース間の電圧は、本質的に二つのビット線電圧の違
いであるので、増幅器の感度は約二倍になる。
通常のメモリ装置よりも構成要素が少ないほかに、ビ
ット線を充電するのと同じ電流が、簡単なインピーダン
ス変換により出力信号を提供するので、ここで説明され
た設計はより電力効率が良い。
ット線を充電するのと同じ電流が、簡単なインピーダン
ス変換により出力信号を提供するので、ここで説明され
た設計はより電力効率が良い。
本発明の他の実施例では、望ましいセンス・アウト電
圧反応を発生させるには、より長い反応時間が必要とさ
れうるであろうが、一個のプルアップ／負荷トランジス
タ18及び一個の増幅器トランジスタ22と組合さった一本
のビット線、例えばBL1は、RAM動作に十分な利得を提供
する。この実施例の利点は、電力消散がより低いこと
と、構成要素がより少ないことである。
圧反応を発生させるには、より長い反応時間が必要とさ
れうるであろうが、一個のプルアップ／負荷トランジス
タ18及び一個の増幅器トランジスタ22と組合さった一本
のビット線、例えばBL1は、RAM動作に十分な利得を提供
する。この実施例の利点は、電力消散がより低いこと
と、構成要素がより少ないことである。
本発明の特定な実施例を説明してきた。説明された実
施例とその構成要素には、他の様々な配列や形状がある
ことは明白であろう。例えば、高速動作にはGaAs構成要
素が好ましいが、シリコンなどの他の半導体物質も適応
され得る。ここで説明された設計原理の利点を実現する
ために、半導体の構成要素は必要とされない。
施例とその構成要素には、他の様々な配列や形状がある
ことは明白であろう。例えば、高速動作にはGaAs構成要
素が好ましいが、シリコンなどの他の半導体物質も適応
され得る。ここで説明された設計原理の利点を実現する
ために、半導体の構成要素は必要とされない。
トランジスタ18,20,22,24が同じ寸法であることは好
ましいが、必須ではない。またトランジスタもMESFETで
ある必要はない。例えば、それらはMOS、バイポーラま
たは他の種類の装置であっても良い。装置18−24の全て
は、高電子移動度トランジスタ（HEMT）でも良い。更
に、エンハンスメント形の装置を取入れた設計は、満足
のいく性能を提供しないかもしれないが、代用となり得
る。従って本発明の範囲は、特許請求の範囲によっての
み定められる。
ましいが、必須ではない。またトランジスタもMESFETで
ある必要はない。例えば、それらはMOS、バイポーラま
たは他の種類の装置であっても良い。装置18−24の全て
は、高電子移動度トランジスタ（HEMT）でも良い。更
に、エンハンスメント形の装置を取入れた設計は、満足
のいく性能を提供しないかもしれないが、代用となり得
る。従って本発明の範囲は、特許請求の範囲によっての
み定められる。
以上の説明に関連して更に以下の項を開示する。
（１） 少なくとも一例のメモリ・セルを含み、 メモリ・セルを選択するよう接続された複数のワード
線を含み、 選択されたセルの状態を決定するよう、列の各メモリ
・セルに接続された第一のビット線を含み、 第一、第二、及び第三の端子を有するビット線プルア
ップ・トランジスタを含み、第一の端子は電力源に接続
可能で、また第三の端子は第二の端子で電流源を形成す
るように接続され、 第一と第二のソース／ドレイン電極及びゲート電極を
有する増幅器トランジスタを含み、第一のソース／ドレ
イン電極はプルアップ・トランジスタの第二の端子に接
続され、第二のソース／ドレイン電極はビット線に接続
され、またゲート電極はバイアス電圧を受けるように接
続され、また、 選択されたメモリ・セルの状態に対応する増幅ビット
線信号を提供する、プルアップ・トランジスタと増幅器
トランジスタの間の出力ノードを含む、ディジタル・メ
モリ・システム。
線を含み、 選択されたセルの状態を決定するよう、列の各メモリ
・セルに接続された第一のビット線を含み、 第一、第二、及び第三の端子を有するビット線プルア
ップ・トランジスタを含み、第一の端子は電力源に接続
可能で、また第三の端子は第二の端子で電流源を形成す
るように接続され、 第一と第二のソース／ドレイン電極及びゲート電極を
有する増幅器トランジスタを含み、第一のソース／ドレ
イン電極はプルアップ・トランジスタの第二の端子に接
続され、第二のソース／ドレイン電極はビット線に接続
され、またゲート電極はバイアス電圧を受けるように接
続され、また、 選択されたメモリ・セルの状態に対応する増幅ビット
線信号を提供する、プルアップ・トランジスタと増幅器
トランジスタの間の出力ノードを含む、ディジタル・メ
モリ・システム。
（２） （１）項に記載したシステムにおいて、プルア
ップ・トランジスタは電界効果トランジスタで、第三の
端子はゲート電極である。
ップ・トランジスタは電界効果トランジスタで、第三の
端子はゲート電極である。
（３） （１）項に記載したシステムにおいて、プルア
ップ・トランジスタは電界効果トランジスタであり、第
一と第二の端子はソース／ドレイン電極であり、第三の
端子は第二の端子に接続されたゲート電極である。
ップ・トランジスタは電界効果トランジスタであり、第
一と第二の端子はソース／ドレイン電極であり、第三の
端子は第二の端子に接続されたゲート電極である。
（４） （１）項に記載したシステムは更に、 列の各メモリ・セルに接続された第二のビット線を含
み、 第一、第二、及び第三の端子を有する第二のビット線
プルアップ・トランジスタを含み、第一の端子は電力源
に接続可能で、また第三の端子は第二の端子で電流源を
形成するよう接続され、 第一と第二のソース／ドレイン電極及びゲート電極を
有する第二の増幅器トランジスタを含み、第一のソース
／ドレイン電極は第二のプルアップ・トランジスタの第
二の端子に接続され、第二のソース／ドレイン電極は第
二のビット線に接続され、またゲート電極はバイアス電
圧を受けるように接続され、また、 選択されたメモリ・セルの逆の状態に対応する増幅ビ
ット線信号を提供する、第二のプルアップ・トランジス
タと第二の増幅器トランジスタの間の第二の出力ノード
を含むシステム。
み、 第一、第二、及び第三の端子を有する第二のビット線
プルアップ・トランジスタを含み、第一の端子は電力源
に接続可能で、また第三の端子は第二の端子で電流源を
形成するよう接続され、 第一と第二のソース／ドレイン電極及びゲート電極を
有する第二の増幅器トランジスタを含み、第一のソース
／ドレイン電極は第二のプルアップ・トランジスタの第
二の端子に接続され、第二のソース／ドレイン電極は第
二のビット線に接続され、またゲート電極はバイアス電
圧を受けるように接続され、また、 選択されたメモリ・セルの逆の状態に対応する増幅ビ
ット線信号を提供する、第二のプルアップ・トランジス
タと第二の増幅器トランジスタの間の第二の出力ノード
を含むシステム。
（５） （４）項に記載したシステムにおいて、 第一の増幅器トランジスタのゲート電極は、第二の増
幅器トランジスタの第二のソース／ドレイン電極に接続
され、また、 第二の増幅器トランジスタのゲート電極は、第一の増
幅器トランジスタの第二のソース／ドレイン電極に接続
され、前記接続は、基準電位に関して第一と第二のビッ
ト線の電圧レベルの違いに比例して、ゲート・ソース間
の電圧を提供することを含むシステム。
幅器トランジスタの第二のソース／ドレイン電極に接続
され、また、 第二の増幅器トランジスタのゲート電極は、第一の増
幅器トランジスタの第二のソース／ドレイン電極に接続
され、前記接続は、基準電位に関して第一と第二のビッ
ト線の電圧レベルの違いに比例して、ゲート・ソース間
の電圧を提供することを含むシステム。
（６） （５）項に記載したシステムにおいて、第一と
第二のプルアップ・トランジスタはそれぞれ、電圧効果
トランジスタであり、第一と第二の端子はソース／ドレ
イン電極であり、第三の端子は第二の端子に接続された
ゲート電極である。
第二のプルアップ・トランジスタはそれぞれ、電圧効果
トランジスタであり、第一と第二の端子はソース／ドレ
イン電極であり、第三の端子は第二の端子に接続された
ゲート電極である。
（７） （１）項に記載したシステムにおいて、ビット
線は基準電位に接続可能な端子を含み、前記システムは
更に、端子と基準電位の間に直列に接続されたダイオー
ドを含む。
線は基準電位に接続可能な端子を含み、前記システムは
更に、端子と基準電位の間に直列に接続されたダイオー
ドを含む。
（８） （１）項に記載したシステムにおいて、プルア
ップ・トランジスタと増幅器トランジスタはGaAs MESFE
Tである。
ップ・トランジスタと増幅器トランジスタはGaAs MESFE
Tである。
（９） （４）項に記載したシステムにおいて、プルア
ップ・トランジスタと増幅器トランジスタはGaAs MESFE
Tである。
ップ・トランジスタと増幅器トランジスタはGaAs MESFE
Tである。
（10） なくとも第一の列のメモリ・セルを含み、 メモリ・セルを選択するよう接続された複数のワード
線を含み、 選択されたセルの状態を決定するよう、列の各メモリ
・セルに接続された第一のビット線を含み、 選択されたメモリ・セルの状態に対応する増幅ビット
線信号を提供するよう接続された増幅器トランジスタを
含み、また、 電力源に接続可能で、ビット線に対して電流源として
機能するように、また増幅器トランジスタに対して負荷
装置として機能するように配置された、ビット線プルア
ップ・トランジスタを含む、ディジタル・メモリ・シス
テム。
線を含み、 選択されたセルの状態を決定するよう、列の各メモリ
・セルに接続された第一のビット線を含み、 選択されたメモリ・セルの状態に対応する増幅ビット
線信号を提供するよう接続された増幅器トランジスタを
含み、また、 電力源に接続可能で、ビット線に対して電流源として
機能するように、また増幅器トランジスタに対して負荷
装置として機能するように配置された、ビット線プルア
ップ・トランジスタを含む、ディジタル・メモリ・シス
テム。
（11） 少なくとも第一の列のメモリ・セルと、メモリ
・セルの選択のために接続される複数のワード線及びビ
ット線と、第一のビット線に接続されるプルアップ装置
及び増幅器トランジスタを含む静的ランダム・アクセス
・メモリ装置において、高速動作を増速させる方法は、
ビット線のキャパシタンスを関連するビット線プルアッ
プ装置から分離する段階を含む。
・セルの選択のために接続される複数のワード線及びビ
ット線と、第一のビット線に接続されるプルアップ装置
及び増幅器トランジスタを含む静的ランダム・アクセス
・メモリ装置において、高速動作を増速させる方法は、
ビット線のキャパシタンスを関連するビット線プルアッ
プ装置から分離する段階を含む。
（12） （11）項に記載した方法において、ビット線キ
ャパシタンスを分離する段階は、プルアップ装置を、増
幅器トランジスタ負荷としても、ビット線電流源として
も機能するように配置することで達成される。
ャパシタンスを分離する段階は、プルアップ装置を、増
幅器トランジスタ負荷としても、ビット線電流源として
も機能するように配置することで達成される。
（13） （11）項に記載した方法において、 ビット線キャパシタンスを分離する段階は、増幅器ト
ランジスタを、プルアップ装置とビット線の間に配置す
ることで達成される。
ランジスタを、プルアップ装置とビット線の間に配置す
ることで達成される。
（14） ビット線増幅器トランジスタがFETであり、装
置がメモリ・セル選択のために第一の列に接続された第
二のビット線を含み、第二のプルアップ装置と第二の増
幅器トランジスタが第二のビット線に接続される（11）
項に記載した方法において、この方法は更に、第一の増
幅器トランジスタのゲートを第二のビット線に接続し、
また第二の増幅器トランジスタのゲートを第一のビット
線に接続する段階を含む。
置がメモリ・セル選択のために第一の列に接続された第
二のビット線を含み、第二のプルアップ装置と第二の増
幅器トランジスタが第二のビット線に接続される（11）
項に記載した方法において、この方法は更に、第一の増
幅器トランジスタのゲートを第二のビット線に接続し、
また第二の増幅器トランジスタのゲートを第一のビット
線に接続する段階を含む。
（15） 選択されたメモリ・セル（12）の状態に対応す
る増幅ビット線信号を提供するよう接続された、増幅器
トランジスタ（22,24）を含むようなディジタル・メモ
リ・システム。ビット線プルアップ・トランジスタ（1
8,20）が、増幅器トランジスタに対して、ビット線電流
源として、また負荷装置として機能するよう配置され
る。増幅器トランジスタが、プルアップ・トランジスタ
とビット線の間に接続され、プルアップ・トランジスタ
と増幅器トランジスタの間に配置された出力ノードは、
選択されたメモリ・セルの状態に対応する増幅ビット線
信号を提供する。
る増幅ビット線信号を提供するよう接続された、増幅器
トランジスタ（22,24）を含むようなディジタル・メモ
リ・システム。ビット線プルアップ・トランジスタ（1
8,20）が、増幅器トランジスタに対して、ビット線電流
源として、また負荷装置として機能するよう配置され
る。増幅器トランジスタが、プルアップ・トランジスタ
とビット線の間に接続され、プルアップ・トランジスタ
と増幅器トランジスタの間に配置された出力ノードは、
選択されたメモリ・セルの状態に対応する増幅ビット線
信号を提供する。
第１図は、本発明による高速静的RAM装置の部分略図を
示す図。 第２図は通常のセンス増幅器設計に基づくメモリ装置を
示す図。 第３図はコンピュータ・シミュレーションの結果であ
り、本発明に基づき形成された静的RAM装置の性能特性
を示す図。 第４図はコンピュータ・シミュレーションの結果であ
り、通常のセンス増幅器設計に基づく静的RAM装置の性
能特性を示す図。 主な符号の説明 12:メモリ・セル 18,20:二重機能プルアップ／負荷トランジスタ 22,24:増幅器トランジスタ 28,30:出力ノード 40:ゲート電極 42:クランプ・ダイオード 44:基準電位
示す図。 第２図は通常のセンス増幅器設計に基づくメモリ装置を
示す図。 第３図はコンピュータ・シミュレーションの結果であ
り、本発明に基づき形成された静的RAM装置の性能特性
を示す図。 第４図はコンピュータ・シミュレーションの結果であ
り、通常のセンス増幅器設計に基づく静的RAM装置の性
能特性を示す図。 主な符号の説明 12:メモリ・セル 18,20:二重機能プルアップ／負荷トランジスタ 22,24:増幅器トランジスタ 28,30:出力ノード 40:ゲート電極 42:クランプ・ダイオード 44:基準電位
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/41 G11C 11/417 G11C 11/419
Claims (1)
- 【請求項１】少なくとも一列のメモリ・セルを含み、 メモリ・セルを選択するよう接続された複数のワード線
を含み、 選択されたセルの状態を決定するよう、列の各メモリ・
セルに接続された第一のビット線を含み、 第一、第二、及び第三の端子を有するビット線プルアッ
プ・トランジスタを含み、第一の端子は電力のソースに
接続可能で、また第三の端子は第二の端子で電流源を形
成するように接続され、 第一と第二のソース／ドレイン電極及びゲート電極を有
する増幅器トランジスタを含み、第一のソース／ドレイ
ン電極はプルアップ・トランジスタの第二の端子に接続
され、第二のソース／ドレイン電極はビット線に接続さ
れ、またゲート電極はバイアス電圧を受けるように接続
され、また、 選択されたメモリ・セルの状態に対応する増幅ビット線
信号を提供する、プルアップ・トランジスタと増幅器ト
ランジスタの間の出力ノードを含む、ディジタル・メモ
リ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/262,402 US4951252A (en) | 1988-10-25 | 1988-10-25 | Digital memory system |
| US262402 | 1999-03-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02244493A JPH02244493A (ja) | 1990-09-28 |
| JP2752197B2 true JP2752197B2 (ja) | 1998-05-18 |
Family
ID=22997345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27700289A Expired - Fee Related JP2752197B2 (ja) | 1988-10-25 | 1989-10-24 | ディジタル・メモリ・システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4951252A (ja) |
| EP (1) | EP0366332B1 (ja) |
| JP (1) | JP2752197B2 (ja) |
| DE (1) | DE68925181T2 (ja) |
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|---|---|---|---|---|
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| US5430677A (en) * | 1991-02-11 | 1995-07-04 | Intel Corporation | Architecture for reading information from a memory array |
| US5285408A (en) * | 1992-09-15 | 1994-02-08 | Micron Semiconductor, Inc. | Method and apparatus for providing a faster ones voltage level restore operation in a dram |
| EP0747903B1 (en) * | 1995-04-28 | 2002-04-10 | STMicroelectronics S.r.l. | Reading circuit for memory cells devices having a low supply voltage |
| JP3967493B2 (ja) * | 1999-06-18 | 2007-08-29 | 株式会社東芝 | 半導体記憶装置 |
| US7110311B2 (en) * | 2004-06-15 | 2006-09-19 | Atmel Corporation | Sense amplifier for reduced sense delay in low power mode |
| US7161861B2 (en) * | 2004-11-15 | 2007-01-09 | Infineon Technologies Ag | Sense amplifier bitline boost circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2309616C2 (de) * | 1973-02-27 | 1982-11-11 | Ibm Deutschland Gmbh, 7000 Stuttgart | Halbleiterspeicherschaltung |
| JPS58102389A (ja) * | 1981-12-12 | 1983-06-17 | Nippon Telegr & Teleph Corp <Ntt> | 記憶回路 |
| JPS58179990A (ja) * | 1982-04-15 | 1983-10-21 | Toshiba Corp | センス増幅回路 |
| JPH0632221B2 (ja) * | 1985-03-12 | 1994-04-27 | 富士通株式会社 | メモリ回路 |
| US4665508A (en) * | 1985-05-23 | 1987-05-12 | Texas Instruments Incorporated | Gallium arsenide MESFET memory |
| JP2559028B2 (ja) * | 1986-03-20 | 1996-11-27 | 富士通株式会社 | 半導体記憶装置 |
| JPS62252597A (ja) * | 1986-04-24 | 1987-11-04 | Sony Corp | センスアンプ |
-
1988
- 1988-10-25 US US07/262,402 patent/US4951252A/en not_active Expired - Lifetime
-
1989
- 1989-10-17 DE DE68925181T patent/DE68925181T2/de not_active Expired - Fee Related
- 1989-10-17 EP EP89310644A patent/EP0366332B1/en not_active Expired - Lifetime
- 1989-10-24 JP JP27700289A patent/JP2752197B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| DE68925181T2 (de) | 1996-05-02 |
| EP0366332B1 (en) | 1995-12-20 |
| EP0366332A3 (en) | 1992-03-18 |
| DE68925181D1 (de) | 1996-02-01 |
| EP0366332A2 (en) | 1990-05-02 |
| US4951252A (en) | 1990-08-21 |
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Legal Events
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