JPH0259559B2 - - Google Patents
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- JPH0259559B2 JPH0259559B2 JP59016106A JP1610684A JPH0259559B2 JP H0259559 B2 JPH0259559 B2 JP H0259559B2 JP 59016106 A JP59016106 A JP 59016106A JP 1610684 A JP1610684 A JP 1610684A JP H0259559 B2 JPH0259559 B2 JP H0259559B2
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- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 6
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- 238000005516 engineering process Methods 0.000 description 2
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- 230000003068 static effect Effects 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、スタテイツク型MOSメモリ装置の
如きメモリ装置に関するものである。
如きメモリ装置に関するものである。
第１図は従来のスタテイツク型MOSメモリ装
置の一例を示すもので、その要部構成図である。
置の一例を示すもので、その要部構成図である。
第１図において、１，２はメモリセル群（メモ
リプレーン）で、その単位回路（メモリセル）３
は、４，５，６，７の４つのMOSトランジスタ
（以下MOSTと略記する）と８，９の抵抗より成
る。このメモリセルはワード線１０，１１を駆動
するデコーダ１２でアクセスされ、出力信号はデ
ータ線１３，１４に微少な電位差として現われ、
スイツチ用MOST５，１６を通してコモンデー
タ線１７，１８に現われる。このコモンデータ線
１７，１８にはすべてのスイツチMOSTのドレ
インが接続されるため、寄生容量が大きくなり、
メモリ装置の高速動作に妨げとなる。このため、
通常、このコモンデータ線をMOSTを用いて複
数個に分割して性能向上を図つている。第１図で
は、例として、２分割したものを示している。前
記の微少な信号は、したがつて１９，２０あるい
は２１，２２のMOSTのどちらかをオンさせる
ことで選択し、センス増幅器２３の入力端子２
４，２５に供給される。２６，２７及び２８，２
９，３０，３１のMOSTはデータ線１３，１４
及びコモンデータ線１７，１８，３２，３３を所
定の電位に保つための負荷である。なお、３４は
出力バツフア回路である。
リプレーン）で、その単位回路（メモリセル）３
は、４，５，６，７の４つのMOSトランジスタ
（以下MOSTと略記する）と８，９の抵抗より成
る。このメモリセルはワード線１０，１１を駆動
するデコーダ１２でアクセスされ、出力信号はデ
ータ線１３，１４に微少な電位差として現われ、
スイツチ用MOST５，１６を通してコモンデー
タ線１７，１８に現われる。このコモンデータ線
１７，１８にはすべてのスイツチMOSTのドレ
インが接続されるため、寄生容量が大きくなり、
メモリ装置の高速動作に妨げとなる。このため、
通常、このコモンデータ線をMOSTを用いて複
数個に分割して性能向上を図つている。第１図で
は、例として、２分割したものを示している。前
記の微少な信号は、したがつて１９，２０あるい
は２１，２２のMOSTのどちらかをオンさせる
ことで選択し、センス増幅器２３の入力端子２
４，２５に供給される。２６，２７及び２８，２
９，３０，３１のMOSTはデータ線１３，１４
及びコモンデータ線１７，１８，３２，３３を所
定の電位に保つための負荷である。なお、３４は
出力バツフア回路である。
上記構成のメモリ装置において、コモンデータ
線１７，１８，３２，３３の微少信号を増幅する
センス増幅器２３及び出力バツフア回路３４とし
て、従来、第２図に示す回路が用いられてきた。
図において２４，２５はセンス増幅器２３の入力
端子で、コモンデータ線（第１図１７，１８，３
２，３３）からの信号が入力される。３５，３６
は入力端子２４，２５の微少な差動電位を受ける
１対の差動接続のＮ型MOST（以下NMOSTと略
記する）で、３７，３８はＰ型MOST（以下
PMOSTと略記する）で負荷（負荷用素子）とな
つている。PMOST３８のゲートとドレインは共
通接続され、PMOST３７，３８は定電流源とし
て動作する。すなわち、PMOST３７，３８は
NMOS３５，３６のドレインの負荷として動作
する。
線１７，１８，３２，３３の微少信号を増幅する
センス増幅器２３及び出力バツフア回路３４とし
て、従来、第２図に示す回路が用いられてきた。
図において２４，２５はセンス増幅器２３の入力
端子で、コモンデータ線（第１図１７，１８，３
２，３３）からの信号が入力される。３５，３６
は入力端子２４，２５の微少な差動電位を受ける
１対の差動接続のＮ型MOST（以下NMOSTと略
記する）で、３７，３８はＰ型MOST（以下
PMOSTと略記する）で負荷（負荷用素子）とな
つている。PMOST３８のゲートとドレインは共
通接続され、PMOST３７，３８は定電流源とし
て動作する。すなわち、PMOST３７，３８は
NMOS３５，３６のドレインの負荷として動作
する。
いま、入力端子２４，２５にそれぞれVcc−
Vth，Vcc−Vth−ΔVの電位が与えられるものとす
る。但しVcc：電源電圧、Vth：例えば第１図の
NMOST３６のしきい電圧、ΔV：メモリセルが
アクセスされた時に生ずる微小電位差（以下にお
いても同様とする）である。そのとき節点３９は
高電位に移行し、PMOST３７に流れる電流を減
少せしめ、節点（センス増幅器の出力端子）４０
の電位をより低下させる。NMOST４１はその
ゲート端子４２が起動制御パルス信号によつて高
電位になつた時だけ動作状態とするスイツチであ
る。このようにしてセンス増幅器の出力端子４０
には信号が出力され、その信号はインバータ回路
４３，４４によりさらに増幅され、出力バツフア
回路３４に伝達される。
Vth，Vcc−Vth−ΔVの電位が与えられるものとす
る。但しVcc：電源電圧、Vth：例えば第１図の
NMOST３６のしきい電圧、ΔV：メモリセルが
アクセスされた時に生ずる微小電位差（以下にお
いても同様とする）である。そのとき節点３９は
高電位に移行し、PMOST３７に流れる電流を減
少せしめ、節点（センス増幅器の出力端子）４０
の電位をより低下させる。NMOST４１はその
ゲート端子４２が起動制御パルス信号によつて高
電位になつた時だけ動作状態とするスイツチであ
る。このようにしてセンス増幅器の出力端子４０
には信号が出力され、その信号はインバータ回路
４３，４４によりさらに増幅され、出力バツフア
回路３４に伝達される。
出力バツフア回路３４は出力トランジスタ４
５，４６、書き込み信号とチツプセレクト信号で
作られる信号・CSで制御されるロジツク部４
７，４８、インバータ回路４９，５０で構成さ
れ、センス増幅器２３の出力信号がインバータ回
路４３を介して得られる信号５１と、さらにイン
バータ回路４４を介して得られる信号５２の２つ
の信号が入力される。なお、５３は上記出力バツ
フア回路３４の出力端子である。
５，４６、書き込み信号とチツプセレクト信号で
作られる信号・CSで制御されるロジツク部４
７，４８、インバータ回路４９，５０で構成さ
れ、センス増幅器２３の出力信号がインバータ回
路４３を介して得られる信号５１と、さらにイン
バータ回路４４を介して得られる信号５２の２つ
の信号が入力される。なお、５３は上記出力バツ
フア回路３４の出力端子である。
しかしながら、本発明者等の検討の結果、上記
構成のセンス増幅器を備えた従来のメモリ装置
は、下記の如き問題点があることが明らかとされ
た。
構成のセンス増幅器を備えた従来のメモリ装置
は、下記の如き問題点があることが明らかとされ
た。
すなわち、第２図の従来のメモリ装置において
は、センス増幅器２３の出力４０と後段の出力バ
ツフア回路３４のインバータ回路４３の入力との
間には一本の信号出力線のみが配置されているの
みであり、この一本の信号出力線には雑音（例え
ば、スイツチMOST４１のゲート端子４２に供
給される制御パルス信号に起因する雑音等）が誘
起されやすく、この雑音に応答して出力バツフア
回路３４の出力MOST４５，４６の一方が導通
して出力端子５３に雑音成分が生じると言うもの
である。
は、センス増幅器２３の出力４０と後段の出力バ
ツフア回路３４のインバータ回路４３の入力との
間には一本の信号出力線のみが配置されているの
みであり、この一本の信号出力線には雑音（例え
ば、スイツチMOST４１のゲート端子４２に供
給される制御パルス信号に起因する雑音等）が誘
起されやすく、この雑音に応答して出力バツフア
回路３４の出力MOST４５，４６の一方が導通
して出力端子５３に雑音成分が生じると言うもの
である。
従つて、本発明の目的とするところは、上記従
来の技術の欠点を解消することの可能なメモリ装
置を提供することにある。
来の技術の欠点を解消することの可能なメモリ装
置を提供することにある。
上記の目的を達成するために本発明のメモリ装
置においては、センス増幅器の増幅回路部を、２
つの入力端子の微小な差動電位を受ける従来の増
幅回路（第２図に破線で囲んで示した部分）５６
を２組用い、この２つの増幅回路の出力と後段の
出力バツフア回路の入力との間に２本の信号線を
配置するものである。
置においては、センス増幅器の増幅回路部を、２
つの入力端子の微小な差動電位を受ける従来の増
幅回路（第２図に破線で囲んで示した部分）５６
を２組用い、この２つの増幅回路の出力と後段の
出力バツフア回路の入力との間に２本の信号線を
配置するものである。
２つの増幅回路の出力と後段の回路の入力との
間に配置された２本の信号線の一方に雑音が誘起
される場合は、他方にもこの雑音と同相の雑音が
誘起される。しかし、後段の出力バツフア回路は
２本の信号線の差信号成分には応答するが、この
２本の信号線の同相信号成分には感応しずらい回
路構成であるため、後段の出力バツフア回路の出
力端子における雑音成分を低減できるので、上記
従来技術の欠点を解消することが可能となる。
間に配置された２本の信号線の一方に雑音が誘起
される場合は、他方にもこの雑音と同相の雑音が
誘起される。しかし、後段の出力バツフア回路は
２本の信号線の差信号成分には応答するが、この
２本の信号線の同相信号成分には感応しずらい回
路構成であるため、後段の出力バツフア回路の出
力端子における雑音成分を低減できるので、上記
従来技術の欠点を解消することが可能となる。
以下本発明を実施例によつて詳細に説明する。
第３図は本発明のメモリ装置に使用するセンス
増幅器及び出力バツフア回路の一構成例を示す回
路図である。図において前出のものと同一符号及
び同一記号のものは同一または均等部分を示すも
のとし、説明は適宜省略する。３５，３６及び３
５′，３６′はそれぞれメモリセルから読み出され
た微小な差動電位を受ける一対のNMOSTで、
３７，３８及び３７′，３８′は負荷となる
PMOSTである。すなわち、第２図に破線で囲ん
で示した部分５６が２組対称に接続されている。
PMOST３８，３８′はいずれもゲートとドレイ
ンが共通接続されることによりPMOST３８，３
８′，３７，３７′は定電流源として動作するの
で、高速のスイツチングを行なうことができる。
増幅器及び出力バツフア回路の一構成例を示す回
路図である。図において前出のものと同一符号及
び同一記号のものは同一または均等部分を示すも
のとし、説明は適宜省略する。３５，３６及び３
５′，３６′はそれぞれメモリセルから読み出され
た微小な差動電位を受ける一対のNMOSTで、
３７，３８及び３７′，３８′は負荷となる
PMOSTである。すなわち、第２図に破線で囲ん
で示した部分５６が２組対称に接続されている。
PMOST３８，３８′はいずれもゲートとドレイ
ンが共通接続されることによりPMOST３８，３
８′，３７，３７′は定電流源として動作するの
で、高速のスイツチングを行なうことができる。
PMOST３８，３８′，３７，３７′のソースに
接続されたNMOST４１は、そのゲート端子４
２に高レベル（“１”）の制御パルス信号が供給さ
れた時だけセンス増幅器を動作状態とするスイツ
チである。上記構成のセンス増幅器は２つの出力
端子４０，４０′を有し、そこからの出力信号は
それぞれ並列に設けたインバータ回路５７，５８
に導かれて脱幅され、出力バツフア回路３４に伝
達される。
接続されたNMOST４１は、そのゲート端子４
２に高レベル（“１”）の制御パルス信号が供給さ
れた時だけセンス増幅器を動作状態とするスイツ
チである。上記構成のセンス増幅器は２つの出力
端子４０，４０′を有し、そこからの出力信号は
それぞれ並列に設けたインバータ回路５７，５８
に導かれて脱幅され、出力バツフア回路３４に伝
達される。
センス増幅器の入力端子２４の電圧が入力端子
２５の電圧より高レベルとなると、MOST３５
の導通度が増し、MOST３５′の導通度が下がる
ので、センス増幅器の出力端子４０，４０′はそ
れぞれ低レベル、高レベルに向かつて変化する。
この出力端子４０，４０′は２本の信号線Ｌ１，
Ｌ２を介してインバータ回路５７，５８の入力に
伝達されるので、このインバータ回路５７，５８
の出力は高レベル、低レベルにそれぞれ変化す
る。
２５の電圧より高レベルとなると、MOST３５
の導通度が増し、MOST３５′の導通度が下がる
ので、センス増幅器の出力端子４０，４０′はそ
れぞれ低レベル、高レベルに向かつて変化する。
この出力端子４０，４０′は２本の信号線Ｌ１，
Ｌ２を介してインバータ回路５７，５８の入力に
伝達されるので、このインバータ回路５７，５８
の出力は高レベル、低レベルにそれぞれ変化す
る。
従つて、出力制御信号・CSが高レベルの場
合は、NANDゲート回路４７，４８の出力はそ
れぞれ高レベル、低レベルとなり、インバータ回
路４９，５０の出力５４，５５はそれぞれ低レベ
ル、高レベルとなる。かくして、出力MOST４
５，４６はそれぞれ非導通状態、導通状態となつ
て、出力端子５３にほぼ接地レベルの出力信号が
現われる。
合は、NANDゲート回路４７，４８の出力はそ
れぞれ高レベル、低レベルとなり、インバータ回
路４９，５０の出力５４，５５はそれぞれ低レベ
ル、高レベルとなる。かくして、出力MOST４
５，４６はそれぞれ非導通状態、導通状態となつ
て、出力端子５３にほぼ接地レベルの出力信号が
現われる。
一方、センス増幅器の入力端子２４，２５の電
圧関係が上記と逆の場合は、上記と逆に出力端子
５３にほぼ電源電圧Vccのレベルの出力信号が現
われる。
圧関係が上記と逆の場合は、上記と逆に出力端子
５３にほぼ電源電圧Vccのレベルの出力信号が現
われる。
また、本実施例においては、２本の信号線Ｌ
１，Ｌ２に同相の雑音が誘起されたとしても、出
力MOST４５，４６のゲートはこの雑音に応答
して同相で制御され、その導通度も同様に変化す
るので、出力端子５３に伝達される雑音成分を大
幅に低減することが可能となる。
１，Ｌ２に同相の雑音が誘起されたとしても、出
力MOST４５，４６のゲートはこの雑音に応答
して同相で制御され、その導通度も同様に変化す
るので、出力端子５３に伝達される雑音成分を大
幅に低減することが可能となる。
また、第３図の実施例においては、二対の差動
対接続NMOST３５，３６，３５′，３６′のソ
ースにはMOST４１のみからなるスイツチ手段
が接続されているため、NMOST３５，３６の
ソーとNMOST３５′，３６′のソースとにそれ
ぞれ別のスイツチ手段を設けた場と比較して、回
路素子数が削減されるばかりか、二つの出力４
０，４０′の直流バランスを得やすい、二つの出
力のゲイン・バラツキが小さい、という利点を有
する。
対接続NMOST３５，３６，３５′，３６′のソ
ースにはMOST４１のみからなるスイツチ手段
が接続されているため、NMOST３５，３６の
ソーとNMOST３５′，３６′のソースとにそれ
ぞれ別のスイツチ手段を設けた場と比較して、回
路素子数が削減されるばかりか、二つの出力４
０，４０′の直流バランスを得やすい、二つの出
力のゲイン・バラツキが小さい、という利点を有
する。
さらに、第３図の実施例においては、従来の第
２図の論理反転用インバータ回路４４を用いるこ
となく、後段の出力バツフア回路３４の２つの出
力トランジスタ４５，４６の入力を駆動するため
の逆相の２つの増幅信号の位相が整うので、貫通
電流が低減されるとともに、高速のメモリ動作が
実現される。
２図の論理反転用インバータ回路４４を用いるこ
となく、後段の出力バツフア回路３４の２つの出
力トランジスタ４５，４６の入力を駆動するため
の逆相の２つの増幅信号の位相が整うので、貫通
電流が低減されるとともに、高速のメモリ動作が
実現される。
また、第３図の実施例においては、NMOST
３５，３６，３５′，３６′のドレフイン負荷であ
るPMOST３７，３８，３７′，３８′は入力端子
２４，２５の差信号に応答して出力端子４０，４
０′を高速充電し、一方この入力端子２４，２５
の差信号に応答してNMOST３５，３６，３
５′，３６′は出力を高速放電するので、高速のメ
モリ動作が実現される。
３５，３６，３５′，３６′のドレフイン負荷であ
るPMOST３７，３８，３７′，３８′は入力端子
２４，２５の差信号に応答して出力端子４０，４
０′を高速充電し、一方この入力端子２４，２５
の差信号に応答してNMOST３５，３６，３
５′，３６′は出力を高速放電するので、高速のメ
モリ動作が実現される。
また、第３図の実施例の回路を構成するモノリ
シツク集積回路においては、二つの出力４０，４
０′の直流バランスを得やすいと言う利点を有す
る。
シツク集積回路においては、二つの出力４０，４
０′の直流バランスを得やすいと言う利点を有す
る。
第３図の実施例においては、トランジスタ３
５，３６，３５′，３６′が例えばＮチヤンネル
MOSFETであり、トランジスタ３７，３８，３
７′，３８′が例えばＰチヤンネルMOSFETであ
れば、CMOS技術でセンス増幅器を構成でき、
メモリ・アクセスのためのアドレス・バツフア、
デコーダ、ドライバ回路等の低消費電力CMOS
周辺回路と共に半導体チツプ中にCMOS製造プ
ロセスによつて集積化されることができる。
５，３６，３５′，３６′が例えばＮチヤンネル
MOSFETであり、トランジスタ３７，３８，３
７′，３８′が例えばＰチヤンネルMOSFETであ
れば、CMOS技術でセンス増幅器を構成でき、
メモリ・アクセスのためのアドレス・バツフア、
デコーダ、ドライバ回路等の低消費電力CMOS
周辺回路と共に半導体チツプ中にCMOS製造プ
ロセスによつて集積化されることができる。
第２図の従来のセンス増幅器５６においては、
カレントミラー（定電流）負荷回路の入力側のド
レイン・ゲート短絡されたPMOST３８の小さな
交流インピーダンスとカレントミラー負荷回路の
出力側のPMOST３７の大きな交流インピーダン
スとの差によつて、カレントミラー負荷回路の入
力側のNMOST３６とドレイン・ゲート短絡さ
れたPMOST３８とによつて小さな電圧利得が生
じ、一方カレントミラー負荷回路の出力側の
NMOST３５とPMOST３７とによつて大きな電
圧利得が生じて、NMOSTのドレイン・ゲート
間容量と上記電圧利得とによつてカレントミラー
負荷回路の入力側のNMOST３６に小さなミラ
ー積分容量が設定され、カレントミラー負荷回路
の出力側のNMOST３５に大きなミラー積分容
量が設定されるので、センス増幅器の入力端子２
４，２５のミラー容量がアンバランスとなつてい
た。
カレントミラー（定電流）負荷回路の入力側のド
レイン・ゲート短絡されたPMOST３８の小さな
交流インピーダンスとカレントミラー負荷回路の
出力側のPMOST３７の大きな交流インピーダン
スとの差によつて、カレントミラー負荷回路の入
力側のNMOST３６とドレイン・ゲート短絡さ
れたPMOST３８とによつて小さな電圧利得が生
じ、一方カレントミラー負荷回路の出力側の
NMOST３５とPMOST３７とによつて大きな電
圧利得が生じて、NMOSTのドレイン・ゲート
間容量と上記電圧利得とによつてカレントミラー
負荷回路の入力側のNMOST３６に小さなミラ
ー積分容量が設定され、カレントミラー負荷回路
の出力側のNMOST３５に大きなミラー積分容
量が設定されるので、センス増幅器の入力端子２
４，２５のミラー容量がアンバランスとなつてい
た。
その点、第３図の実施例においては、二つの増
幅器の二つの入力が逆接続された回路形式のセン
ス増幅器を採用することにより、入力端子２４に
はNMOST３５の大きなミラー・ゲート容量と
NMOST３６′の小さなミラー・ゲート容量とが
接続され、入力端子２５にはNMOST３６の小
さなミラー・ゲート容量とNMOST３５′の大き
なミラー・ゲート容量とが接続されているため、
このセンス増幅器の両入力端子２４，２５におけ
るミラー容量をほぼ等しくすることができる。
幅器の二つの入力が逆接続された回路形式のセン
ス増幅器を採用することにより、入力端子２４に
はNMOST３５の大きなミラー・ゲート容量と
NMOST３６′の小さなミラー・ゲート容量とが
接続され、入力端子２５にはNMOST３６の小
さなミラー・ゲート容量とNMOST３５′の大き
なミラー・ゲート容量とが接続されているため、
このセンス増幅器の両入力端子２４，２５におけ
るミラー容量をほぼ等しくすることができる。
また、上記に示したようにセンス増幅器の両入
力端子２４，２５におけるミラー容量をほぼ等し
くすることができるため、メモリセルからの読み
出し信号に応答したセンス増幅器の両入力端子に
おける相補入力信号の変化の応答速度をほぼ等し
くすることができる。
力端子２４，２５におけるミラー容量をほぼ等し
くすることができるため、メモリセルからの読み
出し信号に応答したセンス増幅器の両入力端子に
おける相補入力信号の変化の応答速度をほぼ等し
くすることができる。
本発明は上記実施例に限定されるものではな
く、種々の変形実施形態を採用することができ
る。
く、種々の変形実施形態を採用することができ
る。
例えば、コモンデータ線に寄生する容量による
遅延時間の増大を防ぐため、センス増幅器を複数
個コモンデータ線の分割に応じて用い、その内の
１個だけを活性化して出力信号を取り出す方法を
取ることもでき、その場合には、第３図に示した
インバータ回路例えば、５７，５８を選択のロジ
ツク部に置きかえればよい。
遅延時間の増大を防ぐため、センス増幅器を複数
個コモンデータ線の分割に応じて用い、その内の
１個だけを活性化して出力信号を取り出す方法を
取ることもでき、その場合には、第３図に示した
インバータ回路例えば、５７，５８を選択のロジ
ツク部に置きかえればよい。
以上説明したように、本発明によれば、センス
増幅器の２つの増幅回路の出力と後段の回路の入
力との間に配置された２本の信号線にそれぞれ同
相の雑音が誘起されたとしても、後段の回路が２
本の信号線の同相信号成分に感応しずらい回路構
成であるため、後段の回路の出力端子における雑
音成分を低減することが可能となる。
増幅器の２つの増幅回路の出力と後段の回路の入
力との間に配置された２本の信号線にそれぞれ同
相の雑音が誘起されたとしても、後段の回路が２
本の信号線の同相信号成分に感応しずらい回路構
成であるため、後段の回路の出力端子における雑
音成分を低減することが可能となる。
第１図は従来のメモリ装置の一例を示す要部構
成図、第２図は従来のセンス増幅器部及び出力バ
ツフア回路部の構成の一例を示す回路図、第３図
は本発明のセンス増幅器部及び出力バツフア回路
部の構成の一実施例を示す回路図である。 ＜符号の説明＞、１，２……メモリセル群（メ
モリプレーン）、３……単位回路（メモリセル）、
１２……テコーダ、１７，１８，３２，３３……
コモンデータ線、２３……センス増幅器、２４，
２５……センス増幅器の入力端子、３４，３４…
…出力バツフア回路、３５，３６，３５′，３
６′……差動形ペアを構成する素子、３７，３８，
３７′，３８′……負荷用素子、４０，４０′……
センス増幅器の出力端子、５６……増幅回路。
成図、第２図は従来のセンス増幅器部及び出力バ
ツフア回路部の構成の一例を示す回路図、第３図
は本発明のセンス増幅器部及び出力バツフア回路
部の構成の一実施例を示す回路図である。 ＜符号の説明＞、１，２……メモリセル群（メ
モリプレーン）、３……単位回路（メモリセル）、
１２……テコーダ、１７，１８，３２，３３……
コモンデータ線、２３……センス増幅器、２４，
２５……センス増幅器の入力端子、３４，３４…
…出力バツフア回路、３５，３６，３５′，３
６′……差動形ペアを構成する素子、３７，３８，
３７′，３８′……負荷用素子、４０，４０′……
センス増幅器の出力端子、５６……増幅回路。
Claims (1)
- 【特許請求の範囲】 １ メモリセルと、該メモリセルから読み出され
た信号を増幅するためのセンス増幅器とを具備し
てなるメモリ装置において、 該センス増幅器は第１、第２、第３、第４のト
ランジスタと、該第１、第２、第３、第４のトラ
ンジスタと逆導電型の第５、第６、第７、第８の
トランジスタとを有し、上記第１、第２、第３、
第４のトランジスタのソースが第１動作電位点に
接続され、上記第５、第６、第７、第８のトラン
ジスタのソースが第２動作電位点に接続され、上
記第１のトランジスタのドレインと上記第５のト
ランジスタのドレインとが接続され、上記第２の
トランジスタのドレインと上記第６のトランジス
タのドレインとが接続され、上記第３のトランジ
スタのドレインと上記第７のトランジスタのドレ
インとが接続され、上記第４のトランジスタのド
レインと上記第８のトランジスタのドレインとが
接続され、上記第６のトランジスタのゲートとド
レインとが接続され、上記第７のトランジスタの
ゲートとドレインとが接続され、上記第１のトラ
ンジスタのゲートと上記第３のトランジスタのゲ
ートとが接続され、上記第２のトランジスタのゲ
ートと上記第４のトランジスタのゲートとが接続
されてなり、上記第１のトランジスタのドレイン
から第１増幅信号を得、上記第４のトランジスタ
のドレインから第２増幅信号を得るように構成さ
れ、 上記センス増幅器の上記第１増幅信号と上記第
２増幅信号とはそれぞれ第１信号線と第２信号線
とを介して後段の回路の第１入力と第２入力とに
伝達されることを特徴とするメモリ装置。 ２ 上記第１、第２、第３、第４のトランジスタ
のソースと上記第１動作電位点との間には制御信
号によつて制御されるスイツチ手段が接続されて
なることを特徴とする特許請求の範囲第１項記載
のメモリ装置。 ３ 上記スイツチ手段は第９のトランジスタによ
つて構成され、上記第１乃至第８のトランジスタ
に流れる電流のみによつて実質的に設定されてな
ることを特徴とする特許請求の範囲第２項記載の
メモリ装置。 ４ 上記後段の回路は上記第１入力と上記第２入
力の差信号成分に対して高い感度を有し、上記第
１入力と上記第２入力の同相信号成分に対して低
い感度を有する回路であることを特徴とする特許
請求の範囲第１項乃至第３項のいずれかに記載の
メモリ装置。 ５ 上記後段の回路は出力バツフア回路であるこ
とを特徴とする特許請求の範囲第４項記載のメモ
リ装置。 ６ アクセスされたメモリセルからの読み出し信
号を伝達するコモンデータ線を介して上記メモリ
セルから読み出された信号が上記センス増幅器の
上記第１と第３のトランジスタのゲートと上記第
２と第４のトランジスタのゲートとに伝達される
ことを特徴とする特許請求の範囲第１項乃至第５
項のいずれかに記載のメモリ装置。 ７ メモリセルと、該メモリセルから読み出され
た信号を増幅するためのセンス増幅器とを具備し
てなるメモリ装置において、 該センス増幅器は第１、第２、第３、第４のト
ランジスタと、該第１、第２、第３、第４のトラ
ンジスタと逆導電型の第５、第６、第７、第８の
トランジスタとを有し、上記第１のトランジスタ
のゲートと上記第３のトランジスタのゲートとが
接続され、上記第２のトランジスタのゲートと上
記第４のトランジスタのゲートとが接続され、上
記第６のトランジスタのゲートとドレインとが接
続され、上記第７のトランジスタのゲートとドレ
インとが接続されてなり、上記第２のトランジス
タのドレインの電流に応答した電圧が上記第６の
トランジスタのソース・ドレイン間に発生され、
上記第６のトランジスタのソース・ドレイン間に
発生された該電圧が上記第５のトランジスタのソ
ース・ゲート間に印加されることにより上記第５
のトランジスタのドレインに流れる電流が設定さ
れ、上記第３のトランジスタのドレインの電流に
応答した電圧が上記第７のトランジスタのソー
ス・ドレイン間に発生され、上記第７のトランジ
スタのソース・ドレイン間に発生された該電圧が
上記第８のトランジスタのソース・ゲート間に印
加されることにより上記第８のトランジスタのド
レインに流れる電流が設定され、上記第１のトラ
ンジスタのドレインに流れる電流と上記第５のト
ランジスタのドレインに流れる電流との差電流に
よつて第１増幅信号を得、上記第４のトランジス
タのドレインに流れる電流と上記第８のトランジ
スタのドレインに流れる電流との差電流によつて
第２増幅信号を得るように構成され、 上記センサ増幅器の上記第１増幅信号と上記第
２増幅信号とはそれぞれ第１信号線と第２信号線
とを介して後段の回路の第１入力と第２入力とに
伝達されることを特徴とするメモリ装置。 ８ 上記第１、第２、第３、第４のトランジスタ
のソースが第１動作電位点に接続され、上記第
５、第６、第７、第８のトランジスタのソースが
第２動作電位点に接続されてなることを特徴とす
る特許請求の範囲第７項記載のメモリ装置。 ９ 上記第１、第２、第３、第４のトランジスタ
のソースと上記第１動作電位点との間には制御信
号によつて制御されるスイツチ手段が接続されて
なることを特徴とする特許請求の範囲第８項記載
のメモリ装置。 １０ 上記スイツチ手段は第９のトランジスタに
よつて構成され、上記第１乃至第８のトランジス
タに流れる動作電流は該第９のトランジスタに流
れる電流のみによつて実質的に設定されてなるこ
とを特徴とする特許請求の範囲第９項記載のメモ
リ装置。 １１ 上記後段の回路は上記第１入力と上記第２
入力の差信号成分に対して高い感度を有し、上記
第１入力と上記第２入力の同相信号成分に対して
低い感度を有する回路であることを特徴とする特
許請求の範囲第７項乃至第１０項のいずれかに記
載のメモリ装置。 １２ 上記後段の回路は出力バツフア回路である
ことを特徴とする特許請求の範囲第１１項記載の
メモリ装置。 １３ アクセスされたメモリセルからの読み出し
信号を伝達するコモンデータ線を介して上記メモ
リセルから読み出された信号が上記センス増幅器
の上記第１と第３のトランジスタのゲートと上記
第２と第４のトランジスタのゲートとに伝達され
ることを特徴とする特許請求の範囲第７項乃至第
１２項のいずれかに記載のメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59016106A JPS59139193A (ja) | 1984-02-02 | 1984-02-02 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59016106A JPS59139193A (ja) | 1984-02-02 | 1984-02-02 | メモリ装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1006003A Division JPH023178A (ja) | 1989-01-17 | 1989-01-17 | メモリ装置 |
| JP1006004A Division JPH023179A (ja) | 1989-01-17 | 1989-01-17 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59139193A JPS59139193A (ja) | 1984-08-09 |
| JPH0259559B2 true JPH0259559B2 (ja) | 1990-12-12 |
Family
ID=11907260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59016106A Granted JPS59139193A (ja) | 1984-02-02 | 1984-02-02 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59139193A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01130388A (ja) * | 1987-11-16 | 1989-05-23 | Nec Corp | 半導体記憶装置 |
| JP4721776B2 (ja) | 2004-07-13 | 2011-07-13 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS528734A (en) * | 1975-07-02 | 1977-01-22 | Fairchild Camera Instr Co | Differential sensing amplifier |
| JPS53149733A (en) * | 1977-06-01 | 1978-12-27 | Toshiba Corp | Mos dynamic memory device |
-
1984
- 1984-02-02 JP JP59016106A patent/JPS59139193A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS528734A (en) * | 1975-07-02 | 1977-01-22 | Fairchild Camera Instr Co | Differential sensing amplifier |
| JPS53149733A (en) * | 1977-06-01 | 1978-12-27 | Toshiba Corp | Mos dynamic memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59139193A (ja) | 1984-08-09 |
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