JPH0321998B2 - - Google Patents
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- JPH0321998B2 JPH0321998B2 JP1006003A JP600389A JPH0321998B2 JP H0321998 B2 JPH0321998 B2 JP H0321998B2 JP 1006003 A JP1006003 A JP 1006003A JP 600389 A JP600389 A JP 600389A JP H0321998 B2 JPH0321998 B2 JP H0321998B2
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- 230000000295 complement effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
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- 238000005516 engineering process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、スタテイツク型MOSメモリ装置の
如きメモリ装置に関するものである。
如きメモリ装置に関するものである。
第１図は従来のスタテイツク型MOSメモリ装
置の一例を示すもので、その要部構成図である。
置の一例を示すもので、その要部構成図である。
第１図において、１，２はメモリセル群（メモ
リプレーン）で、その単位回路（メモリセル）３
は、４，５，６，７の４つのMOSトランジスタ
（以下MOSTと略記する）と８，９の抵抗より成
る。このメモリセルはワード線１０，１１を駆動
するデコーダ１２でアクセスされ、出力信号はデ
ータ線１３，１４に微少な電位差として現われ、
スイツチ用MOST１５，１６を通してコモンデ
ータ線１７，１８に現われる。このコモンデータ
線１７，１８にはすべてのスイツチMOSTのド
レインが接続されるため、寄生容量が大きくな
り、メモリ装置の高速動作に妨げとなる。このた
め、通常、このコモンデータ線をMOSTを用い
て複数個に分割して性能向上を図つている。第１
図では、例として、２分割したものを示してい
る。前記の微少な信号は、したがつて１９，２０
あるいは２１，２２のMOSTのどちらかをオン
させることで選択し、センス増幅器２３の入力端
子２４，２５に供給される。２６，２７及び２
８，２９，３０，３１のMOSTはデータ線１３，
１４及びコモンデータ線１７，１８，３２，３３
を所定の電位に保つための負荷である。なお、３
４は出力バツフア回路である。
リプレーン）で、その単位回路（メモリセル）３
は、４，５，６，７の４つのMOSトランジスタ
（以下MOSTと略記する）と８，９の抵抗より成
る。このメモリセルはワード線１０，１１を駆動
するデコーダ１２でアクセスされ、出力信号はデ
ータ線１３，１４に微少な電位差として現われ、
スイツチ用MOST１５，１６を通してコモンデ
ータ線１７，１８に現われる。このコモンデータ
線１７，１８にはすべてのスイツチMOSTのド
レインが接続されるため、寄生容量が大きくな
り、メモリ装置の高速動作に妨げとなる。このた
め、通常、このコモンデータ線をMOSTを用い
て複数個に分割して性能向上を図つている。第１
図では、例として、２分割したものを示してい
る。前記の微少な信号は、したがつて１９，２０
あるいは２１，２２のMOSTのどちらかをオン
させることで選択し、センス増幅器２３の入力端
子２４，２５に供給される。２６，２７及び２
８，２９，３０，３１のMOSTはデータ線１３，
１４及びコモンデータ線１７，１８，３２，３３
を所定の電位に保つための負荷である。なお、３
４は出力バツフア回路である。
上記構成のメモリ装置において、コモンデータ
線１７，１８，３２，３３の微少信号を増幅する
センス増幅器２３及び出力バツフア回路３４とし
て、従来、第２図に示す回路が用いられてきた。
図において２４，２５はセンス増幅器２３の入力
端子で、コモンデータ線（第１図１７，１８，３
２，３３）からの信号が入力される。３５，３６
は入力端子２４，２５の微少な差動電位を受ける
１対の差動接続のＮ型MOST（以下NMOSTと略
記する）で、３７，３８はＰ型MOST（以下
PMOSTと略記する）で負荷（負荷用素子）とな
つている。PMOST３８のゲートとドレインは共
通接続され、PMOST３７，３８は定電流源とし
て動作する。すなわち、PMOST３７，３８は
NMOS３５，３６のドレインの負荷として動作
する。
線１７，１８，３２，３３の微少信号を増幅する
センス増幅器２３及び出力バツフア回路３４とし
て、従来、第２図に示す回路が用いられてきた。
図において２４，２５はセンス増幅器２３の入力
端子で、コモンデータ線（第１図１７，１８，３
２，３３）からの信号が入力される。３５，３６
は入力端子２４，２５の微少な差動電位を受ける
１対の差動接続のＮ型MOST（以下NMOSTと略
記する）で、３７，３８はＰ型MOST（以下
PMOSTと略記する）で負荷（負荷用素子）とな
つている。PMOST３８のゲートとドレインは共
通接続され、PMOST３７，３８は定電流源とし
て動作する。すなわち、PMOST３７，３８は
NMOS３５，３６のドレインの負荷として動作
する。
いま、入力端子２４，２５にそれぞれVcc−
Vth、Vcc−Vth−ΔVの電位が与えられるものとす
る。但しVcc：電源電圧、Vth：例えば第１図の
NMOST３６のしきい電圧、ΔV：メモリセルが
アクセスされた時に生ずる微小電位差（以下にお
いても同様とする）である。そのとき節点３９は
高電位に移行し、PMOST３７に流れる電流を減
少せしめ、節点（センス増幅器の出力端子）４０
の電位をより低下させる。NMOST４１はその
ゲート端子４２が起動制御パルス信号によつて高
電位になつた時だけ動作状態とするスイツチであ
る。このようにしてセンス増幅器の出力端子４０
には信号が出力され、その信号はインバータ回路
４３，４４によりさらに増幅され、出力バツフア
回路３４に伝達される。
Vth、Vcc−Vth−ΔVの電位が与えられるものとす
る。但しVcc：電源電圧、Vth：例えば第１図の
NMOST３６のしきい電圧、ΔV：メモリセルが
アクセスされた時に生ずる微小電位差（以下にお
いても同様とする）である。そのとき節点３９は
高電位に移行し、PMOST３７に流れる電流を減
少せしめ、節点（センス増幅器の出力端子）４０
の電位をより低下させる。NMOST４１はその
ゲート端子４２が起動制御パルス信号によつて高
電位になつた時だけ動作状態とするスイツチであ
る。このようにしてセンス増幅器の出力端子４０
には信号が出力され、その信号はインバータ回路
４３，４４によりさらに増幅され、出力バツフア
回路３４に伝達される。
出力バツフア回路３４は出力トランジスタ４
５，４６、書き込み信号とチツプセレクト信号で
作られる信号・CSで制御されるロジツク部４
７，４８、インバータ回路４９，５０で構成さ
れ、センス増幅器２３の出力信号がインバータ回
路４３を介して得られる信号５１と、さらにイン
バータ回路４４を介して得られる信号５２の２つ
の信号が入力される。なお、５３は上記出力バツ
フア回路３４の出力端子である。
５，４６、書き込み信号とチツプセレクト信号で
作られる信号・CSで制御されるロジツク部４
７，４８、インバータ回路４９，５０で構成さ
れ、センス増幅器２３の出力信号がインバータ回
路４３を介して得られる信号５１と、さらにイン
バータ回路４４を介して得られる信号５２の２つ
の信号が入力される。なお、５３は上記出力バツ
フア回路３４の出力端子である。
しかしながら、本発明者等の検討の結果、上記
構成のセンス増幅器及び出力バツフア回路を備え
た従来のメモリ装置は、下記の如き種々の問題点
があることが明らかとされた。すなわち、 センス増幅器２３の出力を後段の出力バツフ
ア回路３４のインバータ回路４３の入力との間
には１本の信号出力線しかないため、この１本
の信号出力線には雑音（例えば、スイツチ
MOST４１のゲート端子４２に供給される制
御パルスに起因する雑音等）が誘起され易く、
この雑音に応答して出力バツフア回路３４の出
力MOST４５，４６の一方が導通して出力端
子５３に雑音成分が生じること。
構成のセンス増幅器及び出力バツフア回路を備え
た従来のメモリ装置は、下記の如き種々の問題点
があることが明らかとされた。すなわち、 センス増幅器２３の出力を後段の出力バツフ
ア回路３４のインバータ回路４３の入力との間
には１本の信号出力線しかないため、この１本
の信号出力線には雑音（例えば、スイツチ
MOST４１のゲート端子４２に供給される制
御パルスに起因する雑音等）が誘起され易く、
この雑音に応答して出力バツフア回路３４の出
力MOST４５，４６の一方が導通して出力端
子５３に雑音成分が生じること。
センス増幅器２３から１本の出力線しか出て
いないため、出力バツフア回路３４への２本の
入力信号５１，５２をインバータ回路を介して
作る必要があること。
いないため、出力バツフア回路３４への２本の
入力信号５１，５２をインバータ回路を介して
作る必要があること。
２本の入力信号５１，５２間に必然的に遅延
が生じ、出力トランジスタ４５，４６への入力
信号５４，５５の位相を合わせ、上記出力トラ
ンジスタ４５，４６で費やされる貫通電流を減
らすためには、ロジツク部４７，４８及びイン
バータ回路４９，５０で位相を合わせる必要が
あり、回路設計が複雑になること。
が生じ、出力トランジスタ４５，４６への入力
信号５４，５５の位相を合わせ、上記出力トラ
ンジスタ４５，４６で費やされる貫通電流を減
らすためには、ロジツク部４７，４８及びイン
バータ回路４９，５０で位相を合わせる必要が
あり、回路設計が複雑になること。
出力トランジスタの入力信号５４，５５の位
相を合わせる必要性から、必然的に信号５１に
比べ遅い信号５２で全体の遅延時間が決まつて
くること。
相を合わせる必要性から、必然的に信号５１に
比べ遅い信号５２で全体の遅延時間が決まつて
くること。
従つて、本発明の目的とするところは、上記の
問題点を解消し、雑音の影響を受けにくく高速で
動作するメモリ装置を提供することにある。
問題点を解消し、雑音の影響を受けにくく高速で
動作するメモリ装置を提供することにある。
上記の目的を達成するために本発明のメモリ装
置においては、センス増幅器の増幅回路部を、２
つの入力端子の微小な差動電位を受ける従来の増
幅回路（第２図に破線で囲んで示した部分）５６
を２組用い、この２つの増幅回路の出力と後段の
出力バツフア回路の入力との間に２本の信号線を
配置し、この２本の信号線に得られる同位相で逆
相の２つの増幅信号に後段の出力バツフアの２つ
の出力トランジスタを応答せしめるものである。
置においては、センス増幅器の増幅回路部を、２
つの入力端子の微小な差動電位を受ける従来の増
幅回路（第２図に破線で囲んで示した部分）５６
を２組用い、この２つの増幅回路の出力と後段の
出力バツフア回路の入力との間に２本の信号線を
配置し、この２本の信号線に得られる同位相で逆
相の２つの増幅信号に後段の出力バツフアの２つ
の出力トランジスタを応答せしめるものである。
２つの増幅回路の出力と後段の回路の入力との
間に配置された２本の信号線の一方に雑音が誘起
される場合は、他方にもこの雑音と同相の雑音が
誘起される。しかし、後段の出力バツフア回路は
２本の信号線の差信号成分には応答するが、この
２本の信号線の同相信号成分には感応しずらい回
路構成であるため、後段の出力バツフア回路の出
力端子における雑音成分を低減することが可能と
なる。
間に配置された２本の信号線の一方に雑音が誘起
される場合は、他方にもこの雑音と同相の雑音が
誘起される。しかし、後段の出力バツフア回路は
２本の信号線の差信号成分には応答するが、この
２本の信号線の同相信号成分には感応しずらい回
路構成であるため、後段の出力バツフア回路の出
力端子における雑音成分を低減することが可能と
なる。
また、従来の第２図の論理反転用インバータ回
路４４を用いることなく、後段の出力バツフア回
路３４の２つの出力トランジスタ４５，４６の入
力を駆動するための逆相の２つの増幅信号の位相
が整うので、貫通伝流が低減されるとともに、高
速のメモリ動作が実現される。
路４４を用いることなく、後段の出力バツフア回
路３４の２つの出力トランジスタ４５，４６の入
力を駆動するための逆相の２つの増幅信号の位相
が整うので、貫通伝流が低減されるとともに、高
速のメモリ動作が実現される。
以下本発明を実施例によつて詳細に説明する。
第３図は本発明のメモリ装置に使用するセンス
増幅器及び出力バツフア回路の一構成例を示す回
路図である。
増幅器及び出力バツフア回路の一構成例を示す回
路図である。
第３図において、前出のものと同一符号及び同
一記号のものは同一または均等部分を示すものと
し、説明は適宜省略する。また、３５，３６及び
３５′，３６′はそれぞれメモリセルから読み出さ
れた微小な差動電位を受ける一対のNMOSTで
あり、３７，３８及び３７′，３８′は負荷となる
PMOSTである。すなわち、第２図に破線で囲ん
で示した部分５６が２組対称に接続されている。
PMOST３８，３８′はいずれもゲートとドレイ
ンが共通接続されることによりPMOST３８，３
８′，３７，３７′は定電流源として動作するの
で、高速のスイツチングを行なうことができる。
また、PMOST３８，３８′，３７，３７′のソー
スに接続されたNMOST４１は、そのゲート端
子４２に、高レベル（“１”）の制御パルス信号が
供給された時だけセンス増幅器を動作状態とする
スイツチである。上記構成のセンス増幅器は２つ
の出力端子４０，４０′を有し、そこからの出力
信号はそれぞれ並列に設けたインバータ回路５
７，５８に導かれて増幅され、出力バツフア回路
３４に伝達される。
一記号のものは同一または均等部分を示すものと
し、説明は適宜省略する。また、３５，３６及び
３５′，３６′はそれぞれメモリセルから読み出さ
れた微小な差動電位を受ける一対のNMOSTで
あり、３７，３８及び３７′，３８′は負荷となる
PMOSTである。すなわち、第２図に破線で囲ん
で示した部分５６が２組対称に接続されている。
PMOST３８，３８′はいずれもゲートとドレイ
ンが共通接続されることによりPMOST３８，３
８′，３７，３７′は定電流源として動作するの
で、高速のスイツチングを行なうことができる。
また、PMOST３８，３８′，３７，３７′のソー
スに接続されたNMOST４１は、そのゲート端
子４２に、高レベル（“１”）の制御パルス信号が
供給された時だけセンス増幅器を動作状態とする
スイツチである。上記構成のセンス増幅器は２つ
の出力端子４０，４０′を有し、そこからの出力
信号はそれぞれ並列に設けたインバータ回路５
７，５８に導かれて増幅され、出力バツフア回路
３４に伝達される。
センス増幅器の入力端子２４の電圧が入力端子
２５の電圧より高レベルとなると、MOST３５
の導通度が増し、MOST３５′の導通度が下がる
ので、ほぼ同時にセンス増幅器の出力端子４０，
４０′はそれぞれ低レベル、高レベルに向かつて
変化する。この出力端子４０，４０′は２本の信
号線Ｌ１，Ｌ２を介してインバータ回路５７，５
８の入力に伝達されるので、このインバータ回路
５７，５８の出力はほぼ同時に高レベル、低レベ
ルにそれぞれ変化する。
２５の電圧より高レベルとなると、MOST３５
の導通度が増し、MOST３５′の導通度が下がる
ので、ほぼ同時にセンス増幅器の出力端子４０，
４０′はそれぞれ低レベル、高レベルに向かつて
変化する。この出力端子４０，４０′は２本の信
号線Ｌ１，Ｌ２を介してインバータ回路５７，５
８の入力に伝達されるので、このインバータ回路
５７，５８の出力はほぼ同時に高レベル、低レベ
ルにそれぞれ変化する。
従つて、出力制御信号・CSが高レベルの場
合は、NANDゲート回路４７，４８の出力はほ
ぼ同時に高レベル、低レベルにそれぞれ変化し、
インバータ回路４９，５０の出力５４，５５もほ
ぼ同時にそれぞれ低レベル、高レベルに変化す
る。かくして、出力MOST４５，４６はほぼ同
時にそれぞれ非導通状態、導通状態となつて、出
力端子５３にほぼ接地レベルの出力信号が現われ
る。
合は、NANDゲート回路４７，４８の出力はほ
ぼ同時に高レベル、低レベルにそれぞれ変化し、
インバータ回路４９，５０の出力５４，５５もほ
ぼ同時にそれぞれ低レベル、高レベルに変化す
る。かくして、出力MOST４５，４６はほぼ同
時にそれぞれ非導通状態、導通状態となつて、出
力端子５３にほぼ接地レベルの出力信号が現われ
る。
一方、センス増幅器のの入力端子２４，２５の
電圧関係が上記と逆の場合は、上記と逆に出力端
子５３にほぼ電源電圧Vccのレベルの出力信号が
現われる。
電圧関係が上記と逆の場合は、上記と逆に出力端
子５３にほぼ電源電圧Vccのレベルの出力信号が
現われる。
以上説明したように、第３図の実施例において
は、従来の第２図の論理反転用インバータ回路４
４を用いることなく、後段の出力バツフア回路３
４の２つの出力トランジスタ４５，４６の入力を
駆動するための逆相の２つの増幅信号の位相が整
うので、貫通電流が低減されるとともに、高速の
メモリ動作が実現される。
は、従来の第２図の論理反転用インバータ回路４
４を用いることなく、後段の出力バツフア回路３
４の２つの出力トランジスタ４５，４６の入力を
駆動するための逆相の２つの増幅信号の位相が整
うので、貫通電流が低減されるとともに、高速の
メモリ動作が実現される。
また、本実施例においては、NMOST３５，
３６，３５′，３６′のドレイン負荷である
PMOST３７，３８，３７′，３８′は入力端子２
４，２５の差信号に応答して出力端子４０，４
０′を高速充電し、一方この入力端子２４，２５
の差信号に応答してNMOST３５，３６，３
５′，３６′は出力を高速放電するので、高速のメ
モリ動作が実現される。
３６，３５′，３６′のドレイン負荷である
PMOST３７，３８，３７′，３８′は入力端子２
４，２５の差信号に応答して出力端子４０，４
０′を高速充電し、一方この入力端子２４，２５
の差信号に応答してNMOST３５，３６，３
５′，３６′は出力を高速放電するので、高速のメ
モリ動作が実現される。
さらに、本実施例においては、２本の信号線Ｌ
１，Ｌ２に同相の雑音が誘起されたとしても、後
段の出力バツフア回路の出力MOST４５，４６
のゲートはこの雑音に応答して同相で制御され、
その導通度も同様に変化するので、出力端子５３
に伝達される雑音成分を大幅に低減することがで
きる。
１，Ｌ２に同相の雑音が誘起されたとしても、後
段の出力バツフア回路の出力MOST４５，４６
のゲートはこの雑音に応答して同相で制御され、
その導通度も同様に変化するので、出力端子５３
に伝達される雑音成分を大幅に低減することがで
きる。
また、第３図の実施例の回路を構成するモノリ
シツク集積回路においては、二つの出力４０，４
０′の直流バランスを得やすいという利点を有す
る。
シツク集積回路においては、二つの出力４０，４
０′の直流バランスを得やすいという利点を有す
る。
また、第３図の実施例においては、二対の差動
対接続NMOST３５，３６，３５′，３６′のソ
ースにはMOST４１のみからなるスイツチ手段
が接続されているため、NMOST３５，３６の
ソースとNMOST３５′，３６′のソースとにそ
れぞれ別々のスイツチ手段を設けた場合と比較し
て、回路素子数が削減されるばかりか、二つの出
力４０，４０′の直流バランスを得やすいという
利点を有する。
対接続NMOST３５，３６，３５′，３６′のソ
ースにはMOST４１のみからなるスイツチ手段
が接続されているため、NMOST３５，３６の
ソースとNMOST３５′，３６′のソースとにそ
れぞれ別々のスイツチ手段を設けた場合と比較し
て、回路素子数が削減されるばかりか、二つの出
力４０，４０′の直流バランスを得やすいという
利点を有する。
本発明は上記実施例に限定されるものではな
く、種々の変形実施形態を採用することができ
る。
く、種々の変形実施形態を採用することができ
る。
例えば、コモンデータ線に寄生する容量による
遅延時間の増大を防ぐため、センス増幅器を複数
個コモンデータ線の分割に応じて用い、その内の
１個だけを活性化して出力信号を取り出す方法を
取ることもでき、その場合には、第３図に示した
インバータ回路例えば、５７，５８を選択のロジ
ツク部に置きかえればよい。
遅延時間の増大を防ぐため、センス増幅器を複数
個コモンデータ線の分割に応じて用い、その内の
１個だけを活性化して出力信号を取り出す方法を
取ることもでき、その場合には、第３図に示した
インバータ回路例えば、５７，５８を選択のロジ
ツク部に置きかえればよい。
〔発明の効果〕
以上説明したように、本発明によれば、センス
増幅器の２つの増幅回路の出力と後段の回路の入
力との間に配置された２本の信号線にそれぞれ同
相の雑音が誘起されたとしても、後段の回路が２
本の信号線の同相信号成分に感応しずらい回路構
成であるため、後段の回路の出力端子における雑
音成分を低減することが可能となり、また後段の
出力バツフア回路の２つの出力トランジスタを駆
動するための逆相の増幅信号の位相が整うので、
貫通電流が低減されるとともに、高速のメモリ動
作が実現される。
増幅器の２つの増幅回路の出力と後段の回路の入
力との間に配置された２本の信号線にそれぞれ同
相の雑音が誘起されたとしても、後段の回路が２
本の信号線の同相信号成分に感応しずらい回路構
成であるため、後段の回路の出力端子における雑
音成分を低減することが可能となり、また後段の
出力バツフア回路の２つの出力トランジスタを駆
動するための逆相の増幅信号の位相が整うので、
貫通電流が低減されるとともに、高速のメモリ動
作が実現される。
第１図は従来のメモリ装置の一例を示す要部構
成図、第２図は従来のセンス増幅器部及び出力バ
ツフア回路部の構成の一例を示す回路図、第３図
は本発明のセンス増幅器部及び出力バツフア回路
部の構成の一実施例を示す回路図である。 ＜符号の説明＞、１，２……メモリセル群（メ
モリプレーン）、３……単位回路（メモリセル）、
１２……デコーダ、１７，１８，３２，３３……
コモンデータ線、２３……センス増幅器、２４，
２５……センス増幅器の入力端子、３４，３４…
…出力バツフア回路、３５，３６，３５′，３
６′……差動形ペアを構成する素子、３７，３８，
３７′，３８′……負荷用素子、４０，４０′……
センス増幅器の出力端子、５６……増幅回路。
成図、第２図は従来のセンス増幅器部及び出力バ
ツフア回路部の構成の一例を示す回路図、第３図
は本発明のセンス増幅器部及び出力バツフア回路
部の構成の一実施例を示す回路図である。 ＜符号の説明＞、１，２……メモリセル群（メ
モリプレーン）、３……単位回路（メモリセル）、
１２……デコーダ、１７，１８，３２，３３……
コモンデータ線、２３……センス増幅器、２４，
２５……センス増幅器の入力端子、３４，３４…
…出力バツフア回路、３５，３６，３５′，３
６′……差動形ペアを構成する素子、３７，３８，
３７′，３８′……負荷用素子、４０，４０′……
センス増幅器の出力端子、５６……増幅回路。
Claims (1)
- 【特許請求の範囲】 １ メモリセルと、該メモリセルから読み出され
た信号を増幅するためのセンス増幅器とを具備し
てなるメモリ装置において、 該センス増幅器は第１、第２、第３、第４のト
ランジスタと、該第１、第２、第３、第４のトラ
ンジスタと逆導電型の第５、第６、第７、第８の
トランジスタとを有し、上記第１、第２、第３、
第４のトランジスタのソースが第１動作電位点に
接続され、上記第５、第６、第７、第８のトラン
ジスタのソースが第２動作電位点に接続され、上
記第１のトランジスタのドレインと上記第５のト
ランジスタのドレインとが接続され、上記第２の
トランジスタのドレインと上記第６のトランジス
タのドレインとが接続され、上記第３のトランジ
スタのドレインと上記第７のトランジスタのドレ
インとが接続され、上記第４のトランジスタのド
レインと上記第８のトランジスタのドレインとが
接続され、上記第６のトランジスタのゲートとド
レインとが接続され、上記第７のトランジスタの
ゲートとドレインとが接続され、上記第１のトラ
ンジスタのゲートと上記第３のトランジスタのゲ
ートとが接続され、上記第２のトランジスタのゲ
ートと上記第４のトランジスタのゲートとが接続
されてなり、上記第１のトランジスタのドレイン
から第１増幅信号を得、上記第４のトランジスタ
のドレインから第２増幅信号を得るように構成さ
れ、 上記センス増幅器の上記第１増幅信号と上記第
２増幅信号とはそれぞれ第１信号線と第２信号線
とを介して後段の回路の第１入力と第２入力とに
伝達され、 上記後段の回路は上記第１動作電位点と上記第
２動作電位点との間に直列接続された第９と第10
のトランジスタを具備し、上記後段の回路の上記
第１入力と該第９のトランジスタの制御入力との
間に接続された論理回路数と上記後段の回路の上
記第２入力と該第10のトランジスタの制御入力と
の間に接続された論理回路数とを等しく設定する
ことにより、上記第９と第10のトランジスタの上
記制御入力を実質的に位相差の無い相互に逆相の
相補信号で駆動することを特徴とするメモリ装
置。 ２ 上記第１、第２、第３、第４のトランジスタ
のソースと上記第１動作電位点との間には制御信
号によつて制御されるスイツチ手段が接続されて
なることを特徴とする特許請求の範囲第１項記載
のメモリ装置。 ３ 上記スイツチ手段は第11のトランジスタによ
つて構成され、上記第１乃至第８のトランジスタ
に流れる動作電流は該第11のトランジスタに流れ
る電流のみによつて実質的に設定されてなること
を特徴とする特許請求の範囲第２項記載のメモリ
装置。 ４ 上記後段の回路は上記第１入力と上記第２入
力の差信号成分に対して高い感度を有し、上記第
１入力と上記第２入力の同相信号成分に対して低
い感度を有する回路であることを特徴とする特許
請求の範囲第１項乃至第３項のいずれかに記載の
メモリ装置。 ５ 上記後段の回路は出力バツフア回路であるこ
とを特徴とする特許請求の範囲第４項記載のメモ
リ装置。 ６ アクセスされたメモリセルからの読み出し信
号を伝達するコモンデータ線を介して上記メモリ
セルから読み出された信号が上記センス増幅器の
上記第１と第３のトランジスタのゲートと上記第
２と第４のトランジスタのゲートとに伝達される
ことを特徴とする特許請求の範囲第１項乃至第５
項のいずれかに記載のメモリ装置。 ７ メモリセルと、該メモリセルから読み出され
た信号を増幅するためのセンス増幅器とを具備し
てなるメモリ装置において、 該センス増幅器は第１、第２、第３、第４のト
ランジスタと、該第１、第２、第３、第４のトラ
ンジスタと逆導電型の第５、第６、第７、第８の
トランジスタとを有し、上記第１、第２、第３、
第４のトランジスタのソースが第１動作電位点に
接続され、上記第５、第６、第７、第８のトラン
ジスタのソースが第２動作電位点に接続され、上
記第１のトランジスタのゲートと上記第３のトラ
ンジスタのゲートとが接続され、上記第２のトラ
ンジスタのゲートと上記第４のトランジスタのゲ
ートとが接続されてなり、上記第２のトランジス
タのドレインの電流に応答した電圧が上記第６の
トランジスタのソース・ドレイン間に発生され、
上記第６のトランジスタのソース・ドレイン間に
発生された該電圧が上記第５のトランジスタのソ
ース・ゲート間に印加されることにより上記第５
のトランジスタのドレインに流れる電流が設定さ
れ、上記第３のトランジスタのドレインの電流に
応答した電圧が上記第７のトランジスタのソー
ス・ドレイン間に発生され、上記第７のトランジ
スタのソース・ドレイン間に発生された該電圧が
上記第８のトランジスタのソース・ゲート間に印
加されることにより上記第８のトランジスタのド
レインに流れる電流が設定され、上記第１のトラ
ンジスタのドレインに流れる電流と上記第５のト
ランジスタのドレインに流れる電流との差電流に
よつて第１増幅信号を得、上記第４のトランジス
タのドレインに流れる電流と上記第８のトランジ
スタのドレインに流れる電流との差電流によつて
第２増幅信号を得るように構成され、 上記センス増幅器の上記第１増幅信号と上記第
２増幅信号とはそれぞれ第１信号線と第２信号線
とを介して後段の回路の第１入力と第２入力とに
伝達され、 上記後段の回路は上記第１動作電位点と上記第
２動作電位点との間に直列接続された第９と第10
のトランジスタを具備し、上記後段の回路の上記
第１入力と該第９のトランジスタの制御入力との
間に接続された論理回路数と上記後段の回路の上
記第２入力と該第10のトランジスタの制御入力と
の間に接続された論理回路数とを等しく設定する
ことにより、上記第９と第10のトランジスタの上
記制御入力を実質的に位相差の無い相互に逆相の
相補信号で駆動することを特徴とするメモリ装
置。 ８ 上記第６のトランジスタのゲートとドレイン
とが接続され、上記第７のトランジスタのゲート
とドレインとが接続されてなることを特徴とする
特許請求の範囲第７項記載のメモリ装置。 ９ 上記第１、第２、第３、第４のトランジスタ
のソースと上記第１動作電位点との間には制御信
号によつて制御されるスイツチ手段が接続されて
なることを特徴とする特許請求の範囲第８項記載
のメモリ装置。 １０ 上記スイツチ手段は第11のトランジスタに
よつて構成され、上記第１乃至第８のトランジス
タに流れる動作電流は該第11のトランジスタに流
れる電流のみによつて実質的に設定されてなるこ
とを特徴とする特許請求の範囲第９項記載のメモ
リ装置。 １１ 上記後段の回路は上記第１入力と上記第２
入力の差信号成分に対して高い感度を有し、上記
第１入力と上記第２入力の同相信号成分に対して
低い感度を有する回路であることを特徴とする特
許請求の範囲第７項乃至第１０項のいずれかに記
載のメモリ装置。 １２ 上記後段の回路は出力バツフア回路である
ことを特徴とする特許請求の範囲第１１項記載の
メモリ装置。 １３ アクセスされたメモリセルからの読み出し
信号を伝達するコモンデータ線を介して上記メモ
リセルから読み出された信号が上記センス増幅器
の上記第１と第３のトランジスタのゲートと上記
第２と第４のトランジスタのゲートとに伝達され
ることを特徴とする特許請求の範囲第７項乃至第
１２項のいずれかに記載のメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006003A JPH023178A (ja) | 1989-01-17 | 1989-01-17 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006003A JPH023178A (ja) | 1989-01-17 | 1989-01-17 | メモリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59016106A Division JPS59139193A (ja) | 1984-02-02 | 1984-02-02 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH023178A JPH023178A (ja) | 1990-01-08 |
| JPH0321998B2 true JPH0321998B2 (ja) | 1991-03-25 |
Family
ID=11626571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1006003A Granted JPH023178A (ja) | 1989-01-17 | 1989-01-17 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023178A (ja) |
-
1989
- 1989-01-17 JP JP1006003A patent/JPH023178A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH023178A (ja) | 1990-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19920317 |