JPH07230692A - マルチポートメモリ - Google Patents
マルチポートメモリInfo
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- JPH07230692A JPH07230692A JP6020195A JP2019594A JPH07230692A JP H07230692 A JPH07230692 A JP H07230692A JP 6020195 A JP6020195 A JP 6020195A JP 2019594 A JP2019594 A JP 2019594A JP H07230692 A JPH07230692 A JP H07230692A
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- Japan
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- read
- memory cell
- circuit
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Abstract
(57)【要約】
【目的】 本発明は、マルチポートメモリに関し、読み
出し誤動作をなくしつつ、読み出し速度の向上及び消費
電力の低減を達成することを目的とする。 【構成】 マルチポートメモリセルは、読み出しワード
線上への読み出されワード電圧の印加で読み出されたと
き、マルチポートメモリセルの内容に応じて読み出しビ
ット線上に電位変化を生じさせないか、又は微小変化を
生じさせるマルチポートメモリにおいて、センス増幅回
路の他方の入力端に一端を接続した参照ビット線と、参
照ビット線の他端に接続されたプリチャージ回路と、参
照ビット線にマルチポートメモリセル対応に設けられ且
つマルチポートメモリセルと同じ出力回路構成とされ、
読み出しワード線によって駆動されるダミーセルと、参
照ビット線に接続されたプルアップ回路とを設けたこと
を特徴とする。
出し誤動作をなくしつつ、読み出し速度の向上及び消費
電力の低減を達成することを目的とする。 【構成】 マルチポートメモリセルは、読み出しワード
線上への読み出されワード電圧の印加で読み出されたと
き、マルチポートメモリセルの内容に応じて読み出しビ
ット線上に電位変化を生じさせないか、又は微小変化を
生じさせるマルチポートメモリにおいて、センス増幅回
路の他方の入力端に一端を接続した参照ビット線と、参
照ビット線の他端に接続されたプリチャージ回路と、参
照ビット線にマルチポートメモリセル対応に設けられ且
つマルチポートメモリセルと同じ出力回路構成とされ、
読み出しワード線によって駆動されるダミーセルと、参
照ビット線に接続されたプルアップ回路とを設けたこと
を特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、マルチポートメモリセ
ルの読み出し回路を改良したマルチポートメモリに関す
る。
ルの読み出し回路を改良したマルチポートメモリに関す
る。
【０００２】従来からマルチポートメモリを使用してデ
ータ処理を行っている。この形式のメモリにおいても、
シングルポートメモリの場合と同様、その読み出しにお
いて、タイミングマージンや、ノイズマージンが大きい
ことが要求されるし、又読み出し時間が短く、消費電流
の少ないことも要求されている。
ータ処理を行っている。この形式のメモリにおいても、
シングルポートメモリの場合と同様、その読み出しにお
いて、タイミングマージンや、ノイズマージンが大きい
ことが要求されるし、又読み出し時間が短く、消費電流
の少ないことも要求されている。
【０００３】
【従来の技術】従来のマルチポートメモリの例として第
１形式のデュアルポートメモリを図６に示す。図６に示
す第１形式のデュアルポートメモリは、マルチポートメ
モリセルの読み出し駆動によりマルチポートメモリセル
から出力される微小振幅の電圧を２本の読み出しビット
線１００1 ，１００2 の内の対応する読み出しビット線
上に出力させ、その電圧変化を前記対応する読み出しビ
ット線、例えば１０２1が接続されているセンス増幅回
路１０２1 へ供給して該センス増幅回路１０２1へ供給
されている参照電圧１０４1 との差動増幅を為して前記
マルチポートメモリセルに記憶されているビット“１”
又は“０”を高レベルの電圧、又は低レベルの電圧とし
てセンス増幅回路１０２1 から出力させることにより、
デュアルポートメモリセルの読み出しを行っている。
１形式のデュアルポートメモリを図６に示す。図６に示
す第１形式のデュアルポートメモリは、マルチポートメ
モリセルの読み出し駆動によりマルチポートメモリセル
から出力される微小振幅の電圧を２本の読み出しビット
線１００1 ，１００2 の内の対応する読み出しビット線
上に出力させ、その電圧変化を前記対応する読み出しビ
ット線、例えば１０２1が接続されているセンス増幅回
路１０２1 へ供給して該センス増幅回路１０２1へ供給
されている参照電圧１０４1 との差動増幅を為して前記
マルチポートメモリセルに記憶されているビット“１”
又は“０”を高レベルの電圧、又は低レベルの電圧とし
てセンス増幅回路１０２1 から出力させることにより、
デュアルポートメモリセルの読み出しを行っている。
【０００４】前述の読み出し駆動は、図７に示すよう
に、２本の読み出しワード線１０６1，１０６2 のいず
れか一方に所定の読み出しワード電圧を供給してＭＯＳ
トランジスタ１１０1 ，１１０2 を導通させることで行
われる。そのとき、マルチポートメモリセル１１４のラ
ッチ１１６にラッチされている内容に応じてＭＯＳトラ
ンジスタ１１３1 ，１１３2 が導通し、又は非導通とな
るから、プリチャージ回路１０７1 ，１０７2 によって
プリチャージされている読み出しビット線１００ 1 ，１
００2 の内の対応する読み出しビット線上には、デュア
ルポートメモリセル１１４のラッチ１１６に記憶されて
いるビットの内容に従った微小振幅の電圧が現れれる。
に、２本の読み出しワード線１０６1，１０６2 のいず
れか一方に所定の読み出しワード電圧を供給してＭＯＳ
トランジスタ１１０1 ，１１０2 を導通させることで行
われる。そのとき、マルチポートメモリセル１１４のラ
ッチ１１６にラッチされている内容に応じてＭＯＳトラ
ンジスタ１１３1 ，１１３2 が導通し、又は非導通とな
るから、プリチャージ回路１０７1 ，１０７2 によって
プリチャージされている読み出しビット線１００ 1 ，１
００2 の内の対応する読み出しビット線上には、デュア
ルポートメモリセル１１４のラッチ１１６に記憶されて
いるビットの内容に従った微小振幅の電圧が現れれる。
【０００５】前記読み出しに必要なタイミング信号、即
ち差動増幅回路１０２1 ，１０２2のタイミング信号
（センスイネーブル信号）及び差動増幅回路１０２1 ，
１０２ 2 の出力を外部に出力するための出力バッファ１
０３1,１０３2 のためのタイミング信号の生成は、クロ
ック信号を入力とする複数段のゲート回路１１５を経て
得るようにしている（図６参照）。
ち差動増幅回路１０２1 ，１０２2のタイミング信号
（センスイネーブル信号）及び差動増幅回路１０２1 ，
１０２ 2 の出力を外部に出力するための出力バッファ１
０３1,１０３2 のためのタイミング信号の生成は、クロ
ック信号を入力とする複数段のゲート回路１１５を経て
得るようにしている（図６参照）。
【０００６】なお、デュアルポートメモリセル１１４へ
の書き込みは、図７に示すように、書き込みビット線１
１８1 ，１１８2 上に書き込みたいビットに対応する電
圧を書き込み増幅回路１２１1 ，１２１2 から供給した
状態において、書き込みビット線１１８1 ，１１８2 の
いずれかの線に対応する書き込みワード線１２２1 ，１
２２2 上に書き込みワード電圧を供給することによって
デュアルポートメモリセルに書き込みたいビットが書き
込まれる。
の書き込みは、図７に示すように、書き込みビット線１
１８1 ，１１８2 上に書き込みたいビットに対応する電
圧を書き込み増幅回路１２１1 ，１２１2 から供給した
状態において、書き込みビット線１１８1 ，１１８2 の
いずれかの線に対応する書き込みワード線１２２1 ，１
２２2 上に書き込みワード電圧を供給することによって
デュアルポートメモリセルに書き込みたいビットが書き
込まれる。
【０００７】第２形式のデュアルポートメモリの要部構
成を図８及び図９に示す。即ち、図８に示すように、図
７のラッチ１１６と、ＭＯＳトランジスタ１１０1 及び
ＭＯＳトランジスタ１１０2 との間に、それぞれドライ
バ１１５1 、１１５2 を設けると共に、入力と出力との
間に接続されたＭＯＳトランジスタ１３２1 ，１３２ 2
（ＭＯＳトランジスタ１３２2 は図８に図示せず）によ
りフィードバックを掛けたインバータ１３０1 ，１３０
2 （インバータ１３０2 は図８に図示せず）でセンス増
幅回路１０２1 Ａ，１０２2 Ａを構成してマルチポート
メモリセル１１６の内容を電源電圧までフルスィングさ
せて読み出すようにしている。そして、センス増幅回路
１０２1 Ａ，１０２2 Ａ（センス増幅回路１０２2 Ａは
図８に図示せず）から出力される信号は、出力バッファ
１０３1 Ａ，１０３2 Ａ（出力バッファ１０３2 Ａは図
８に図示せず）を経て出力される。その出力バッファ１
０３1 Ａ，１０３2 Ａのタイミング信号は、クロック信
号を複数段のゲート回路１１５Ａを経て生成している。
成を図８及び図９に示す。即ち、図８に示すように、図
７のラッチ１１６と、ＭＯＳトランジスタ１１０1 及び
ＭＯＳトランジスタ１１０2 との間に、それぞれドライ
バ１１５1 、１１５2 を設けると共に、入力と出力との
間に接続されたＭＯＳトランジスタ１３２1 ，１３２ 2
（ＭＯＳトランジスタ１３２2 は図８に図示せず）によ
りフィードバックを掛けたインバータ１３０1 ，１３０
2 （インバータ１３０2 は図８に図示せず）でセンス増
幅回路１０２1 Ａ，１０２2 Ａを構成してマルチポート
メモリセル１１６の内容を電源電圧までフルスィングさ
せて読み出すようにしている。そして、センス増幅回路
１０２1 Ａ，１０２2 Ａ（センス増幅回路１０２2 Ａは
図８に図示せず）から出力される信号は、出力バッファ
１０３1 Ａ，１０３2 Ａ（出力バッファ１０３2 Ａは図
８に図示せず）を経て出力される。その出力バッファ１
０３1 Ａ，１０３2 Ａのタイミング信号は、クロック信
号を複数段のゲート回路１１５Ａを経て生成している。
【０００８】
【発明が解決しようとする課題】図６及び図７に示すデ
ュアルポートメモリにおいては、その製造プロセスのば
らつきによりトランジスタの特性が変化したり、配線容
量が変化することがあり、そのような場合には、タイミ
ングのずれ、電位のずれが発生する。そのため、誤動作
するおそれがある。このような不具合を回避するために
は、タイミングマージンや、ノイズマージンを小さく設
定せざるを得なくなる。その結果としてタイミングマー
ジンや，ノイズマージンを大きく取れない。
ュアルポートメモリにおいては、その製造プロセスのば
らつきによりトランジスタの特性が変化したり、配線容
量が変化することがあり、そのような場合には、タイミ
ングのずれ、電位のずれが発生する。そのため、誤動作
するおそれがある。このような不具合を回避するために
は、タイミングマージンや、ノイズマージンを小さく設
定せざるを得なくなる。その結果としてタイミングマー
ジンや，ノイズマージンを大きく取れない。
【０００９】図８に示すデュアルポートメモリにおいて
は、マルチポートメモリセルの内容に応じてこれに応答
するドライバ１１５1 ，１１５2 によりフルスィングさ
せているため、デュアルポートメモリの読み出しに時間
が掛かるし、消費電力も大きくなる。
は、マルチポートメモリセルの内容に応じてこれに応答
するドライバ１１５1 ，１１５2 によりフルスィングさ
せているため、デュアルポートメモリの読み出しに時間
が掛かるし、消費電力も大きくなる。
【００１０】本発明は、斯かる技術的課題に鑑みて創作
されたもので、読み出し誤動作を引き起こさないように
タイミングマージン、ノイズマージンを大きくしつつ、
読み出し速度の向上及び消費電力の低減を達成し得るマ
ルチポートメモリを提供することをその目的とする。
されたもので、読み出し誤動作を引き起こさないように
タイミングマージン、ノイズマージンを大きくしつつ、
読み出し速度の向上及び消費電力の低減を達成し得るマ
ルチポートメモリを提供することをその目的とする。
【００１１】
【課題を解決するための手段】図１は、請求項１に記載
する発明の原理ブロック図を示す。図２は、請求項２乃
至請求項４に記載する発明の原理ブロック図を示す。
する発明の原理ブロック図を示す。図２は、請求項２乃
至請求項４に記載する発明の原理ブロック図を示す。
【００１２】請求項１に記載する発明は、図１に示すよ
うに、マルチポートメモリセル２と、該マルチポートメ
モリセルの読み出し出力端に接続された読み出しビット
線４と、該読み出しビット線４の一端に接続されたプリ
チャージ回路６と、前記読み出しビット線４の他端に一
方の入力端を接続したセンス増幅回路８を有し、前記マ
ルチポートメモリセル２は、読み出しワード線１０上へ
の読み出しワード電圧の印加で読み出されたとき、前記
マルチポートメモリセル２の内容に応じて前記読み出し
ビット線４上に電位変化を生じさせないか、又は微小変
化を生じさせるマルチポートメモリにおいて、前記セン
ス増幅回路８の他方の入力端に一端を接続した参照ビッ
ト線１２と、該参照ビット線１０の他端に接続されたプ
リチャージ回路１４と、前記参照ビット線１２にマルチ
ポートメモリセル対応に設けられ且つマルチポートメモ
リセルと同じ出力回路構成とされ、読み出しワード線１
０によって駆動されるダミーセル１６と、前記参照ビッ
ト線１２に接続されたプルアップ回路１８とを設けたこ
とを特徴とする。
うに、マルチポートメモリセル２と、該マルチポートメ
モリセルの読み出し出力端に接続された読み出しビット
線４と、該読み出しビット線４の一端に接続されたプリ
チャージ回路６と、前記読み出しビット線４の他端に一
方の入力端を接続したセンス増幅回路８を有し、前記マ
ルチポートメモリセル２は、読み出しワード線１０上へ
の読み出しワード電圧の印加で読み出されたとき、前記
マルチポートメモリセル２の内容に応じて前記読み出し
ビット線４上に電位変化を生じさせないか、又は微小変
化を生じさせるマルチポートメモリにおいて、前記セン
ス増幅回路８の他方の入力端に一端を接続した参照ビッ
ト線１２と、該参照ビット線１０の他端に接続されたプ
リチャージ回路１４と、前記参照ビット線１２にマルチ
ポートメモリセル対応に設けられ且つマルチポートメモ
リセルと同じ出力回路構成とされ、読み出しワード線１
０によって駆動されるダミーセル１６と、前記参照ビッ
ト線１２に接続されたプルアップ回路１８とを設けたこ
とを特徴とする。
【００１３】請求項２に記載する発明は、図２に示すよ
うに、請求項１に記載のマルチポートメモリにおいて、
ダミービット線２０と、該ダミービット線２０の一端に
接続されたプリチャージ回路２２と、前記ダミービット
線２０にマルチポートメモリセル対応に設けられ且つマ
ルチポートメモリセルと同じ出力回路構成とされ、読み
出しワード線１４によって駆動されるダミーセル２４
と、前記ダミーセル線２０の電位変化をマルチポートメ
モリセルの読み出しタイミング信号として出力するタイ
ミング信号出力回路２６とを設けたことを特徴とする。
うに、請求項１に記載のマルチポートメモリにおいて、
ダミービット線２０と、該ダミービット線２０の一端に
接続されたプリチャージ回路２２と、前記ダミービット
線２０にマルチポートメモリセル対応に設けられ且つマ
ルチポートメモリセルと同じ出力回路構成とされ、読み
出しワード線１４によって駆動されるダミーセル２４
と、前記ダミーセル線２０の電位変化をマルチポートメ
モリセルの読み出しタイミング信号として出力するタイ
ミング信号出力回路２６とを設けたことを特徴とする。
【００１４】請求項３に記載する発明は、図２に示すよ
うに、請求項２に記載のマルチポートメモリにおいて、
読み出しタイミング信号をセンス増幅回路８のタイミン
グ入力に供給することを特徴とする。
うに、請求項２に記載のマルチポートメモリにおいて、
読み出しタイミング信号をセンス増幅回路８のタイミン
グ入力に供給することを特徴とする。
【００１５】請求項４に記載する発明は、図２に示すよ
うに、請求項２に記載のマルチポートメモリにおいて、
センス増幅回路８の出力を外部に出力する出力回路２８
を動作させるタイミング信号として読み出しタイミング
信号を供給することを特徴とする。
うに、請求項２に記載のマルチポートメモリにおいて、
センス増幅回路８の出力を外部に出力する出力回路２８
を動作させるタイミング信号として読み出しタイミング
信号を供給することを特徴とする。
【００１６】
【作用】請求項１に記載する発明は、マルチポートメモ
リセルの読み出しに用いられる参照ビット線１２を読み
出しビット線と同じ負荷構成にし、且つプルアップ回路
１８を接続したので、マルチポートメモリセルに２進の
一方の値が書き込まれているときには、読み出しビット
線４上の電位には変化はなく、参照ビット線１２上の電
位はプルアップ回路１８によりその変化を抑えられつ
つ、時間の経過と共に漸減して行く。又、マルチポート
メモリセルに２進の他方の値が書き込まれているときに
は、読み出しビット線４上の電位は、参照ビット線１２
上の電位よりも急速に降下して行く。
リセルの読み出しに用いられる参照ビット線１２を読み
出しビット線と同じ負荷構成にし、且つプルアップ回路
１８を接続したので、マルチポートメモリセルに２進の
一方の値が書き込まれているときには、読み出しビット
線４上の電位には変化はなく、参照ビット線１２上の電
位はプルアップ回路１８によりその変化を抑えられつ
つ、時間の経過と共に漸減して行く。又、マルチポート
メモリセルに２進の他方の値が書き込まれているときに
は、読み出しビット線４上の電位は、参照ビット線１２
上の電位よりも急速に降下して行く。
【００１７】従って、センス増幅回路８は、前記電位の
変化の差異から、マルチポートメモリセルに書き込まれ
ている内容を判別して出力することができる。このよう
な読み出しに供される参照ビット線１２の負荷構成は、
読み出しビット線４と同じ負荷構成とされているので、
参照ビット線１２及び読み出しビット線４のいずれもプ
ロセスのばらつき、配線容量の差異もほぼ同様となる。
従って、タイミングのずれや、電位の変化の差異をほと
んど無くし、タイミングマージン及びノイズマージンが
大きく取れ、又読み出しビット線上の電圧変化を微小変
化にしているので、読み出しを高速にすることができる
し、消費電力を少なくすることができる。
変化の差異から、マルチポートメモリセルに書き込まれ
ている内容を判別して出力することができる。このよう
な読み出しに供される参照ビット線１２の負荷構成は、
読み出しビット線４と同じ負荷構成とされているので、
参照ビット線１２及び読み出しビット線４のいずれもプ
ロセスのばらつき、配線容量の差異もほぼ同様となる。
従って、タイミングのずれや、電位の変化の差異をほと
んど無くし、タイミングマージン及びノイズマージンが
大きく取れ、又読み出しビット線上の電圧変化を微小変
化にしているので、読み出しを高速にすることができる
し、消費電力を少なくすることができる。
【００１８】請求項２に記載する発明は、マルチポート
メモリセルの読み出しタイミング信号を出力するダミー
ビット線２０の負荷構成を読み出しビット線４の負荷構
成と同様にしているので、プロセスのばらつき、配線容
量の変化等も、読み出しビット線と、ダミービット線と
では、ほぼ同等となり、タイミング信号のずれ、電圧の
変化もほぼ同等になる。従って、タイミングマージンが
大きく取れ、タイミング合わせが容易になる。
メモリセルの読み出しタイミング信号を出力するダミー
ビット線２０の負荷構成を読み出しビット線４の負荷構
成と同様にしているので、プロセスのばらつき、配線容
量の変化等も、読み出しビット線と、ダミービット線と
では、ほぼ同等となり、タイミング信号のずれ、電圧の
変化もほぼ同等になる。従って、タイミングマージンが
大きく取れ、タイミング合わせが容易になる。
【００１９】請求項３に記載する発明は、請求項２に記
載する発明の読み出しタイミング信号をセンス増幅回路
８のタイミング信号として供給する。請求項２で得られ
る作用効果を享受し得る。
載する発明の読み出しタイミング信号をセンス増幅回路
８のタイミング信号として供給する。請求項２で得られ
る作用効果を享受し得る。
【００２０】請求項４に記載する発明は、センス増幅回
路８の出力信号を外部へ出力させる出力回路のタイミン
グ信号として、請求項２に記載する発明の読み出しタイ
ミング信号を供給する。従って、請求項２に記載する発
明で得られる作用効果を享受し得る。
路８の出力信号を外部へ出力させる出力回路のタイミン
グ信号として、請求項２に記載する発明の読み出しタイ
ミング信号を供給する。従って、請求項２に記載する発
明で得られる作用効果を享受し得る。
【００２１】
【実施例】図３は、請求項１乃至請求項４に係る発明の
実施例を示す。この実施例もデュアルポートメモリで実
施する例である。図３に示す構成要素のうち、図６及び
図７に示す構成要素と同一の構成要素には同一の参照番
号を付してその説明を省略する。又、デュアルポートメ
モリセルの書き込み側は、図３を明瞭にするため省略し
てあるが、それは図７と同一である。
実施例を示す。この実施例もデュアルポートメモリで実
施する例である。図３に示す構成要素のうち、図６及び
図７に示す構成要素と同一の構成要素には同一の参照番
号を付してその説明を省略する。又、デュアルポートメ
モリセルの書き込み側は、図３を明瞭にするため省略し
てあるが、それは図７と同一である。
【００２２】デュアルポートメモリセルからの読み出し
系のうちの読み出しビット線１００ 1 ，１００2 までの
構成、即ちセンス増幅回路１０２1 ，１０２2 への読み
出しビット線１００1 ，１００2 の接続までは、図６及
び図７と同じである。ここで、センス増幅回路１０２2
は、図示しないが、読み出しビット線１００2 に接続さ
れるセンス増幅回路である。
系のうちの読み出しビット線１００ 1 ，１００2 までの
構成、即ちセンス増幅回路１０２1 ，１０２2 への読み
出しビット線１００1 ，１００2 の接続までは、図６及
び図７と同じである。ここで、センス増幅回路１０２2
は、図示しないが、読み出しビット線１００2 に接続さ
れるセンス増幅回路である。
【００２３】これら両センス増幅回路１０２1,１０２2
毎に、デュアルポートメモリセルの読み出しのための参
照電圧供給系及び読み出しタイミング信号供給系を次の
ように構成したことに、請求項１乃至請求項４に係る発
明の特徴部分がある。以下に、参照電圧供給系及び読み
出しタイミング信号供給系を説明するが、その際にデュ
アルポートメモリの一方の系を構成する構成要素の参照
番号に添字０を付して該一方の系の構成要素の参照番号
とする。又、他方の系を構成する構成要素の参照番号に
添字１を付して該他方の系の構成要素の参照番号とす
る。但し、図３には、他方の系を構成する構成要素は、
図面を簡略にするために図示してない。
毎に、デュアルポートメモリセルの読み出しのための参
照電圧供給系及び読み出しタイミング信号供給系を次の
ように構成したことに、請求項１乃至請求項４に係る発
明の特徴部分がある。以下に、参照電圧供給系及び読み
出しタイミング信号供給系を説明するが、その際にデュ
アルポートメモリの一方の系を構成する構成要素の参照
番号に添字０を付して該一方の系の構成要素の参照番号
とする。又、他方の系を構成する構成要素の参照番号に
添字１を付して該他方の系の構成要素の参照番号とす
る。但し、図３には、他方の系を構成する構成要素は、
図面を簡略にするために図示してない。
【００２４】センス増幅回路１０２1 ，１０２2 への参
照電圧供給系は、それぞれ参照ビット線３０1 ，３０2
と、これら参照ビット線３０1 ，３０2 の一端に接続さ
れるプリチャージ回路３２1,３２2 と、各参照ビット線
３０1 ，３０2 にデュアルポートメモリセル対応に接続
され、デュアルポートメモリセル１１４と同一の出力回
路構成とされた参照電圧発生用のダミーセル３４1 ，３
４2 と、各参照ビット線３０1 ，３０2 に接続されるプ
ルアップ用ＮＭＯＳトランジスタ３６1,３６2とで構成
されている。そして、参照ビット線３０1 ，３０2 の他
端は、センス増幅回路１０２1 ，１０２2 の他方の入力
端に接続されている。なお、ダミーセル３４1 ，３４2
は、ＭＯＳトランジスタ３８1 ，４０1 及びＭＯＳトラ
ンジスタ３８2 ，４０2 から構成されている。
照電圧供給系は、それぞれ参照ビット線３０1 ，３０2
と、これら参照ビット線３０1 ，３０2 の一端に接続さ
れるプリチャージ回路３２1,３２2 と、各参照ビット線
３０1 ，３０2 にデュアルポートメモリセル対応に接続
され、デュアルポートメモリセル１１４と同一の出力回
路構成とされた参照電圧発生用のダミーセル３４1 ，３
４2 と、各参照ビット線３０1 ，３０2 に接続されるプ
ルアップ用ＮＭＯＳトランジスタ３６1,３６2とで構成
されている。そして、参照ビット線３０1 ，３０2 の他
端は、センス増幅回路１０２1 ，１０２2 の他方の入力
端に接続されている。なお、ダミーセル３４1 ，３４2
は、ＭＯＳトランジスタ３８1 ，４０1 及びＭＯＳトラ
ンジスタ３８2 ，４０2 から構成されている。
【００２５】又、センス増幅回路１０２1 ，１０２2 、
並びに出力バッファ１０３1 ，１０３2 へ読み出しタイ
ミング信号を供給する読み出しタイミング信号供給系
は、ダミービット線４２1 ，４２2 と、ダミーセル線４
２1 ，４２2 の一端を接続されるプリチャージ回路４４
1 ，４４2 と、デュアルポートメモリセル１１４の２つ
の読み出しポート１１１1 ，１１１2 対応にダミーセル
線４２1,４２2 に接続され、デュアルポートメモリセル
１１４の出力回路構成と同一とされたダミーセル４
６1 ，４６2 と、ダミービット線４２1 ，４２2 の他端
をセンス増幅回路１０２1 ，１０２2 のタイミング信号
入力端に接続するゲート回路５２1 ，５２2 と、ゲート
回路５２1 ，５２2 の出力を出力バッファ回路１０
３1 ，１０３2 のタイミング信号入力端に接続するゲー
ト回路５４1 ，５６1 とから成る。
並びに出力バッファ１０３1 ，１０３2 へ読み出しタイ
ミング信号を供給する読み出しタイミング信号供給系
は、ダミービット線４２1 ，４２2 と、ダミーセル線４
２1 ，４２2 の一端を接続されるプリチャージ回路４４
1 ，４４2 と、デュアルポートメモリセル１１４の２つ
の読み出しポート１１１1 ，１１１2 対応にダミーセル
線４２1,４２2 に接続され、デュアルポートメモリセル
１１４の出力回路構成と同一とされたダミーセル４
６1 ，４６2 と、ダミービット線４２1 ，４２2 の他端
をセンス増幅回路１０２1 ，１０２2 のタイミング信号
入力端に接続するゲート回路５２1 ，５２2 と、ゲート
回路５２1 ，５２2 の出力を出力バッファ回路１０
３1 ，１０３2 のタイミング信号入力端に接続するゲー
ト回路５４1 ，５６1 とから成る。
【００２６】図３において、デュアルポートメモリセル
１１４は、図１及び図２のマルチポートメモリセル２に
対応し、読み出しビット線１００1 ，１００2 は、図１
及び図２の読み出しビット線４に対応する。プリチャー
ジ回路１０７1 ，１０７2 は、図１及び図２のプリチャ
ージ回路６に対応し、センス増幅回路１０２1 ，１０２
2 は、図１及び図２のセンス増幅回路８に対応する。読
み出しワード線１０６ 1 ，１０６2 は、図１及び図２の
読み出しワード線１０に対応し、参照ビット線３０1 ，
３０2 は、図１及び図２の参照ビット線１２に対応す
る。プリチャージ回路３２1 ，３２2 は、図１及び図２
のプリチャージ回路１４に対応し、ダミーセル３４1 ，
３４2 は、図１及び図２のダミーセル１６に対応する。
プルアップ用ＮＭＯＳトランジスタ３６1 ，３６2 は、
図１及び図２のプルアップ回路１８に対応する。ダミー
ビット線４２1 ，４２2 は、図２のダミービット線２０
に対応し、プリチャージ回路４４1 ，４４2 は、図２の
プリチャージ回路２２に対応する。ダミーセル４６1 ，
４６2 は、図２のダミーセル２４に対応する。インバー
タ５２1 ，５２2 、５４1 ，５４2 、５６1 ，５６
2 は、図２のタイミング信号出力回路２６に対応し、出
力バッファ１０３1 ，１０３2 は、図２の出力回路２８
に対応する。
１１４は、図１及び図２のマルチポートメモリセル２に
対応し、読み出しビット線１００1 ，１００2 は、図１
及び図２の読み出しビット線４に対応する。プリチャー
ジ回路１０７1 ，１０７2 は、図１及び図２のプリチャ
ージ回路６に対応し、センス増幅回路１０２1 ，１０２
2 は、図１及び図２のセンス増幅回路８に対応する。読
み出しワード線１０６ 1 ，１０６2 は、図１及び図２の
読み出しワード線１０に対応し、参照ビット線３０1 ，
３０2 は、図１及び図２の参照ビット線１２に対応す
る。プリチャージ回路３２1 ，３２2 は、図１及び図２
のプリチャージ回路１４に対応し、ダミーセル３４1 ，
３４2 は、図１及び図２のダミーセル１６に対応する。
プルアップ用ＮＭＯＳトランジスタ３６1 ，３６2 は、
図１及び図２のプルアップ回路１８に対応する。ダミー
ビット線４２1 ，４２2 は、図２のダミービット線２０
に対応し、プリチャージ回路４４1 ，４４2 は、図２の
プリチャージ回路２２に対応する。ダミーセル４６1 ，
４６2 は、図２のダミーセル２４に対応する。インバー
タ５２1 ，５２2 、５４1 ，５４2 、５６1 ，５６
2 は、図２のタイミング信号出力回路２６に対応し、出
力バッファ１０３1 ，１０３2 は、図２の出力回路２８
に対応する。
【００２７】前述のように構成される請求項１乃至請求
項４に係る発明の動作を以下に説明する。デュアルポー
トメモリセル１１４へのビットは、従来と同様にして書
き込まれる。その読み出しも、従来と同様に読み出しワ
ード線に読み出しワード電圧を供給することによって、
開始される。
項４に係る発明の動作を以下に説明する。デュアルポー
トメモリセル１１４へのビットは、従来と同様にして書
き込まれる。その読み出しも、従来と同様に読み出しワ
ード線に読み出しワード電圧を供給することによって、
開始される。
【００２８】前記読み出しワード線への読み出しワード
電圧の供給によって、読み出されたビット電圧は、参照
ビット線３０1,３０2 から供給される参照電圧との差動
増幅をセンス増幅回路１０２1 ，１０２2 で行うこと自
体は、以下に述べる点を除き、従来と同様であり、この
差動増幅回路１０２1 ，１０２2 によって検出されたデ
ュアルポートセルに記憶されたビットは、出力バッファ
１０３1 ，１０３2 を経て読み出される。この読み出し
の動作状態を説明すると、次のようになる。
電圧の供給によって、読み出されたビット電圧は、参照
ビット線３０1,３０2 から供給される参照電圧との差動
増幅をセンス増幅回路１０２1 ，１０２2 で行うこと自
体は、以下に述べる点を除き、従来と同様であり、この
差動増幅回路１０２1 ，１０２2 によって検出されたデ
ュアルポートセルに記憶されたビットは、出力バッファ
１０３1 ，１０３2 を経て読み出される。この読み出し
の動作状態を説明すると、次のようになる。
【００２９】読み出しビット線１００1 ，１００2 上に
現れる電圧と、参照ビット線３０1，３０2 上に現れる
電圧とは、図３及び図４に示すようになる。図３は、例
えばデュアルポートメモリセルに“０”が記憶されてい
る場合である。デュアルポートメモリセルに“０”が記
憶されているときには、読み出しワード線に読み出しワ
ード電圧が掛かってトランジスタ１１０1 ，１１０2 が
導通したとしても、導通したトランジスタ１１０1 ，１
１０2 を経て読み出しビット線１００1 ，１００2 上の
電位に変化は生じない。
現れる電圧と、参照ビット線３０1，３０2 上に現れる
電圧とは、図３及び図４に示すようになる。図３は、例
えばデュアルポートメモリセルに“０”が記憶されてい
る場合である。デュアルポートメモリセルに“０”が記
憶されているときには、読み出しワード線に読み出しワ
ード電圧が掛かってトランジスタ１１０1 ，１１０2 が
導通したとしても、導通したトランジスタ１１０1 ，１
１０2 を経て読み出しビット線１００1 ，１００2 上の
電位に変化は生じない。
【００３０】しかし、参照ビット線３０1 ，３０2 上の
電圧は、次のようになる。即ち、ＭＯＳトランジスタ３
８1 ，３８2 は、常時導通状態にあるから、読み出しワ
ード線１０６1 ，１０６2 に読み出しワード電圧が供給
されたと、ＭＯＳトランジスタ４０1 が導通して参照ビ
ット線３０1 ，３０2 上の電荷を常時導通しているＭＯ
Ｓトランジスタ３８1 ，３８2 を経て大地電位へ放電す
るので、参照ビット線３０1 ，３０2 上の電位は急速に
降下しようとするが、プルアップ用ＭＯＳトランジスタ
３６1 ，３６2 の働きにより、図３に示すように降下を
抑圧されつつ漸減する。
電圧は、次のようになる。即ち、ＭＯＳトランジスタ３
８1 ，３８2 は、常時導通状態にあるから、読み出しワ
ード線１０６1 ，１０６2 に読み出しワード電圧が供給
されたと、ＭＯＳトランジスタ４０1 が導通して参照ビ
ット線３０1 ，３０2 上の電荷を常時導通しているＭＯ
Ｓトランジスタ３８1 ，３８2 を経て大地電位へ放電す
るので、参照ビット線３０1 ，３０2 上の電位は急速に
降下しようとするが、プルアップ用ＭＯＳトランジスタ
３６1 ，３６2 の働きにより、図３に示すように降下を
抑圧されつつ漸減する。
【００３１】これと並行して、ダミーセル４６1 ，４６
2 は、ダミーセル３４1 ，３４2 と同じ構成なので、読
み出しワード線１０６1 ，１０６2 への読み出しワード
電圧の供給によりダミービット線４２1 ，４２2 の電圧
は、急速に降下させられる。その電圧変化が、インバー
タ５２1 、又はインバータ５２2 を経てセンス増幅回路
１０２1 ，１０２2 へセンスイネーブル信号として供給
され、又インバータ５４1 ，５６1 、及びインバータ５
４2 ，５６2 を更に経て出力バッファ１０３1，１０３
2 へ出力イネーブル信号として供給される。
2 は、ダミーセル３４1 ，３４2 と同じ構成なので、読
み出しワード線１０６1 ，１０６2 への読み出しワード
電圧の供給によりダミービット線４２1 ，４２2 の電圧
は、急速に降下させられる。その電圧変化が、インバー
タ５２1 、又はインバータ５２2 を経てセンス増幅回路
１０２1 ，１０２2 へセンスイネーブル信号として供給
され、又インバータ５４1 ，５６1 、及びインバータ５
４2 ，５６2 を更に経て出力バッファ１０３1，１０３
2 へ出力イネーブル信号として供給される。
【００３２】前述のような変化しない読み出しビット線
１００1 ，１００2 上の電位と、時間の経過と共に変化
する参照ビット線３０1 ，３０2 上の電位とから、前述
のようにセンス増幅回路１０２1 , １０２2 は、前述の
ようにして供給されるセンスイネーブル信号に応答して
デュアルポートメモリセル１１４に書き込まれているビ
ット“０”を検出する。その検出されたビットは、前述
のようにして出力バッファ１０３1 ，１０３2 へ供給さ
れる出力イネーブル信号に応答する出力バッファ１０３
1 ，１０３2 を経て外部回路へ出力される。
１００1 ，１００2 上の電位と、時間の経過と共に変化
する参照ビット線３０1 ，３０2 上の電位とから、前述
のようにセンス増幅回路１０２1 , １０２2 は、前述の
ようにして供給されるセンスイネーブル信号に応答して
デュアルポートメモリセル１１４に書き込まれているビ
ット“０”を検出する。その検出されたビットは、前述
のようにして出力バッファ１０３1 ，１０３2 へ供給さ
れる出力イネーブル信号に応答する出力バッファ１０３
1 ，１０３2 を経て外部回路へ出力される。
【００３３】又、デュアルポートメモリセル１１４へ書
き込まれたビットが“１”である場合は、読み出しビッ
ト線１００1 ，１００2 上の電圧は、デュアルポートメ
モリセル１１４のＭＯＳトランジスタ１１３1 ，１１３
2 の導通により、図４に示すように時間の経過と共に降
下する。この場合における参照ビット線３０1 ，３
０ 2 、及びダミービット線４２1 ，４２2 上に発生する
電圧変化は、デュアルポートメモリセル１１４へ書き込
まれたビットが“０”である場合について説明した電圧
変化と同様である。
き込まれたビットが“１”である場合は、読み出しビッ
ト線１００1 ，１００2 上の電圧は、デュアルポートメ
モリセル１１４のＭＯＳトランジスタ１１３1 ，１１３
2 の導通により、図４に示すように時間の経過と共に降
下する。この場合における参照ビット線３０1 ，３
０ 2 、及びダミービット線４２1 ，４２2 上に発生する
電圧変化は、デュアルポートメモリセル１１４へ書き込
まれたビットが“０”である場合について説明した電圧
変化と同様である。
【００３４】従って、センス増幅回路１０２1 ，１０２
2 は、図４に示すように大きく変化する読み出しビット
線３０1 ，３０2 上の電圧変化、及びセンスイネーブル
信号に応答して“１”を検出し、その“１”を出力バッ
ファ１０３1 ，１０３2 を経て外部回路へ出力する。
2 は、図４に示すように大きく変化する読み出しビット
線３０1 ，３０2 上の電圧変化、及びセンスイネーブル
信号に応答して“１”を検出し、その“１”を出力バッ
ファ１０３1 ，１０３2 を経て外部回路へ出力する。
【００３５】この読み出しに供される参照電圧は、読み
出しビット線３０1 ，３０2 と同じ負荷構成の参照ビッ
ト線３０1 ，３０2 から供給されるから、読み出しビッ
ト線１００1 ，１００2 にノイズが乗ったとしても、そ
のノイズは、又参照ビット線３０1 ，３０2 にも同等に
乗るから、差動増幅されてのビットの検出には殆ど影響
を及ぼさない。プロセスのばらつき、配線容量の差異も
ほぼ同じになる。従って、タイミングのずれ、電位変化
もほぼ同じになり、タイミングマージン及びノイズマー
ジンを大きく取ることが可能になる。又、読み出しビッ
ト線１００1 、１００2 上の電圧変化を小振幅にしてい
るから、従来のフルスイングの場合のようなビットの読
み出しに時間が掛かることは無くなるし、又消費電力も
少なくて済む。
出しビット線３０1 ，３０2 と同じ負荷構成の参照ビッ
ト線３０1 ，３０2 から供給されるから、読み出しビッ
ト線１００1 ，１００2 にノイズが乗ったとしても、そ
のノイズは、又参照ビット線３０1 ，３０2 にも同等に
乗るから、差動増幅されてのビットの検出には殆ど影響
を及ぼさない。プロセスのばらつき、配線容量の差異も
ほぼ同じになる。従って、タイミングのずれ、電位変化
もほぼ同じになり、タイミングマージン及びノイズマー
ジンを大きく取ることが可能になる。又、読み出しビッ
ト線１００1 、１００2 上の電圧変化を小振幅にしてい
るから、従来のフルスイングの場合のようなビットの読
み出しに時間が掛かることは無くなるし、又消費電力も
少なくて済む。
【００３６】又、センスイネーブル信号及び出力イネー
ブル信号は、読み出しビット線３０ 1 ，３０2 と同じ負
荷構成のダミービット線４２1 ，４２2 、そしてインバ
ータ５２1 ，５２2 を経てセンス増幅回路１０２1 ，１
０２2 へ、又インバータ５４ 1 ，５４2 、インバータ５
６1 ，５６2 を経て出力バッファ１０３1 ，１０３2へ
供給されるから、プロセスのばらつき、配線容量の変化
等も、読み出しビット線１００1 ，１００2 と、ダミー
ビット線４２1 ，４２2 とでは、ほぼ同等となり、タイ
ミング信号のずれ、電圧の変化もほぼ同等になる。従っ
て、タイミングマージンが大きく取れ、タイミング合わ
せが容易になる。
ブル信号は、読み出しビット線３０ 1 ，３０2 と同じ負
荷構成のダミービット線４２1 ，４２2 、そしてインバ
ータ５２1 ，５２2 を経てセンス増幅回路１０２1 ，１
０２2 へ、又インバータ５４ 1 ，５４2 、インバータ５
６1 ，５６2 を経て出力バッファ１０３1 ，１０３2へ
供給されるから、プロセスのばらつき、配線容量の変化
等も、読み出しビット線１００1 ，１００2 と、ダミー
ビット線４２1 ，４２2 とでは、ほぼ同等となり、タイ
ミング信号のずれ、電圧の変化もほぼ同等になる。従っ
て、タイミングマージンが大きく取れ、タイミング合わ
せが容易になる。
【００３７】前述した作用効果は、デュアルポートメモ
リ内の他のデュアルポートメモリセルでも同様である。
なお、前記実施例におけるダミービット線を従来のタイ
ミング信号の供給回路（図６参照）で代替してもよい。
リ内の他のデュアルポートメモリセルでも同様である。
なお、前記実施例におけるダミービット線を従来のタイ
ミング信号の供給回路（図６参照）で代替してもよい。
【００３８】
【発明の効果】以上説明したように本発明によれば、参
照電圧供給回路を読み出しビット線と同じ負荷構成と
し、参照ビット線をプルアップ回路でプルアップしたの
で、ノイズマージンを大きくしつつ、読み出しを高速に
し、消費電力を少なくすることができる。又、センスイ
ネーブル信号及び出力イネーブル信号の供給回路を読み
出しビット線と同じ負荷構成としたことにより、プロセ
スのばらつき、配線容量などの違いによるタイミング及
び電位のずれに対する余裕度を大きくすることができ
る。
照電圧供給回路を読み出しビット線と同じ負荷構成と
し、参照ビット線をプルアップ回路でプルアップしたの
で、ノイズマージンを大きくしつつ、読み出しを高速に
し、消費電力を少なくすることができる。又、センスイ
ネーブル信号及び出力イネーブル信号の供給回路を読み
出しビット線と同じ負荷構成としたことにより、プロセ
スのばらつき、配線容量などの違いによるタイミング及
び電位のずれに対する余裕度を大きくすることができ
る。
【図１】請求項１に記載する発明の原理ブロック図であ
る。
る。
【図２】請求項２乃至請求項４に記載する発明の原理ブ
ロック図である。
ロック図である。
【図３】請求項１乃至請求項４に記載する発明の一実施
例を示す図である。
例を示す図である。
【図４】デュアルポートメモリセルに“０”が書き込ま
れている場合の読み出しビット線と参照ビット線との電
位変化を示す図である。
れている場合の読み出しビット線と参照ビット線との電
位変化を示す図である。
【図５】デュアルポートメモリセルに“１”が書き込ま
れている場合の読み出しビット線と参照ビット線との電
位変化を示す図である。
れている場合の読み出しビット線と参照ビット線との電
位変化を示す図である。
【図６】デュアルポートメモリセルの読み出し電圧に微
小変化を生じさせて読み出す形式のマルチポートメモリ
の構成を示す図である。
小変化を生じさせて読み出す形式のマルチポートメモリ
の構成を示す図である。
【図７】図６に示すデュアルポートメモリセルの構成を
詳細に示す図である。
詳細に示す図である。
【図８】デュアルポートメモリセルの読み出し電圧をフ
ルスイングさせて読み出す形式のデュアルポートメモリ
の構成を示す図である。
ルスイングさせて読み出す形式のデュアルポートメモリ
の構成を示す図である。
【図９】図８に示すデュアルポートメモリセルの構成を
示す図である。
示す図である。
２ マルチポートメモリセル ４ 読み出しビット線 ６ プリチャージ回路 ８ センス増幅回路 １０ 読み出しワード線 １２ 参照ビット線 １４ プリチャージ回路 １６ ダミーセル １８ プルアップ回路 ２０ ダミービット線 ２２ プリチャージ回路 ２４ ダミーセル ２６ タイミング信号出力回路 ２８ 出力回路 ３２1 プリチャージ回路 ３２2 プリチャージ回路 ３４1 ダミーセル ３４2 ダミーセル ３６1 プルアップＭＯＳトランジスタ ３６2 プルアップＭＯＳトランジスタ ４２1 ダミービット線 ４２2 ダミービット線 ４４1 プリチャージ回路 ４４2 プリチャージ回路 ４６1 ダミーセル ４６2 ダミーセル ５２1 インバータ ５２2 インバータ ５４1 インバータ ５４2 インバータ ５６1 インバータ ５６2 インバータ １００1 読み出しビット線 １００2 読み出しビット線 １０７1 プリチャージ回路 １０７2 プリチャージ回路 １０２1 センス増幅回路 １０２2 センス増幅回路 １０６1 読み出しワード線 １０６2 読み出しワード線 １１４ デュアルポートメモリセル
Claims (4)
- 【請求項１】 マルチポートメモリセル（２）と、 該マルチポートメモリセルの読み出し出力端に接続され
た読み出しビット線（４）と、 該読み出しビット線（４）の一端に接続されたプリチャ
ージ回路（６）と、 前記読み出しビット線（４）の他端に一方の入力端を接
続したセンス増幅回路（８）を有し、前記マルチポート
メモリセル（２）は、読み出しワード線（１０）上への
読み出しワード電圧の印加で読み出されたとき、前記マ
ルチポートメモリセル（２）の内容に応じて前記読み出
しビット線（４）上に電位変化を生じさせないか、又は
微小変化を生じさせるマルチポートメモリにおいて、 前記センス増幅回路（８）の他方の入力端に一端を接続
した参照ビット線（１２）と、 該参照ビット線（１２）の他端に接続されたプリチャー
ジ回路（１４）と、 前記参照ビット線（１２）にマルチポートメモリセル対
応に設けられ且つマルチポートメモリセルと同じ出力回
路構成とされ、読み出しワード線（１０）によって駆動
されるダミーセル（１６）と、 前記参照ビット線（１０）に接続されたプルアップ回路
（１８）とを設けたことを特徴とするマルチポートメモ
リ。 - 【請求項２】 請求項１に記載のマルチポートメモリに
おいて、 ダミービット線（２０）と、 該ダミービット線（２０）の一端に接続されたプリチャ
ージ回路（２２）と、 前記ダミービット線（２０）にマルチポートメモリセル
対応に設けられ且つマルチポートメモリセルと同じ出力
回路構成とされ、読み出しワード線（１４）によって駆
動されるダミーセル（２４）と、 前記ダミーセル線（２０）の電位変化をマルチポートメ
モリセルの読み出しタイミング信号として出力するタイ
ミング信号出力回路（２６）とを設けたことを特徴とす
るマルチポートメモリ。 - 【請求項３】 請求項２に記載のマルチポートメモリに
おいて、 読み出しタイミング信号をセンス増幅回路（８）のタイ
ミング入力に供給することを特徴とするマルチポートメ
モリ。 - 【請求項４】 請求項２に記載のマルチポートメモリに
おいて、 センス増幅回路（８）の出力を外部に出力する出力回路
（２８）を動作させるタイミング信号として読み出しタ
イミング信号を供給することを特徴とするマルチポート
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6020195A JPH07230692A (ja) | 1994-02-17 | 1994-02-17 | マルチポートメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6020195A JPH07230692A (ja) | 1994-02-17 | 1994-02-17 | マルチポートメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07230692A true JPH07230692A (ja) | 1995-08-29 |
Family
ID=12020396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6020195A Withdrawn JPH07230692A (ja) | 1994-02-17 | 1994-02-17 | マルチポートメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07230692A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004192694A (ja) * | 2002-12-10 | 2004-07-08 | Renesas Technology Corp | 半導体記憶装置 |
| WO2005041203A1 (ja) * | 2003-10-27 | 2005-05-06 | Nec Corporation | 半導体記憶装置 |
| WO2006073060A1 (ja) * | 2004-12-16 | 2006-07-13 | Nec Corporation | 半導体記憶装置 |
| JP2007018584A (ja) * | 2005-07-06 | 2007-01-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US7170814B2 (en) | 2003-09-16 | 2007-01-30 | Oki Electric Industry Co., Ltd. | Multi-port semiconductor memory |
| JP2008065901A (ja) * | 2006-09-07 | 2008-03-21 | Ricoh Co Ltd | 半導体記憶装置 |
-
1994
- 1994-02-17 JP JP6020195A patent/JPH07230692A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004192694A (ja) * | 2002-12-10 | 2004-07-08 | Renesas Technology Corp | 半導体記憶装置 |
| US7170814B2 (en) | 2003-09-16 | 2007-01-30 | Oki Electric Industry Co., Ltd. | Multi-port semiconductor memory |
| US7477566B2 (en) | 2003-09-16 | 2009-01-13 | Oki Semiconductor Co., Ltd. | Multi-port semiconductor memory |
| WO2005041203A1 (ja) * | 2003-10-27 | 2005-05-06 | Nec Corporation | 半導体記憶装置 |
| US7532536B2 (en) | 2003-10-27 | 2009-05-12 | Nec Corporation | Semiconductor memory device |
| WO2006073060A1 (ja) * | 2004-12-16 | 2006-07-13 | Nec Corporation | 半導体記憶装置 |
| US8199594B2 (en) | 2004-12-16 | 2012-06-12 | Nec Corporation | Semiconductor memory device |
| US8724396B2 (en) | 2004-12-16 | 2014-05-13 | Nec Corporation | Semiconductor memory device |
| JP2007018584A (ja) * | 2005-07-06 | 2007-01-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2008065901A (ja) * | 2006-09-07 | 2008-03-21 | Ricoh Co Ltd | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010508 |