JPH023179A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、スタティック型ＭＯＳメモリ装置の如きメモ
リ装置に関するものである。

〔従来の技術〕

第１図は従来のスタティック型ＭＯＳメモリ装置の一例
を示すもので、その要部構成図である。

第１図において、１，２はメモリセル群（メモリプレー
ン）で、その単位回路（メモリセル）３は、４．５．６
．７の４つのＭＯＳトランジスタ（以下ＭＯ８Ｔと略記
する）と８．９の抵抗より成る。このメモリセルはワー
ド線１０．１１を恥動するデコーダ１２でアクセスされ
、出力信号はデータ線１３．１４に微少な電位差として
現われ、スイッチ用ＭＯ８Ｔ１５．１６を通してコモン
データ線１７．１８に現われる。このコモンデータ線１
７．１８にはすべてのスイッチＭＯ８Ｔのドレインが接
続されるため、寄生容量が大きくなり、メモリ装置の高
速動作に妨げとなる。このため、通常、このコモンデー
タ線をＭＯＳＴを用いて複数個に分割して性能向上を図
っている。第１図では、例として、２分割したものを示
している。前記の微少な信号は、したがって１９．２０
あるいは２１．２２のＭＯＳＴのどちらかをオンさせる
ことで選択し、センス増幅器２３の入力端子２４．２５
に供給される。　２６．２７及び２８゜２９、３０．３
１（７）ＭＯＳＴはデータ線１３．１４及びコモンデー
タ線１７．１８．３２．３３を所定の電位に保つための
負荷である。なお、３４は出力バッフ７回路である。

上記構成のメモリ装置において、コモンデータ線１７．
１８．３２．３３の微少信号を増幅するセンス増幅器２
３及び出力バッファ回路３４として、従来、第２図に示
す回路が用いられてきた。図において２４．２５はセン
ス増幅器２３の入力端子で、コモンデータａ（第１図１
７．１８．３２．３３）からの信号が入力される。３５
．３６は入力端子２４．２５の微少な差動電位を受ける
１対の差動接続のＮ型ＭＯ８Ｔ　（以下ＮＭＯＳＴと略
記する）で、３７．３８はＰ型ＭＯ３Ｔ（以下ＰＭＯ３
Ｔと略記する）で負荷（負荷用素子）となっている、Ｐ
ＭＯ５Ｔ３８のゲートとドレインは共通接続され、ＰＭ
Ｏ５Ｔ３７．３８は定電流源として動作する。すなわち
、ＰＭＯ３Ｔ３７．３８はＮＭＯ８３５，３６のドレイ
ンの負荷として動作する。

いま、入力端子２４．２５にそれぞれＶｃｃ　　Ｖｔｈ
、Ｖｃｃ−Ｖｔｈ−ΔＶの電位が与えられるものとする
。

但しＶｃｃ：電源電圧、Ｖｔｈ：例えば第１図のＮＭＯ
８Ｔ３６のしきい電圧、ΔＶ：メモリセルがアクセスさ
れた時に生ずる微小電位差（以下においても同様とする
）である。そのとき節点３９は高電位に移行し、ＰＭＯ
５Ｔ３７に流れる電流を減少せしめ１節点（センス増幅
器の出力端子）４０の電位をより低下させる。ＮＭＯＳ
Ｔ４１はそのゲート端子４２が起動制御パルス信号によ
って高電位になった時だけ動作状態とするスイッチであ
る。このようにしてセンス増幅器の出力端子４０には信
号が出力され、その信号はインバータ回路４３．４４に
よりさらに増幅され、出力バッファ回路３４に伝達され
る。

出力バッファ回路３４は出力トランジスタ４５．４６、
書き込み信号とチップセレクト信号で作られる信号ＷＥ
−ＣＳで制御されるロジック部４７．４８、インバータ
回路４９．５０で構成され、センス増幅器２３の出力信
号がインバータ回路４３を介して得られる信号５１と、
さらにインバータ回路４４を介して得られる信号５２の
２つの信号が入力される。なお、５３は上記出力バッフ
ァ回路３４の出力端子である。

〔発明が解決しようとする課題〕

しかしながら１本発明者等の検討の結果、上記構成のセ
ンス増幅器及び出力バッファ回路を備えた従来のメモリ
装置は、下記の如き基本的問題を有することが明らかと
なった。

■すなわち、第２図のセンス増幅器２３自体を高速化す
るためには、ＮＭＯ５Ｔ３５．３６、ＰＭＯＳＴ３７．
３８を大寸法のトランジスタとしたり、ゲート端子４２
に供給される制御パルス信号に応答してスイッチＭＯ５
Ｔ４１に流れる電流を大きな値とする必要があるが、集
積回路の集積密度もしくは消費電力の点で問題がある。

また、本発明者等の検討の結果、上記従来のメモリ装置
はさらに下記の如き点においても改良の余地を有するこ
とが明らかとなった。すなわち。

■センス増幅器２３の出力と後段の出力バッファ回路３
４のインバータ回路４３の入力との間には１本の信号出
力線しかないため、この１本の信号出力線には雑音（例
えば、スイッチＭＯ３Ｔ４１のゲート端子４２に供給さ
れる制御パルスに起因する雑音等）が誘起されやすく、
この雑音に応答して出力バッフ７回路３４の出力ＭＯ５
Ｔ４５．４６の一方が導通して出力端子５３に雑音成分
が生じること。

■センス増幅器２３から１本の出力線しか出ていないた
め、出力バッファ回路３４への２本の入力信号５１．５
２をインバータ回路を介して作る必要があること。

■２本の入力信号５１．５２間に必然的に遅延が生じ、
出力トランジスタ４５．４６への入力信号５４．５５の
位相を合わせ、上記出力トランジスタ４５．４６で費や
される貫通電流を減らすためには、ロジック部４７．４
８及びインバータ回路４９．５０で位相を合わせる必要
があり１回路設計が複雑になること。

■出力トランジスタの入力信号５４．５５の位相を合わ
せる必要性から、必然的に信号５１に比べ遅い信号５２
で全体の遅延時間が決まってくること。

従って１本発明の目的とするところは上記の問題を解消
し、メモリ装置のセンス増幅器自体を高速化することに
ある。

また、本発明の実施例によれば雑音の影響を受けに＜＜
、高速で動作するメモリ装置を提供することも可能であ
る。

〔課題を解決するための手段〕

上記の目的を達成するために本発明のメモリ装置におい
ては、センス増幅器の増幅回路部を、２つの入力端子の
微小な差動電位を受ける従来の増幅回路（第２図に破線
で囲んで示した部分）５６を２組用い、この２つの増幅
回路の出力端子と入力端子との間に容量素子を接続する
ものである。

さらに、本発明の具体的実施形態によれば、この２つの
増幅回路の出力と後段の出力バッファ回路の入力との間
に２本の信号線を配置し、この２本の信号線に得られる
同位相で逆相の２つの増幅信号に後段の出力バッファの
２つの出力トランジスタを応答せしめるものである。

〔作用〕

２つの増幅回路の出力端子と入力端子との間に接続され
た容量素子を介して信号の正帰還が生じ、入力端子の信
号に応答した出力端子の出力信号がこの容量素子を介し
て入力端子に正帰還され、出力端子の出力信号変化が加
速される。

また、本発明の具体的実施形態によれば、２つの増幅回
路の出力と後段の入力との間に配置された２本の信号線
の一方に雑音が誘起される場合は、他方にもこの雑音と
同相の雑音が誘起される。しかし、後段の出力バッファ
回路は２本の信号線の差償号成分には応答するが、この
２本の信号線の同相信号成分には感応しずらい回路構成
であるため、後段の出カバソファ回路の出力端子におけ
る雑音成分を低減することが可能となる。

また、従来の第２図の論理反転用インバータ回路４４を
用いることなく、後段の出力バッファ回路３４の２つの
出力トランジスタ４５．４６の入力を駆動するための逆
相の２つの増幅信号の位相が整うので、貫通電流が低減
されるとともに、高速のメモリ動作が実現される。

〔実施例〕

以下本発明を実施例によって詳細に説明する。

第３図は本発明のメモリ装置に使用するセンス増幅器及
び出力バッフ７回路の一構成例を示す回路図である。

第３図において、前出のものと同−符号及び同一記号の
ものは同一または均等部分を示すものとし、説明は適宜
省略する。また、　３５，３６及び３５′３６′はそれ
ぞれメモリセルから読み出された微小な差動電位を受け
る一対のＮＭＯ８Ｔで、３７．３８及び３７’　、３８
’は負荷となるＰＭＯ８Ｔである。

すなわち、第２図に破線で囲んで示した部分５６が２組
対称に接続されている。ＰＭＯ８Ｔ３８．３８′はいず
れもゲートとドレインが共通接続されることによりＰＭ
Ｏ８Ｔ３ｇ、３８’　、３７，３７’は定電流源として
動作するので、高速のスイッチングを行なうことができ
る。また、ＰＭＯ８Ｔ３８，３８’３７．３７’　ノ”
／−２ニ接続されたＮＭＯ５Ｔ４１は、そのゲート端子
４２に高レベル（“１′″）の制御パルス信号が供給さ
れた時だけセンス増幅器を動作状態とするスイッチであ
る。上記構成のセンス増幅器は２つの出力端子４０．４
０’　を有し、そこからの出力信号はそれぞれ並列に設
けたインバータ回路５７．５８に導かれて増幅され、出
力バッファ回路３４に伝達される。

センス増幅器の入力端子２４の電圧が入力端子２５の電
圧より高レベルとなると、ＭＯＳＴ３５の導通度が増し
、ＭＯ５Ｔ３５’の導通度が下がるので、はぼ同時にセ
ンス増幅器の出力端子４０．４０′はそれぞれ低レベル
、高レベルに向かって変化する。

この出力端子４０．４０’は２本の信号線Ｌ１、Ｌ２を
介してインバータ回路５７．５８の入力に伝達されるの
で、このインバータ回路５７．５８の出力はほぼ同時に
高レベル、低レベルにそれぞれ変化する。

従って、出力制御信号ＷＥ−Ｃ８が高レベルの場合は、
ＮＡＮＤゲート回路４７．４８の出力はほぼ同時ニ高レ
ベル、低レベルにそれぞれ変化し、インバータ回路４９
．５０の出力５４．５５もほぼ同時にそれぞれ低レベル
、高レベルに変化する。かくして、出力ＭＯ３Ｔ４５．
４６はほぼ同時にそれぞれ非導通状態、導通状態となっ
て、出力端子５３にほぼ接地レベルの出力信号が現われ
る。

一方、センス増幅器の入力端子２４．２５の電圧関係が
上記と逆の場合は、上記と逆に出力端子５３にほぼ電源
電圧ｖＣＣのレベルの出力信号が現われる。

次に、第４図は１本発明のセンス増幅器部の一実施例図
である。第４図において、ブラックボックスで示したセ
ンス増幅器２３′　が前記第３図のセンス増幅器（入力
端子２４．２５と出力端子４０．４０′との間の部分）
に相当する。さらに第４図においては、出力端子４０′
　と入力端子２４との間にはコンデンサ６０が接続され
、出力端子４０と入力端子２５との間にはコンデンサ５
９が接続されている。

センス増幅器２３′の入力端子２４．２５がそれぞれ高
レベル、低レベルとなると、出力端子４０．４０′は高
レベルに変化する。従って、出力端子４０′の高レベル
出力変化はコンデンサ６０を介して入力端子２４に正帰
還され、出力端子４０の低レベル出力変化はコンデンサ
５９を介して入力端子２５に正帰還され、出力端子４０
．４０′のレベル変化が加速される。

第５図はセンス増幅器の動作波形を示したもので、同図
（ａ）は本発明、（ｂ）は従来のセンス増幅器の入出力
波形図である６図において、点線はコモンデータ線から
のセンス増幅器部への入力波形、実線がセンス増幅器の
出力波形である。増幅回路自体の遅延時間は本発明のも
のは２ｎｓ程度であり、従来回路（第２図）の出力波形
に比べて高速となり、かつ０．３ｖの入力電圧振幅を約
２．５ｖに増幅していることが分かる。

第５図（、）におけるＡ及びＢは、第４図で示したコン
デンサ５９．６０によるカップリングの効果によるもの
で、スイッチング時に出力振幅を大きくとり１次段の回
路の動作速度を速めることができる。

なお、第３図の実施例においては、従来の第２図の論理
反転用インバータ回路４４を用いることなく、後段の出
力バッファ回路３４の２つの出力トランジスタ４５．４
６の入力を駆動するための逆相の２つの増幅信号の位相
が整うので、貫通電流が低減されるとともに、高速のメ
モリ動作が実現される。

また、本実施例においては、ＮＭＯＳＴ３５．３６．３
５’　、　３６’のドレイン負荷であるＰＭＯ３Ｔ３７
．３８．３７’　、３８’は入力端子２４．２５の差信
号に応答して出力端子４０．４０′　を高速充電し、一
方この入力端子２４．２５の差信号に応答してＮＭＯ８
Ｔ３５゜３６．３５’　、　３６’は出力を高速放電す
るので、高速のメモリ動作が実現される。

さらに、本実施例においては、２本の信号線Ｌ１．Ｌ２
に同相の雑音が誘起されたとしても、後段の出力バッフ
ァ回路の出力Ｍ　ＯＳ　Ｔ４５．４６のゲートはこの雑
音に応答して同相で制御され、その導通度も同様に変化
するので、出力端子５３に伝達される雑音成分を大幅に
低減することができる。

また、第３図の実施例の回路を構成するモノリシック集
積回路においては、二つの出力４０．４０′の直流バラ
ンスを得やすいという利点を有する６また。第３図の実
施例においては、二対の差動対接続ＮＭＯ８Ｔ３５．３
６．３５’　、　３６’のソースにはＭＯ５Ｔ４１のみ
からなるスイッチ手段が接続されテイルタメ、ＮＭＯ８
Ｔ３５．３６（７）’／−スとＮＭＯＳ　Ｔ３５’　、
　３６’のソースとにそれぞれ別々のスイッチ手段を設
けた場合と比較して、回路素子数が削減されるばかりか
、二つの出力４０．４０′の直流バランスを得やすいと
いう利点を有する。

本発明は上記実施例に限定されるものではなく、種々の
変形実施形態を採用することができる。

例えば、コモンデータ線に寄生する容量による遅延時間
の増大を防ぐため、センス増幅器を複数個コモンデータ
線の分割に応じて用い、その内の１個だけを活性化して
出力信号を取り出す方法を取ることもでき、その場合に
は、第３図に示したインバータ回路例えば、５７．５８
を選択のロジック部に置きかえればよい。

〔発明の効果〕

以上説明したように、本発明によれば、センス増幅器の
出力信号変化が入力端子に正帰還されるため、センス増
幅器の出力信号変化が加速され、メモリ装置のセンス増
幅器自体を高速化することができる。

なお、本発明の実施例によれば、センス増幅器の２つの
増幅回路の出力と後段の回路の入力との間に配置された
２本の信号線にそれぞれ同相の雑音が誘起されたとして
も、後段の回路が２本の信号線の同相信号成分に感応し
ずらい回路構成であるため、後段の回路の出力端子にお
ける雑音成分を低減することが可能となり、また後段の
出力バッファ回路の２つの出力トランジスタを駆動する
ための逆相の増幅信号の位相が整うので、貫通電流が低
減されるとともに、高速のメモリ動作が実現される。

【図面の簡単な説明】

第１図は従来のメモリ装置の一例を示す要部構成図、第
２図は従来のセンス増幅器部及び出力バッファ回路部の
構成の一例を示す回路図、第３図は本発明のセンス増幅
器部及び出力バッファ回路部の構成の一実施例を示す回
路図、第４図は本発明のセンス増幅器部の他の実施例を
示す回路図、第５図は本発明および従来例における動作
波形図である。 く符号の説明〉 １．２・・・メモリセル群（メモリプレーン）３・・・
単位回路（メモリセル） １２・・・デコーダ １７、１ｇ、３２．３３・・・コモンデータ線２３．２
３′・・・センス増幅器 ２４、２５・・・センス増幅器の入力端子３４、３４・
・・出カバソファ回路 ３５．３６．３５’　、３６’・・・差動形ペアを構成
する索子３７．３８．３７’　、３８’・・・負荷用素
子４０．４０′・・・センス増幅器の出力端子５６・・
・増幅回路 ５９．６０・・・コンデンサ

Claims (1)

1. 【特許請求の範囲】 １、メモリセルと、該メモリセルから読み出された信号
   を増幅するためのセンス増幅器とを具備してなるメモリ
   装置において、 第１と第２の入力端子の間に与えられる差動入力信号に
   応答するとともに該第１の入力端子の信号と同相であり
   該第２の入力端子の信号と逆相の一つの増幅出力信号を
   その出力端子にそれぞれ発生する第１と第２の増幅回路
   によって上記センス増幅器を構成し、上記第１の増幅回
   路の上記第１の入力端子と上記第２の増幅回路の上記第
   ２の入力端子とを共通接続するとともに第１の容量素子
   を介して上記第１の増幅回路の上記出力端子に接続し、
   上記第１の増幅回路の上記第２の入力端子と上記第２の
   増幅回路の上記第１の入力端子とを共通接続するととも
   に第２の容量素子を介して上記第２の増幅回路の上記出
   力端子に接続してなることを特徴とするメモリ装置。 ２、上記第１と第２の増幅回路によって構成されてなる
   上記センス増幅器は、第１、第２、第３、第４のトラン
   ジスタと、該第１、第２、第３、第４のトランジスタと
   逆導電型の第５、第６、第７、第８のトランジスタとを
   有し、上記第１、第２、第３、第４のトランジスタのソ
   ースが第１動作電位点に接続され、上記第５、第６、第
   ７、第８のトランジスタのソースが第２動作電位点に接
   続され、上記第１のトランジスタのゲートと上記第３の
   トランジスタのゲートとが接続され、上記第２のトラン
   ジスタのゲートと上記第４のトランジスタのゲートとが
   接続されてなり、上記第２のトランジスタのドレインの
   電流に応答した電圧が上記第６のトランジスタのソース
   ・ドレイン間に発生され、上記第６のトランジスタのソ
   ース・ドレイン間に発生された該電圧が上記第５のトラ
   ンジスタのソース・ゲート間に印加されることにより上
   記第５のトランジスタのドレインに流れる電流が設定さ
   れ、上記第３のトランジスタのドレインの電流に応答し
   た電圧が上記第７のトランジスタのソース・ドレイン間
   に発生され、上記第７のトランジスタのソース・ドレイ
   ン間に発生された該電圧が上記第８のトランジスタのソ
   ース・ゲート間に印加されることにより上記第８のトラ
   ンジスタのドレインに流れる電流が設定され、上記第１
   のトランジスタのドレインに流れる電流と上記第５のト
   ランジスタのドレインに流れる電流との差電流によって
   第１増幅信号を得、上記第４のトランジスタのドレイン
   に流れる電流と上記第８のトランジスタのドレインに流
   れる電流との差電流によって第２増幅信号を得るように
   構成され、 上記センス増幅器の上記第１増幅信号と上記第２増幅信
   号とはそれぞれ第１信号線と第２信号線とを介して後段
   の回路の第１入力と第２入力とに伝達されることを特徴
   とする特許請求の範囲第１項記載のメモリ装置。 ３、上記第１と第２の増幅回路によって構成されてなる
   上記センス増幅器は、第１、第２、第３、第４のトラン
   ジスタと、該第１、第２、第３、第４のトランジスタと
   逆伝導型の第５、第６、第７、第８のトランジスタとを
   有し、上記第１、第２、第３、第４のトランジスのソー
   スが第１動作電位点に接続され、上記第５、第６、第７
   、第８のトランジスタのソースが第２動作電位点に接続
   され、上記第１のトランジスタのゲートトと上記第３の
   トランジスタのゲートとが接続され、上記の第２のトラ
   ンジスタのゲートと上記第４のトランジスタのゲートと
   が接続されてなり、上記第２のトランジスタのドレイン
   の電流に応答した電圧が上記第６のトランジスタのソー
   ス・ドレイン間に発生され、上記第６のトランジスタの
   ソース・ドレイン間に発生された該電圧が上記第５のト
   ランジスタのソース・ゲート間に印加されることにより
   上記第５のトランジスタのドレインに流れる電流が設定
   され、上記第３のトランジスタのドレインの電流に応答
   した電圧が上記第７のトランジスタのソース・ドレイン
   間に発生され、上記第７のトランジスタのソース・ドレ
   イン間に発生された該電圧が上記第８のトランジスタの
   ソース・ゲート間に印加されることにより上記第８のト
   ランジスタのドレインに流れる電流が設定され、上記第
   １のトランジスタのドレインに流れる電流と上記第５の
   トランジスタのドレインに流れる電流との差電流によっ
   て第１増幅信号を得、上記第４のトランジスタのドレイ
   ンに流れる電流と上記第８のトランジスタのドレインに
   流れる電流との差電流によって第２増幅信号を得るよう
   に構成され、 上記センス増幅器の上記第１増幅信号と上記第２増幅信
   号とはそれぞれ第１信号線と第２信号線とを介して後段
   の回路の第１入力と第２入力とに伝達され、 上記後段の回路は上記第１動作電位点と上記第２動作電
   位点との間に直列接続された第９と第１０のトランジス
   タとを具備し、上記後段の回路の上記第１入力と該第９
   のトランジスタの制御入力との間に接続された論理回路
   数と上記後段の回路の上記第２入力と該第１０のトラン
   ジスタの制御入力との間に接続された論理回路数とを等
   しく設定することにより、上記第９と第１０のトランジ
   スタの上記制御入力を実質的に位相差の無い相互に逆相
   の相補信号で駆動することを特徴とする特許請求の範囲
   第１項記載のメモ装置。 ４、上記第６のトランジスタのゲートとドレインとが接
   続され、上記第７のトランジスタのゲートとドレインと
   が接続されてなることを特徴とする特許請求の範囲第２
   項または第３項に記載のメモリ装置。 ５、上記第１、第２、第３、第４のトランジスタのソー
   スと上記第１動作電位点との間には制御信号によって制
   御されるスイッチ手段が接続されてなることを特徴とす
   る特許請求の範囲第４項記載のメモリ装置。 ６、上記スイッチ手段は他のトランジスタによって構成
   され、上記第１乃至第８のトランジスタに流れる動作電
   流は該他のトランジスタに流れる電流のみによって実質
   的に設定されてなることを特徴とする特許請求の範囲第
   ５項記載のメモリ装置。 ７、上記後段の回路は上記第１入力と上記第２入力の差
   信号成分に対して高い感度を有し、上記第１入力と上記
   第２入力の同相信号成分に対して低い感度を有する回路
   であることを特徴とする特許請求の範囲第１項乃至第６
   項のいずれかに記載のメモリ装置。 ８、上記後段の回路は出力バッファ回路であることを特
   徴とする特許請求の範囲第７項記載のメモリ装置。 ９、アクセスされたメモリセルからの読み出し信号を伝
   達するコモンデータ線を介して上記メモリセルから読み
   出された信号が上記センス増幅器の上記第１と第３のト
   ランジスタのゲートと上記第２と第４のトランジスタの
   ゲートとに伝達されることを特徴とする特許請求の範囲
   第１項乃至第８項のいずれかに記載のメモリ装置。