JP2617189B2

JP2617189B2 - 電流検出回路

Info

Publication number: JP2617189B2
Application number: JP19425787A
Authority: JP
Inventors: 章司北沢; 拓桑原; 晃宏原田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1987-08-03
Filing date: 1987-08-03
Publication date: 1997-06-04
Anticipated expiration: 2012-06-04
Also published as: US4899309A; JPS6437798A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、MOSトランジスタで構成されるマスクROM
（Read Only Memory）、EPROM（Erasable Programmable
ROM）といったROM装置等において、メモリ素子からの
読出し電流を検出するためのROM装置等の電流検出回路
に関するものである。

（従来の技術）従来、ROM装置は他のメモリ装置、特にスタティックR
AM（Random Access Memory）と比較すると、読出し速度
の点で、同一世代装置間で大幅な差があった。例えば、
64KスタティックRAMと256KEPROMの場合、スタティックR
AMのアクセスタイムは100〜150nsであるのに対して、EP
ROMは200〜250nsとなっていた。これを改善するため、
出願人等は特開昭61−123000号公報にて、従来方式とメ
モリ素子内のバイアスを逆転し、ワード線信号伝播速度
を向上させることを提案し、さらに特開昭61−129800号
公報において、選択されたデータ線からの電流流入量を
検出する電流検出回路を提案した。以下、その電流検出
回路の構成を図を用いて説明する。

第２図は、従来のROM装置における電流検出回路の一
構成例を示す回路である。

この電流検出回路は、同一の形状（すなわち、ゲート
長及びゲート幅のディメンジョン）のデプレッション形
のMOSトランジスタ（以下、MOSTという）1,2、同一形状
のエンハンスメント形MOST（飽和動作トランジスタ）3,
4、及び同一形状のエンハンスメント形MOST5,6を有して
いる。MOST1,3,5からなる第１の電流経路は、高電源電
圧Vccと低電源電圧Vssの間に直列に接続され、その各MO
ST1,3,5のゲートが共通接続されてMOST1のソースに接続
されている。また、MOST2,4,6からなる第２の電流経路
も、高電源電圧Vccと低電源電圧Vssの間に直列に接続さ
れ、その各MOST2,6のゲートが共通接続されてMOST2のソ
ースに接続されると共に、そのMOST4のゲートがMOST3の
ゲートに接続されている。

ここで、MOST3のソースとMOST5のドレインとの接合箇
所であるノード１には、基準電流Irが供給され、さらに
MOST4のソースとMOST6のドレインとの接合箇所であるノ
ードN2には、複数個のメモリセルが接続された複数本の
データ線のうちの１本が選択的に接続される。複数本の
データ線はデータ線デコーダによって１本が選択され、
その１本のデータ線を通してメモリセルからの検出電流
ＩがノードN2に供給される。また、MOST1のソースとMOS
T3のドレインとの接合箇所であるノードN3と、MOST2の
ソースとMOST4のドレインとの結合箇所であるノードN4
とは、差動増幅器を介して出力端子に接続されている。

次に、動作を説明する。

メモリセルマトリクス中のあるメモリセルの記憶デー
タを読出す場合、そのメモリセルが図示しないデータ線
デコーダ及びワード線デコーダにより選択され、そのメ
モリセルが図示しないデータ線を介してノードN2に接続
され、そのノードN2へメモリセルからの検出電流Ｉが流
入すると共に、その検出電流Ｉの中間値の基準電流Irが
ノードN1へ流入する。すると、基準電流Irと検出電流Ｉ
との大小の差電圧がノードN3とN4に現われ、その差電圧
が図示しない差動増幅器で増幅され、メモリセルの読出
しデータとして出力される。この際、ノードN2の電位
は、回路定数と基準電流Irの電流量に従った電位に固定
され、データ線切換えによるそのデータ線の浮遊容量に
蓄えられた電荷による電位変動は、高速に補正され、そ
れによってアクセスタイムの高速化が図られている。

（発明が解決しようとする問題点）しかしながら、上記構成の電流検出回路では、次のよ
うな問題点があった。

動作の安定性を図るため、基準電流Irは検出電流Ｉの
最大と最小の中間値に設定する必要があるので、その基
準電流Irを発生するための専用の回路が必要であった。
ところが、電源電圧Vccの変動に対して常に基準電流Ir
をI/2に設定することは、メモリセルの電流駆動能力が
電源電圧Vccの変動に対して直線的でないため、困難で
あった。そのため、MOSTで構成されるROM装置は、雑音
マージンが小さく、データの読出し時において誤動作が
生じるおそれがあった。

本発明は、前記従来技術が持っていた問題点等を解決
した電流検出回路を提供するものである。

（問題点を解決するための手段）本発明は、前記問題点を解決するために、第１の電位
源と第２の電位源との間に直列に接続された複数のトラ
ンジスタから構成される第１及び第２の電流経路を有
し、それぞれの電流経路は飽和領域で動作する飽和動作
トランジスタを有し、これらそれぞれの飽和動作トラン
ジスタのゲートを共通に接続し、それらの一方の電極側
にそれぞれ電流を流し込むことにより、それらの他方の
電極側の電位を変化させて出力する電流検出回路におい
て、前記第１の電流経路のトランジスタと同一のゲート
長、ゲート幅及び接続関係を有するトランジスタから構
成される追加電流経路を追加している。

（作用）本発明によれば、以上のように電流検出回路を構成し
たので、第１及び第２の電流経路において飽和領域で動
作する各飽和動作トランジスタの一方の電極側に、それ
ぞれ電流を流し込むと、それらの飽和動作トランジスタ
のゲートが互いに接続されているので、それらの飽和動
作トランジスタが常に一定の電流を流すよう動作する。
これらの飽和動作トランジスタの一方の電極側に電流量
の異なる電流を流し込むと、電流量の多く流入したほう
の飽和動作トランジスタの他方の電極側の電位が上昇
し、この電位が検出信号として出力される。

（実施例）第１図は、本発明に係る電流検出回路を備えたROM装
置の第１の実施例を示す概略回路図である。

このROM装置は、データを格納するメモリセルマトリ
クス10、データ線デコーダ20、ワード線選択用のワード
線デコーダ30、一定の電圧（例えば1.5V程度）を供給す
る定電圧回路40、及びメモリセルからの読出し電流を検
出する電流検出回路50等を備えている。

メモリセルマトリクス10は、MOSTからなる複数個のメ
モリセル11−１〜11−4,12−１〜12−４がマトリクス状
に配列された構造をなし、それらの各メモリセル11−１
〜11−4,12−１〜12−４のソース（第２の電極）が複数
本のデータ線13−１〜13−４に、ゲートが複数本のワー
ド線14−1,14−２に、ドレイン（第１の電極）が共通ド
レインノードN10を介して定電圧回路40にそれぞれ接続
されている。各データ線13−１〜13−４は、MOST21−１
〜21−４を介してノード（第２の入力ノード）N12に共
通接続されている。MOST21−１〜21−４は、データ線13
−１〜13−４を選択的にノードN12に接続するためのも
のであり、データ線デコーダ20により駆動される。ワー
ド線14−1,14−２には、ワード線デコーダ30が接続され
ると共に、MOSTからなる複数個のダミーメモリセル（ダ
ミーセル）31−1,31−２のゲートが接続されている。ワ
ード線14−1,14−２は、ワード線デコーダ30により選択
的に高電位とされる。ダミーメモリセル31−1,31−２
は、そのドレインが共通ドレインノードN10に共通接続
されると共に、そのソースがダミーデータ線32に共通接
続されている。ダミーデータ線32は、MOST33を介してノ
ード（第１の入力ノード）N11に接続されている。な
お、メモリセル11−１〜11−4,12−１〜12−４、データ
線13−１〜13−４、ワード線14−1,14−２、MOST21−１
〜21−４、及びダミーメモリセル31−1,31−２等の数
は、ROM装置のビット数に応じて多数設けられている
が、第１図ではその一部のみが示されている。

ノードN11,N12には、電流検出回路50の入力側が接続
されている。この電流検出回路50は、ノードN11から流
入する基準電流Irに基づき基準電圧を発生する基準電圧
発生回路50−１と、ノードN12から流入する検出電流Ｉ
を電圧値に変換する電流／電圧変換回路50−２とで構成
されている。基準電圧発生回路50−１は、電流供給手段
であるデプレッション形のMOST51,61、及びエンハンス
メント形のMOST53,55,63,65を有している。MOST（負荷
トランジスタ）51、MOST（飽和動作トランジスタ）53、
及びMOST（トランジスタ）55は、直列に接続されて直列
回路（追加電流経路）を構成しており、そのMOSTのドレ
インが第１の電位源として例えば高電源電圧Vccに、そ
のMOST55のソースが第２の電位源として例えば低電源電
圧Vssにそれぞれ接続され、さらにそのMOST51,53,55の
ゲートが共通接続されMOST51のソース、MOST53のドレイ
ン及び出力側のノード（第１の出力ノード）N13にそれ
ぞれ接続されている。同様に、MOST（負荷トランジス
タ）61、MOST（飽和動作トランジスタ）63、及びMOST
（トランジスタ）65は、直列に接続されて直列回路（第
１の電流経路）を構成しており、そのMOST61のドレイン
が高電源電圧Vccに、そのMOST65のソースが低電源電圧V
ssにそれぞれ接続され、さらにそのMOST61,63,65のゲー
トが共通接続されMOST61のソース、MOST63のドレイン及
び出力側のノードN13にそれぞれ接続されている。電源
／電圧変換回路50−２は、電流供給手段であるデプレッ
ション形のMOST（負荷トランジスタ）72、エンハンスメ
ント形のMOST（飽和動作トランジスタ）74及びMOST（ト
ランジスタ）76からなる直列回路（第２の電流経路）で
構成され、そのMOST72のドレインが高電源電圧Vccに、
そのMOST76のソースが低電源電圧Vssにそれぞれ接続さ
れている。また、MOST72のゲートは、そのソース、MOST
74のドレイン、MOST76のゲート、及び出力側ノード（第
２の出力ノード）N14にそれぞれ接続され、さらにそのM
OST74のゲートがMOST63,53のゲートに、そのMOST74のソ
ースとMOST76のドレインがノードN12にそれぞれ接続さ
れている。なお、出力側のノードN13,N14は、図示しな
い差動増幅器等の入力側に接続される。

前記電流検出回路50において、MOST51,61,72は同一の
形状（すなわち、ゲート長及びゲート幅のディメンジョ
ン）のトランジスタ、MOST53,63,74は同一形状のトラン
ジスタ、MOST55,65,76は同一形状のトランジスタでそれ
ぞれ形成されている。ここで、MOST51,61とMOST53,63と
MOST55,65とをゲート、ソース及びドレイン共にそれぞ
れ結合されているにもかかわらず、別のトランジスタと
して図中に示したのは、次のような理由による。

MOSTはゲート幅を２倍にした場合、同一バイアス条件
下での電流駆動能力が正確には２倍とならない。それ
は、チャネル幅方向端ではトランジスタ分離領域の影響
により、電流駆動能力が低下するからである。この現象
は、特にチャネル幅が狭い場合に、MOSTの狭チャネル効
果として知られている。従って正確に２倍の電流駆動特
性が得られるように、回路を形成する集積回路チップ
（IC,LSI等のチップ）上のパターン形状が各MOST毎に分
離されていることを現わすためである。

但し、ノードN11上の基準電流Ir、及びノードN12上の
形状電流Ｉの電流量が共に十分大きく、電流検出回路50
の検出能力に余裕があれば、前記の厳密さは不要とな
り、単にチャネル幅を２倍としたり、チャネル長を半減
したりすることにより、対応可能である。

次に、動作を説明する。

例えば、メモリセル11−１のデータを読出す場合、デ
ータ線デコーダ20及びワード線デコーダ30にアドレス信
号が供給され、データ線デコーダ20によってMOST21−１
がオン状態になると共に、ワード線デコーダ30によって
ワード線14−１の電位が上昇する。MOST21−１がオン状
態になると、データ線13−１とノードN12とが接続さ
れ、メモリセル11−１のデータがそのデータ線13−１及
びMOST21−１を通して検出電流Ｉの形でノードN12へ流
入する。一方、ワード線14−１の電位が上昇すると、ダ
ミーメモリセル31−１側からダミーデータ線32及びMOST
33を通して基準電流IrがノードN11へ流入する。ノードN
11に基準電流Irが流入すると、そのIr/2の電流がMOST55
と65にそれぞれ流れ、基準電圧が生成されてそれがノー
ドN13から出力される。それと同時に、ノードN12に流入
した検出電流Ｉは、MOST72,74,76により電圧値に変換さ
れ、ノードN14から出力される。この各ノードN13,N14の
出力電圧は、その差が図示しない差動増幅器等で増幅さ
れ、読出しデータとして出力される。

ここで、電流検出回路50の動作に着目する。

ノードN11の基準電流Ir及びノードN12の検出電流Ｉ
と、ノードN13及びN14の出力電圧については、回路の対
称性より、基準電流Irが検出電流Ｉの２倍となった状態
で、ノードN13とN14の電位は同電位となる。従って基準
電流Irが検出電流Ｉの最大値と同一であれば、検出電流
Ｉに対してノードN13とN14の電位差は、その最大値の1/
2の値で極性を反転することになる。そのため、ノードN
13とN14の出力電圧の差を差動増幅器等で増幅すること
により、安定したデータ検出が可能になる。

すなわち、本実施例の電流検出回路50では、基準電流
Irとして検出電流Ｉと同値の電流を入力できるので、基
準電流発生のための専用回路が不要となる。さらに、電
源電圧Vccの変動により、検出電源Ｉが変化しても、ダ
ミーメモリセル31−1,31−２のソースにダミーデータ線
32及びMOST33を介してノードN11が接続されているの
で、基準電流Irは検出電流Ｉの変動に完全に追従でき
る。そのため、ROM装置の雑音マージンが大きくなり、
データ読出し時の誤動作を防止できる。また、ダミーメ
モリセル31−1,31−２は、読み出そうとするメモリセル
11−１〜12−４と同一形状、同一バイアス条件とするこ
とが可能であり、それによって読出し動作がより安定化
する。

ところが、ノードN11が第１図のようにMOST33を介し
てダミーデータ線32に接続されてる場合、そのダミーデ
ータ線32は、読み出そうとするメモリセル11−１〜12−
４と連動してワード線14−1,14−２の遷移状態に追従し
て電流駆動能力を変化させるダミーメモリセル31−1,31
−２に結合されているため、ノードN11にも電位固定能
力が必要となる場合がある。すなわち、第１図の回路で
は、基準電流Irが変動している期間が長いと、それに応
じてノードN11の電位も変動してしまい、安定状態に復
帰するための時間を必要とするようになる。そのため、
正しいデータ読出しが遅くなるおそれがあった。そこ
で、これを解決した電流検出回路を第３図に示す。

第３図は、本発明に係る電流検出回路を備えたROM装
置の第２の実施例を示す概略回路図であり、第１図中の
要素と同一の要素には同一の符号が付されている。

この実施例では、第１図の電流検出回路50を他の構成
の電流検出回路150に置き換え、その電流検出回路150を
基準電圧発生回路150−１と第1,第２の電流／電圧変換
回路150−2,150−３とで構成している。

基準電圧発生回路（第２の電流経路）150−１は、デ
プレッション形のMOST（負荷トランジスタ）151、エン
ハンスメント形のMOST（飽和動作トランジスタ）153及
びMOST（トランジスタ）155を有し、それらのMOST151,1
53,155が高電源電圧Vccと低電源電圧Vssとの間に直列に
接続され、さらにそれらのMOST151,153,155の各ゲート
が共通接続されている。第１の電流／電圧変換回路（第
２の電流経路）150−２は、デプレッション形のMOST
（負荷トランジスタ）172、エンハンスメント形のMOST
（飽和動作トランジスタ）174及びMOST（トランジス
タ）176を有し、それらのMOST172,174,176が高電源電圧
Vccと低電源電圧Vssとの間に直列に接続されている。さ
らに、MOST172のゲートは、そのソース、ノードN14、及
びMOST176のゲートにそれぞれ共通に接続され、さらに
そのMOST174のゲートがノードN15を介してMOST153のゲ
ートに、そのMOST174のソースがノードN12にそれぞれ接
続されている。第２の電流／電源変換回路150−３は、
デプレッション形のMOST（負荷トランジスタ）182,19
2、エンハンスメント形のMOST（飽和動作トランジス
タ）184,194及びMOST（トランジスタ）186,196を有して
いる。MOST182,184,186からなる追加電流経路と、MOST1
92,194,196からなる第１の電流経路とは、それぞれ高電
源電圧Vccと低電源電圧Vssとの間に直列に接続されてい
る。MOST182のゲートは、そのソース、ノードN13、及び
MOST186のゲートにそれぞれ共通接続され、さらにそのM
OST184のソースとMOST186のドレインとがノードN11に接
続されている。また、MOST192のゲートは、そのソー
ス、ノードN13、及びMOST196のゲートにそれぞれ共通接
続され、さらにそのMOST194のゲートがMOST153,184のゲ
ートに、そのMOST194のソースとMOST196のドレインがノ
ードN11に、そのMOST196のゲートがMOST186のゲートに
それぞれ接続されている。ここで、MOST172,182,192は
同一形状のトランジスタ、MOST174,184,194は同一形状
のトランジスタ、MOST176,186,196は同一形状のトラン
ジスタでそれぞれ形成されている。

次に、動作を説明する。

基準電圧発生回路150−１は、高電源電圧VccとMOST15
1,153,155の特性により、ノードN15の電位を決定してい
る。この基準電圧発生回路150−１では、第1,第２の電
流／電圧変換回路150−2,150−３との対称性が考慮され
ていれば、MOST151,153,155の特性の変動に対して安定
した動作を望めるが、ノードN15の電位は後述するよう
にノードN11,N12の固定される電位を決定するから、集
積回路構成上の種々の都合により、任意の電位決定法を
用いることができる。

第１の電流／電圧変換回路150−２では、MOST174のゲ
ート電圧、つまりノードN15の電圧が固定されているた
め、ノードN12に流入する検出電流Ｉに比例してノードN
14の電位が変動し、ノードN12が例えば0.1〜0.3V程度の
電位に固定される。第２の電流／電圧変換回路150−３
では、MOST184,194のゲート電圧、つまりノードN15の電
圧が固定されているため、ノードN11へ流入する基準電
流に比例してノードN13の電位が変動し、ノードN11はノ
ードN12とほぼ同電位に固定されるが、比例定数は第１
の電流／電圧変換回路150−２の比例定数の1/2となる。
この例では、第１と第２の電流／電圧変換回路150−2,1
50−３の比例定数を2:1としてあるが、直列接続されたM
OSTのセット数を第２の電流／電圧変換回路150−３に追
加することにより、3:1、4:1のごとく任意の比に設定可
能である。それらの比は、現実に集積回路中の種々の要
因により決定される。また、第１図の場合と同様に、第
２の電流／電圧変換回路150−３における２つの直列回
路をセットとして分離せず、構成MOSTのゲート幅、ある
いはゲート長により対応することも可能である。

次に、第３図の具体的な動作を説明する。

例えば、メモリセル11−１を選択した状態から、メモ
リセル12−４を選択してそのデータ、すなわちメモリセ
ル12−４の選択状態での電流駆動能力を読み出そうとす
る場合、先ずデータ線デコーダ20によるMOST21−1,21−
４の切替えにより、データ線13−４とノードN12がMOST2
1−４により接続され、MOST21−１がオフ状態に変化す
る。データ線13−４は通常、共通ドレインノードN10と
同電位の例えば1.5V程度に充電され、その浮遊容量中に
数ピコクーロンの電荷を保持しているが、それによって
ノードN12の電位が上昇し、MOST174をオフ状態とする。
そのため、急速にMOST176のゲート電圧が上昇し、デー
タ線13−４に蓄えられていた電荷は、短期間に低電源電
圧Vss側に放電され、固定される電位となる。この状態
でノードN14には、メモリセル12−４を経由してノードN
12に流入する検出電流Ｉに比例した電位の変動が現われ
る。

一方、ワード線デコーダ30も、データ線デコーダ20と
同時にワード線14−１の電位を低下させ、ワード線14−
２の電位を上昇させるが、電位の低下や上昇は瞬時に完
了させることができない。これは主に、ワード線14−1,
14−２の負荷電荷容量がかなり大きいこと、及びワード
線素材の抵抗成分が大きいことによる。従ってワード線
14−1,14−２の電位の下降と上昇は、ほぼ同時に発生す
ることになり、その際にはデータ線13−４及びダミーデ
ータ線32と共通ドレインノードN10とのインピーダン
ス、すなわちメモリセル12−４及びダミーメモリセル31
−２の電流駆動能力が経時時に変動することになる。こ
れにより、ダミーデータ線32よりMOST33を通してノード
N11に流入する基準電流Ir、及びデータ線13−４よりノ
ードN12に流入する検出電流Ｉは、経時時に変動する。
ところが、ノードN11とN12の電位は回路的に固定されて
いるため、ワード線14−２が検出可能な電位に上昇した
時点より、正しいデータの読出しが可能となり、それに
よって安定した高速読出しが行える。

この第２の実施例の利点をまとめれば、次のようにな
る。

第１の実施例では、ワード線デコーダ30によるワード
線14−1,14−２の切換え選択時において、ダミーデータ
線32の電位が変動してそのダミーデータ線32が定常状態
に復帰するのに時間がかかり、正常なデータ読出しが遅
くなる場合がある。ところが、第２の実施例では第２の
電流／電圧変換回路150−３を設けたので、ダミーデー
タ線32の電位を固定することが可能となり、それによっ
てデータ読出し速度が速くなる。但し、消費電流は増加
するので、状況に応じて使用する必要がある。

なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。

（ｉ）デプレッション形のMOST51,61,72,151,172,18
2,192は、単純な電流供給手段であるから、ＰチャネルM
OSTや、拡散抵抗等の電気的抵抗素子となり得るもので
あれば、代替可能である。

（ii） ROM装置の全体構成を第１図及び第３図以外の
回路に変形することも可能である。

（発明の効果）以上詳細に説明したように、本発明によれば、次のよ
うな効果がある。

従来の電流検出回路では、第１及び第２の電流経路
が、飽和領域で動作する飽和動作トランジスタをそれぞ
れ有し、これらの飽和動作トランジスタの一方の電極側
にそれぞれ電流を流し込むことより、他方の電極側の電
位を変化させて出力するようになっている。このような
電流検出回路では、入力する電流（すなわち、比較する
電流）がほぼ同一レベルの場合は問題がないが、例え
ば、比較する電流の大きさが約2:1の場合等は、いずれ
か一方の電流を1/2にして電流検出回路に入力する必要
がある。しかし、電流を正確に1/2にすることは難し
い。そこで、例えば、トランジスタのディメンジョン
（すなわち、ゲート長及びゲート幅）比を変化させて、
負荷トランジスタの抵抗値を変え、電流値を調整する方
法も考えられる。ところが、このような方法では、電位
源の電位が変化した場合、抵抗値が一定のため、正確に
1/2の電流が得られないという欠点がある。

そこで、このような欠点を解決するため、本発明で
は、同一ディメンジョン（すなわち、ゲート長及びゲー
ト幅）を有し、接続関係が同一である追加電流経路を設
けている。これにより、例えば、約2:1のレベルを持つ
電流値を本発明の電流検出回路に直接入力して1:1レベ
ルで比較することが可能になる。そのため、基準電流発
生のための専用回路が不要となる。さらに、電位源の電
位の変動等によって、入力する一方の電流が変化して
も、入力する他方の電流をその一方の電流の変動に追従
させることが可能になる。そのため、本発明の電流検出
回路を例えばROM装置等に設けた場合、このROM装置等の
雑音マージンが大きくなり、データ読出し時の誤動作を
的確に防止できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す電流検出回路を備
えたROM装置の概略の回路図、第２図は従来の電流検出
回路の回路図、第３図は本発明の第２の実施例を示す電
流検出回路を備えたROM装置の概略回路図である。 10……メモリセルマトリクス、13−１〜13−４……デー
タ線、14−1,14−２……ワード線、20……データ線デコ
ーダ、30……ワード線デコーダ、32……ダミーデータ
線、50,150……電流検出回路、50−1,150−１……基準
電圧発生回路、50−2,150−2,150−３……電流／電圧変
換回路、51,53,55,61,63,65,72,74,76,151,153,155,17
2,174,176,182,184,186,192,194,196……MOST、Ｉ……
検出電流、Ir……基準電流、Vcc……高電源電圧、Vss…
…低電源電圧。

Claims

(57)【特許請求の範囲】

【請求項１】第１の電位源と第２の電位源との間に直列
に接続された複数のトランジスタから構成される第１及
び第２の電流経路を有し、それぞれの電流経路は飽和領
域で動作する飽和動作トランジスタを有し、これらそれ
ぞれの飽和動作トランジスタのゲートを共通に接続し、
それらの一方の電極側にそれぞれ電流を流し込むことに
より、それらの他方の電極側の電位を変化させて出力す
る電流検出回路において、前記第１の電流経路のトランジスタと同一のゲート長、
ゲート幅及び接続関係を有するトランジスタから構成さ
れる追加電流経路をさらに有したことを特徴とする電流
検出回路。
【請求項２】前記第１の電流経路は、第１の電極が前記第１の電位源に接続された負荷トラン
ジスタと、第１の電極が前記負荷トランジスタの第２の電極及び第
１の出力ノードに接続され、ゲートが前記第２の電流経
路の飽和動作トランジスタのゲート及び前記第１の出力
ノードに接続された飽和動作トランジスタと、第１の電極が前記飽和動作トランジスタの第２の電極に
接続されると共に第１の入力ノードに接続され、ゲート
が前記第１の出力ノードに接続され、第２の電極が前記
第２の電位源に接続されたトランジスタとから構成され
る特許請求の範囲第１項記載の電流検出回路。
【請求項３】前記第２の電流経路は、第１の電極が前記第１の電位源に接続された負荷トラン
ジスタと、第１の電極が前記負荷トランジスタの第２の電極及び第
２の出力ノードに接続され、ゲートが前記第１の電流経
路の飽和動作トランジスタのゲートに接続された飽和動
作トランジスタと、第１の電極が前記飽和動作トランジスタの第２の電極に
接続されると共に第２の入力ノードに接続され、ゲート
が前記第２の出力ノードに接続され、第２の電極が前記
第２の電位源に接続されたトランジスタとから構成され
る特許請求の範囲第１項記載の電流検出回路。
【請求項４】前記第２の電流経路は、第１の電極が前記第１の電位源に接続された第１の負荷
トランジスタと、第１の電極が前記第１の負荷トランジスタの第２の電極
及び第２の出力ノードに接続され、ゲートが前記第１の
電流経路の飽和動作トランジスタのゲートに接続された
第１の飽和動作トランジスタと、第１の電極が前記第１の飽和動作トランジスタの第２の
電極に接続されると共に第２の入力ノードに接続され、
ゲートが前記第２の出力ノードに接続され、第２の電極
が前記第２の電位源に接続された第１のトランジスタ
と、第１の電極が前記第１の電位源に接続された第２の負荷
トランジスタと、第１の電極が前記第２の負荷トランジスタの第２の電極
に接続され、ゲートが前記第１の電流経路の飽和動作ト
ランジスタのゲートに接続された第２の飽和動作トラン
ジスタと、第１の電極が前記第２の飽和動作トランジスタの第２の
電極に接続され、ゲートが前記第１の電流経路の飽和動
作トランジスタのゲートに接続され、第２の電極が前記
第２の電位源に接続された第２のトランジスタとから構
成される特許請求の範囲第１項記載の電流検出回路。
【請求項５】前記第１及び第２の電流経路の一方には選
択されたリード・オンリー・メモリセルからの電流を流
し込み、他方にはダミーセルからの電流を流し込むよう
構成したROM装置に用いられる特許請求の範囲第１項記
載の電流検出回路。