JPH05315448A - 集積回路装置およびそのレイアウト方法 - Google Patents

集積回路装置およびそのレイアウト方法

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JPH05315448A
JPH05315448A JP4107206A JP10720692A JPH05315448A JP H05315448 A JPH05315448 A JP H05315448A JP 4107206 A JP4107206 A JP 4107206A JP 10720692 A JP10720692 A JP 10720692A JP H05315448 A JPH05315448 A JP H05315448A
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cell
basic
basic cell
integrated circuit
circuit device
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Tadashi Iwasaki
正 岩崎
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Abstract

(57)【要約】 【目的】標準セル方式によるレイアウトパターン設計手
法に於いて、集積回路装置の消費電力の抑制及び最大動
作周波数向上の為の最適化設計が短期間で行なえるよう
にする。 【構成】基本機能を有する基本セルパターンが同一の機
能を有する基本セルについて、同一の基本セル幅であっ
て、同一の入出力端子位置である基本セルを負荷駆動力
別に複数準備し、集積回路装置のレイアウト設計後に、
同一機能の基本セル間で選択的に置き換える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路装置およびその
レイアウト方法に係わり、特に標準セル方式で設計した
集積回路装置およびそのレイアウト方法に関する。
【０００２】
【従来の技術】従来、集積回路装置の設計方法の一つと
して標準セル方式と呼ばれるレイアウト・パターンの設
計手法が知られている。これは例えばＮＡＮＤゲートや
フリップフロップ等の基本回路についてあらがじめパタ
ーン設計を行って基本セルパターンとして準備してお
き、これ等基本セルパターンを必要に応じて配置或いは
相互接続することで所望の集積回路装置をレイアウト設
計する方法である。特にその方法の中でも基本となるト
ランジスタサイズを決め、その基本となるトランジスタ
を横方向に一列に並べて基本セルを構成する方式を取る
と、基本セルの高さ，基本セルへの動作電力を供給する
為の電源線のレイアウト，基本セル内の不純物導入領域
のレイアウト等を規格化して扱うことができ集積回路装
置のパターン設計を効果的に自動化することができる。
【０００３】この時の基本セルは集積回路装置のいかな
るレイアウト設計にも対応できるように回路機能別に多
種類用意するだけでなく、集積回路装置のいかなるタイ
ミング設計にも対応できるように負荷駆動能力別にも多
種類用意する必要がある。
【０００４】この為、例えばＣＭＯＳ回路では、インバ
ータ回路を例にとると、基本となる絶縁ゲート電界効果
トランジスタ（以下、ＭＯＳ型トランジスタという）と
同じ駆動能力を有する基本セル１００には、図３に示す
ように、ソース，ドレイン領域となるＰ型拡散領域２と
ゲート３とで構成されるＰチャネルＭＯＳ型トランジス
タ４とソース，ドレイン領域となるＮ型拡散層領域５と
ゲート３とで構成されるＮチャネルＭＯＳ型トランジス
タ６のそれぞれのＭＯＳ型トランジスタのドレイン領域
をコンタクト７と配線８を介して接続し、ＰチャネルＭ
ＯＳ型トランジスタ４のソース領域をコンタクト９を介
して電源線１２に接続し、ＮチャネルＭＯＳ型トランジ
スタ６のソース領域をコンタクト１３を介して接地線１
４に接続し、入力端子１５と出力端子１６を備えた基本
セルパターンを準備していた。図３に示すように同一パ
ターン、同一機能の基本セル１００はＸ方向に多数配列
されている（図では左右の隣接する基本セル１００のみ
を１０，１１で示している）。又、各基本セル１００は
Ｘ方向にセル幅寸法がＴであり、Ｙ方向のセル長寸法が
Ｓ1 であり、かつＸ方向の中心線とＹ方向の中心線との
交点であるセル中心点５０を有し、入出力端子１５，１
６はこの中心点からＸ方向およびＹ方向に所定の距離の
場所に位置している。
【０００５】また、例えば基本となるＭＯＳ型トランジ
スタの２倍の駆動能力を持つ基本セルには図４に示すよ
うに、図３に示した基本セルを並列に接続した基本セル
２００のパターンを準備していた。尚、図４において、
図３と同一もしくは類似の機能の個所は同じ符号で示し
てある。
【０００６】そして、集積回路装置の論理設計の際に例
えばインバータ回路について負荷の軽い部分には基本と
なるＭＯＳ型トランジスタと同じ駆動能力を有する図３
に示す基本セル１００を選択して集積回路装置の消費電
力を抑えるようにし、負荷の重い部分には基本となるＭ
ＯＳ型トランジスタの２倍の駆動能力を有する図４に示
す基本セル２００を選択して集積回路装置の最大動作周
波数が劣化しないように設計していた。
【０００７】一方、レイアウト設計完了後に長い配線長
負荷がついてしまった基本セルを高駆動能力のセルに置
換し、一部配線の修正あるいは全配線の再設計を行なう
方法がとられていた。
【０００８】
【発明が解決しようとする課題】一般に集積回路装置の
信号遅延時間や消費電力は、集積回路装置を構成する基
本セル自体の性能と、基本セルの出力端子に付く負荷に
依存する。前記のような基本セルの配置・配線を自動で
行なう場合は、パターン設計が終るまで基本セルの配置
位置や信号配線長が決まらないので基本セルの出力端子
に付く負荷による遅延や消費電力を正確に知ることがで
きず、論理設計段階で基本セルの駆動能力の最適化を行
なっても実際の装置では必ずしも当初目的としていた集
積回路装置の性能を保証することができない場合が多
い。
【０００９】この為、集積回路装置をレイアウト設計し
た後で実際のレイアウトパターンによる配線負荷も考慮
して集積回路装置の性能を評価し、性能を劣化させてい
る箇所の基本セルを特定し、その基本セルを同一論理機
能で異なる負荷駆動能力を有する基本セルに置き換える
ことができれば集積回路装置の最適設計が可能となる。
【００１０】しかし、従来の基本セルによる置き換えを
行なうと、例えばインバータ回路の基本セルの場合、基
本となるトランジスタと同じ駆動能力の図３に示す基本
セルのセル幅は２セル単位に対し、基本となるトランジ
スタの２倍の駆動能力の図４に示す基本セルのセル幅は
３セル単位であるので基本セルを置き換える前の図５
（Ａ）に示す基本セル２０と置き換えた後の図５（Ｂ）
に示す基本セル２１とでセル幅のずれが生じる。また、
従来の基本セルによる置き換えを行なうと、交換しよう
とする２つの基本セルの間で入出力端子のセル内相対位
置が異っているので図５（Ｂ）に示すように、基本セル
を置き換える前の信号配線２２の基本セル間配線（図中
点線で示す）を新らしく引き直さなければならない。更
に、交換しようとする２つの基本セルのセル幅や入出力
端子位置が異っていると基本セルの再配置、再配線は交
換しようとする基本セルのみにとどまらず、集積回路装
置を構成している他の基本セルにも影響が及ぶので集積
回路装置全体について基本セルの配置・配線をやり直す
必要があった。この為、集積回路装置のレイアウト設計
をやり直すと最終的なレイアウトパターンが完成するま
でに多くの時間がかかるという問題点があった。
【００１１】
【課題を解決するための手段】本発明の特徴は、多数の
基本セルを半導体基板の第１の方向に配列した標準セル
方式の集積回路装置において、前記多数の基本セルには
負荷駆動能力がたがいに異なり他の機能がたがいに同一
の複数種類の基本セルを有し、前記複数種類の基本セル
の前記第１の方向のセル幅はたがいに同一であり、かつ
前記複数種類の基本セルのセル中心からの入出力端子の
位置はたがいに同一である集積回路装置にある。ここで
前記基本セルにＭＯＳ型トランジスタを含み、前記第１
の方向と直角方向の第２の方向の該トランジスタのゲー
ト幅を異ならせて前記負荷駆動能力がたがいに異なる複
数種類の基本セルとすることができる。もしくは、前記
基本セルにバイポーラトランジスタあるいはＭＯＳ型ト
ランジスタとバイポーラトランジスタとを含み上記前記
負荷駆動能力がたがいに異なる複数種類の基本セルを構
成することができる。
【００１２】また本発明の他の特徴は、多数の基本セル
を半導体基板の第１の方向に配列した標準セル方式のレ
イアウト方法において、前記多数の基本セルには負荷駆
動能力がたがいに異なり他の機能がたがいに同一の複数
種類の基本セルを有し、前記複数種類の基本セルの前記
第１の方向のセル幅はたがいに同一であり、かつ前記複
数種類の基本セルのセル中心からの入出力端子の位置は
たがいに同一であり、このような多数の基本セルを用い
てレイアウト設計後に前記複数種類の基本セル間で選択
的な置き変えを行って集積回路装置を構成する集積回路
装置のレイアウト方法にある。
【００１３】
【実施例】次に本実施例について図面を参照して説明す
る。図１は本発明の第１の実施例を説明するレイアウト
パターンの模式図である。尚、図１において図３と同一
もしくは類似の機能の個所は同じ符号で示してある。
【００１４】本実施例はＣＭＯＳ型集積回路装置内のあ
る特定のインバータ回路を基本セル１００から、負荷駆
動能力の高い基本セル３００に置き換えて集積回路装置
を構成した例である。
【００１５】負荷駆動能力の高い基本セル３００のＸ方
向の左右には、図３で示す基本セル１００が隣接セル１
０，１１として配列されている。基本セル３００のＸ方
向のセル幅寸法Ｔは基本セル１００のセル幅寸法Ｔと同
一であるが、基本セル３００のＹ方向のセル長寸法Ｓ2
は基本セル１００のＹ方向のセル長寸法Ｓ1 より大とな
っている。一方、基本セル３００のＸ方向の中心線とＹ
方向の中心線との交点であるセル中心点５１から入出力
端子１５，１６へのＸ方向およびＹ方向の距離は、図３
の基本セル１００における中心点５０からのそれぞれの
距離と同一である。
【００１６】基本セル１００における各ＭＯＳ型トラン
ジスタ４，６のＹ方向であるゲート幅Ｗに対して、負荷
駆動能力の高い基本セル３００における各ＭＯＳ型トラ
ンジスタ３４，３６のゲート幅はたとえば２倍（２×
Ｗ）となっている。すなわち、負荷駆動能力の高い基本
セル３００は基本セル１００のトランジスタ４のサイズ
よりもゲート幅の広いソース，ドレイン領域となるＰ型
拡散層領域３２とゲート３とで構成したＰチャネルＭＯ
Ｓ型トランジスタ３４と、基本となるトランジスタ６の
サイズよりもゲート幅の広いソース，ドレイン領域とな
るＮ型拡散層領域３５とゲート３とで構成したＮチャネ
ルＭＯＳ型トランジスタ３６とから成り、ＰチャネルＭ
ＯＳ型トランジスタ３４とＮチャネルＭＯＳ型トランジ
スタ３６のドレイン領域を、それぞれコンタクト７と配
線８とで接続し、ＰチャネルＭＯＳ型トランジスタ３４
のソース領域をコンタクト９を介して基本セル３００に
隣接する他の基本セル１０，１１と共通の電源線１２に
接続し、ＮチャネルＭＯＳ型トランジスタ３６のソース
領域をコンタクト１３を介して基本セル３００に隣接す
る他の基本セル１０，１１と共通の接地線１４に接続
し、置き換える前の図３の基本セル１００と同じ位置に
入力端子１５と出力端子１６とを備え、入力端子１５を
コンタクト１７と配線１８を介してゲート３に接続し、
出力端子１６をコンタクト７とを配線８を介してＰ型ド
レイン領域３２およびＮ型ドレイン領域３５に接続した
構成となっている。
【００１７】本実施例の負荷駆動能力の高い基本セル３
００は、基本セルを置き換える前の負荷駆動能力の低い
基本セル１００とセル幅，入出力端子位置が同じなので
集積回路装置のレイアウト設計終了後でも容易に基本セ
ルの置き換えを行なうことができる。
【００１８】図２は本発明の第２の実施例を説明するレ
イアウトパターンの模式図である。第２の実施例は、第
１の実施例とは逆にＣＭＯＳ型集積回路装置内のある特
定のインバータ回路を基本セル１００から負荷駆動能力
の低い基本セル４００に置き換えて集積回路を形成した
例である。尚、図２において、図１，図３と同一もしく
は類似の機能の個所は同じ符号で示してある。
【００１９】負荷駆動能力の低い基本セル４００のＸ方
向の左右には、図３で示す基本セル１００が隣接セル１
０，１１として配列されている。基本セル４００のＸ方
向のセル幅寸法Ｔは基本セル１００のセル幅寸法Ｔと同
一であり、基本セル４００のＹ方向のセル長寸法Ｓ1 も
基本セル１００のＹ方向のセル長寸法Ｓ1 と同じであ
る。又、基本セル４００のＸ方向の中心線とＹ方向の中
心線との交点であるセル中心点５２から入出力端子１
５，１６へのＸ方向およびＹ方向の距離は、図３の基本
セル１００における中心点５０からのそれぞれの距離と
同一である。
【００２０】一方、基本セル１００における各ＭＯＳ型
トランジスタ４，６のＹ方向であるゲート幅Ｗに対し
て、負荷駆動能力の低い基本セル４００における各ＭＯ
Ｓ型トランジスタ４４，４６のゲート幅はたとえば半分
（（１／２）×Ｗ）となっている。すなわち、負荷駆動
能力の低い基本セル４００は基本セル１００のトランジ
スタ４のサイズよりもゲート幅の狭いソース，ドレイン
領域となるＰ型拡散層領域４２とゲート３とで構成した
ＰチャネルＭＯＳ型トランジスタ４４と、基本セル１０
０のトランジスタ６のサイズよりもゲート幅の狭いソー
ス，ドレイン領域となるＮ型拡散層領域４５とゲート３
とで構成したＮチャネルＭＯＳ型トランジスタ４６とか
ら成り、ＰチャネルＭＯＳ型トランジスタ４４とＮチャ
ネルＭＯＳ型トランジスタ４６のドレイン領域をそれぞ
れコンタクト７と配線８とで接続し、ＰチャネルＭＯＳ
型トランジスタ４４のソース領域４２をコンタクト９を
介して基本セル１に隣接する他の基本セル１０，１１と
共通の電源線１２に接続し、ＮチャネルＭＯＳ型トラン
ジスタ４６のソース領域４５をコンタクト１３を介して
基本セル４００に隣接する基本セル１００（１０，１
１）と共通の接地線１４に接続し、置き換える前の図３
の基本セル１００と同じ位置に入力端子１５と出力端子
１６とを備え、入力端子１５をコンタクト１７と配線１
８を介してゲート３に接続し、出力端子１６を配線８に
接続した構成となっている。この第２の本実施例も第１
の実施例と同様に、負荷駆動能力の低い基本セル４００
は、置き換える前の基本セル例えば図３の基本セル１０
０とセル幅，入出力端子位置が同じなので集積回路装置
のレイアウト設計後でも容易に基本セルの置き換えを行
なうことができる。
【００２１】尚、第１及び第２実施例ではＣＭＯＳ回路
について述べたが、エミッタ面積を規格化した基本とな
るバイポーラトランジスタを規則的に並べた基本セルを
用いて集積回路装置を形成した場合や、ＭＯＳ型トラン
ジスタとバイポーラトランジスタとを混載した基本セル
を用いて集積回路装置を形成した場合にも適用できる。
【００２２】
【発明の効果】以上説明したように本発明は、標準セル
方式によるレイアウトパターン設計手法において、同一
機能で異なる負荷駆動能力を有する基本セルについて、
基本セルのセル幅と入出力端子位置とが同じ基本セルを
準備したので集積回路装置のレイアウト設計後に同一機
能の基本セルであれば異なる駆動能力を有する基本セル
に容易に置き換えることが可能となる。
【００２３】これにより集積回路装置の消費電力の抑制
及び最大動作周波数向上の為の最適化設計が短期間で行
なえるようになるという結果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明する為の基本セル
の模式図。
【図２】本発明の第２の実施例を説明する為の基本セル
の模式図。
【図３】従来の技術を説明する為の基本セルの模式図。
【図４】従来の技術を説明する為の基本セルの模式図。
【図５】従来の配置・配線技術を説明する為の模式図。
【符号の説明】
２０，２１，１００，２００，３００，４００ イン
バータ回路基本セル ２，３２，４２ Ｐ型拡散層領域 ３ ゲート ４，３４，４４ ＰチャネルＭＯＳ型トランジスタ ５，３５，４５ Ｎ型拡散層領域 ６，３６，４６ ＮチャネルＭＯＳ型トランジスタ ７，９，１３，１７ コンタクト ８，１８，２２ 信号配線 １０，１１ 隣接する基本セル １２ 電源線 １４ 接地線 １５ 入力端子 １６ 出力端子 ５０，５１，５２ セル中心点
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/04 Ｅ 9184−5Ｊ 17/687 19/173 7827−5Ｊ 8221−5Ｊ Ｈ０３Ｋ 17/687 Ｆ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 多数の基本セルを半導体基板の第１の方
    向に配列した標準セル方式の集積回路装置において、前
    記多数の基本セルには負荷駆動能力がたがいに異なり他
    の機能がたがいに同一の複数種類の基本セルを有し、前
    記複数種類の基本セルの前記第１の方向のセル幅はたが
    いに同一であり、かつ前記複数種類の基本セルのセル中
    心からの入出力端子の位置はたがいに同一であることを
    特徴とする集積回路装置。
  2. 【請求項２】 前記基本セルに絶縁ゲート電界効果トラ
    ンジスタを含み、前記第１の方向と直角方向の第２の方
    向の該トランジスタのゲート幅を異ならせて前記負荷駆
    動能力がたがいに異なる複数種類の基本セルとなってい
    ることを特徴とする請求項１に記載の集積回路装置。
  3. 【請求項３】 多数の基本セルを半導体基板の第１の方
    向に配列した標準セル方式のレイアウト方法において、
    前記多数の基本セルには負荷駆動能力がたがいに異なり
    他の機能がたがいに同一の複数種類の基本セルを有し、
    前記複数種類の基本セルの前記第１の方向のセル幅はた
    がいに同一であり、かつ前記複数種類の基本セルのセル
    中心からの入出力端子の位置はたがいに同一であり、こ
    のような多数の基本セルを用いてレイアウト設計後に前
    記複数種類の基本セル間で選択的な置き変えを行って集
    積回路装置を構成することを特徴とする集積回路装置の
    レイアウト方法。
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