JPS60152039A - ＧａＡｓゲ−トアレイ集積回路 - Google Patents
ＧａＡｓゲ−トアレイ集積回路Info
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- JPS60152039A JPS60152039A JP59007964A JP796484A JPS60152039A JP S60152039 A JPS60152039 A JP S60152039A JP 59007964 A JP59007964 A JP 59007964A JP 796484 A JP796484 A JP 796484A JP S60152039 A JPS60152039 A JP S60152039A
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- Design And Manufacture Of Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、Ｑａ Ａｓゲートアレイ、集積回路に係り、
特にそのゲートアレイにおけるレイアウトの改良に関す
るものである。
特にそのゲートアレイにおけるレイアウトの改良に関す
るものである。
［発明の技術的背景とその問題点］
セミカスタムＩＣとしてのゲートアレイ゛というＩＣ形
式は既にＳｔ ｒｃの分野で有用性が確認され積極的開
発、商品化が行なわれている。これは、基本ゲートを構
成するデバイスの主要部分をマスクとしてあらかじめ作
っておき、ユーザの論理仕様に応じて配線を指定するだ
けで所望の論理機能をもつＩＣを作るというものである
。ユーザ仕様が決定してから配線工程に関するだけの製
造工程だけでＩＣが完成するため比較的短期間でＩＣを
完成できるという長所を有する。
式は既にＳｔ ｒｃの分野で有用性が確認され積極的開
発、商品化が行なわれている。これは、基本ゲートを構
成するデバイスの主要部分をマスクとしてあらかじめ作
っておき、ユーザの論理仕様に応じて配線を指定するだ
けで所望の論理機能をもつＩＣを作るというものである
。ユーザ仕様が決定してから配線工程に関するだけの製
造工程だけでＩＣが完成するため比較的短期間でＩＣを
完成できるという長所を有する。
ＧａＡＳＩＣの場合にも、この便利さの事情は同じであ
る。ところがＧａ Ａｓ ＩＣ，特にその基本セルが負
荷としてノーマリオン型ＭＥＳＦＥＴ（以下、Ｄ−ＦＥ
Ｔ） 、ドライバとしてノーマリオフ型ＭＥＳＦＥＴ（
以下、Ｅ −Ｆ Ｅ ’Ｔ ”）を用いたＤＣＦＬ（Ｄ
ｉｒｅｃｔ−Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｏｉｃ）の
場合、論理振幅が小さいためにノイズマージンが小さく
、従って８１ ＩＣの場合の０Ｍ０８回路を基本とする
のに比べてマスク部分の設計に十分な注意が必要である
。
る。ところがＧａ Ａｓ ＩＣ，特にその基本セルが負
荷としてノーマリオン型ＭＥＳＦＥＴ（以下、Ｄ−ＦＥ
Ｔ） 、ドライバとしてノーマリオフ型ＭＥＳＦＥＴ（
以下、Ｅ −Ｆ Ｅ ’Ｔ ”）を用いたＤＣＦＬ（Ｄ
ｉｒｅｃｔ−Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｏｉｃ）の
場合、論理振幅が小さいためにノイズマージンが小さく
、従って８１ ＩＣの場合の０Ｍ０８回路を基本とする
のに比べてマスク部分の設計に十分な注意が必要である
。
従来発表されているＤＣＦＬ構成のＧａ Ａｓゲートア
レイにおいては、各基本セルへ供給する電源線及び接地
線の方向は互いに同じで、両者は平行して走っている。
レイにおいては、各基本セルへ供給する電源線及び接地
線の方向は互いに同じで、両者は平行して走っている。
（例えば文献（１１Ｎ 、 Ｔ ｏｙｏｄａｅｔ ａｌ
、 ”５００ Ｇａｔｅｓ Ｇａ Ａｓ Ｇａｔｅ 、
６．ｒｒａｙ”Ｐｒｏｃ 、１４ｔｈ Ｃｏｎｆ、ｏｎ
５ａｌｉｄ ５ｔａｔｅＱｅｖｉｃｅｓ、 ７ｏｋｙ
０．１９８２． Ｊａｐ、Ｊ、 ＡＩ）ｌ）ｌ。
、 ”５００ Ｇａｔｅｓ Ｇａ Ａｓ Ｇａｔｅ 、
６．ｒｒａｙ”Ｐｒｏｃ 、１４ｔｈ Ｃｏｎｆ、ｏｎ
５ａｌｉｄ ５ｔａｔｅＱｅｖｉｃｅｓ、 ７ｏｋｙ
０．１９８２． Ｊａｐ、Ｊ、 ＡＩ）ｌ）ｌ。
Ｐｈｙｓ、２２ （１９８３） ５ｕｐｐｌｅａ＋ｅｎ
ｔ ２２−１゜９１１．３４５−３４８、文献（２１Ｎ
、 Ｔｏｙｏｄａ ｅｔ ａｔ、“ＣａｐａｂＮｉｔ
ｙ ｏｆ ＧａＡｓ ＤＣＦＬ ＦｏｒＨ＋ａ＋１−ｓ
ｐｅｅｄ ａ ａｔｅ Ａ ｒｒａｙ″’ 、Ｔｅｃ
ｈｎｉｃａｌＤｉｇｅｓｔ、１９８２．ＩＥＤｆｖｌ、
ｐ、６０２参照）。
ｔ ２２−１゜９１１．３４５−３４８、文献（２１Ｎ
、 Ｔｏｙｏｄａ ｅｔ ａｔ、“ＣａｐａｂＮｉｔ
ｙ ｏｆ ＧａＡｓ ＤＣＦＬ ＦｏｒＨ＋ａ＋１−ｓ
ｐｅｅｄ ａ ａｔｅ Ａ ｒｒａｙ″’ 、Ｔｅｃ
ｈｎｉｃａｌＤｉｇｅｓｔ、１９８２．ＩＥＤｆｖｌ、
ｐ、６０２参照）。
これは次の理由による。一般には、基本セルを構成する
ＦＥＴのゲート幅方向がゲート長方向より長く、そのた
め基本セルの形状もＦＥＴのゲート幅方向と平行な方向
の辺の方が長いような長方形となる。その結果として入
・出力の取出し方向は基本セルの短辺側からとなり、配
線用トラックは基本セルの短辺側に沿う形で形成するの
が都合よい。従って、基本セルは長辺を互いの隣接辺と
して積み重ねセルアレイ（カラム）を構成することにな
る。一方配線用トラックを電源線や接地線が横切る事は
なるべく避けたい。これは構造上の複雑さを排し、製造
歩留り向上のための必然の要請である。そのために採用
されてきた従来の方法は基本セルアレイの方向と同じ方
向につまりカラムと平行に電源線と接地線を配すること
であった。
ＦＥＴのゲート幅方向がゲート長方向より長く、そのた
め基本セルの形状もＦＥＴのゲート幅方向と平行な方向
の辺の方が長いような長方形となる。その結果として入
・出力の取出し方向は基本セルの短辺側からとなり、配
線用トラックは基本セルの短辺側に沿う形で形成するの
が都合よい。従って、基本セルは長辺を互いの隣接辺と
して積み重ねセルアレイ（カラム）を構成することにな
る。一方配線用トラックを電源線や接地線が横切る事は
なるべく避けたい。これは構造上の複雑さを排し、製造
歩留り向上のための必然の要請である。そのために採用
されてきた従来の方法は基本セルアレイの方向と同じ方
向につまりカラムと平行に電源線と接地線を配すること
であった。
こうした考え方にもとづくレイアウト例を第１図（ａ）
、（ｂ）に示す。第１図（ａ ）は基本セル部の拡大図
、同図（ｂ）はこれを等価回路的に示したものである。
、（ｂ）に示す。第１図（ａ ）は基本セル部の拡大図
、同図（ｂ）はこれを等価回路的に示したものである。
この例では基本セル１１は、２個のＤＣＦＬゲートを鏡
像対称に突き合わせた形としており、この基本セル１１
の配列方向に平行に電源線１２と接地線１３が走ってい
る。第２図はチップ全体のパターンであり、複数の基本
セル１１を配列した基本セルアレイ（カラム）が複数本
配置されている。１５はポンディングパッド、１６はＩ
１０セルである。セル領域を走る電源線１２と接地線１
３はチップ周辺にセル領域を取り囲むように配設された
電源線１２′と接地＠ １３’にそれぞれ接続されてい
る。配線用トラック１４には何の一書もなく配線を施す
ことができる。
像対称に突き合わせた形としており、この基本セル１１
の配列方向に平行に電源線１２と接地線１３が走ってい
る。第２図はチップ全体のパターンであり、複数の基本
セル１１を配列した基本セルアレイ（カラム）が複数本
配置されている。１５はポンディングパッド、１６はＩ
１０セルである。セル領域を走る電源線１２と接地線１
３はチップ周辺にセル領域を取り囲むように配設された
電源線１２′と接地＠ １３’にそれぞれ接続されてい
る。配線用トラック１４には何の一書もなく配線を施す
ことができる。
このような電源線、接地線のレイアウトは５ＩＩＣのよ
うに論理振幅の大きいＩＣ，動作速度の遅いＩＣや、Ｇ
ａＡＳＩＣの中でも、５００ゲートのゲートアレイ（例
えば前出の文献（１）、（２））のように比較的ゲート
数の少ない場合には何ら問題がなかった。
うに論理振幅の大きいＩＣ，動作速度の遅いＩＣや、Ｇ
ａＡＳＩＣの中でも、５００ゲートのゲートアレイ（例
えば前出の文献（１）、（２））のように比較的ゲート
数の少ない場合には何ら問題がなかった。
しかし本発明者らはＧａＡｓ１Ｃにおいてゲート数が多
い（例えば１にゲート又はそれ以上の）ゲートアレイを
実現しようとすると、特にＤＣＦＬ構成のように論理振
幅の小さい論理回路では、従来の接地線及び電源線のレ
イアウト法を用いた場合、その抵抗成分のために供給電
流によって電位差が発生し、接地レベルの上昇が正常な
回路動作を妨げるオーダーになってしまうことを見出し
た。一方で例えば１にゲート以上の高集積のＧａＡＳＩ
Ｃを実現しようとした時、チップ内の総消費電力制限を
守るために基本回路構成は低消費電力のＤ ＣＦ Ｌ”
が好ましい。つまり従来の接地線、電源線レイアウト法
によっていては高集積のＱａ Ａｓゲートアレイが実現
できないのである。
い（例えば１にゲート又はそれ以上の）ゲートアレイを
実現しようとすると、特にＤＣＦＬ構成のように論理振
幅の小さい論理回路では、従来の接地線及び電源線のレ
イアウト法を用いた場合、その抵抗成分のために供給電
流によって電位差が発生し、接地レベルの上昇が正常な
回路動作を妨げるオーダーになってしまうことを見出し
た。一方で例えば１にゲート以上の高集積のＧａＡＳＩ
Ｃを実現しようとした時、チップ内の総消費電力制限を
守るために基本回路構成は低消費電力のＤ ＣＦ Ｌ”
が好ましい。つまり従来の接地線、電源線レイアウト法
によっていては高集積のＱａ Ａｓゲートアレイが実現
できないのである。
［発明の目的コ
本発明は、このような状況に鑑みなされたもので、接地
線、電源線に発生する電位差を極力小さくし、論理振幅
が小さく動作マージンの小さいＤＣＦＬ構成によっても
全基本セルを安定に動作せしめることを可能としたＱａ
７！１．ｓゲートアレイ集積回路を提供することを目的
とする。
線、電源線に発生する電位差を極力小さくし、論理振幅
が小さく動作マージンの小さいＤＣＦＬ構成によっても
全基本セルを安定に動作せしめることを可能としたＱａ
７！１．ｓゲートアレイ集積回路を提供することを目的
とする。
［発明のｍ要］
本発明においては、基本セルアレイに供給される電源線
と接地線を互いに直交させたことを特徴とする。通常、
１本の電源線に接続されている基本セルの個数は、基本
セルアレイ即ちカラムの本数より多い。従って例えば電
源線を基本セルアレイと平行とし、接地線をこれと直交
させる。そうすると、一本の電源線に接続される基本セ
ルの個数が一本の接地線に接続される基本セルの個数よ
り多くなる。これにより接地線の電流量は従来法に比べ
て少なくすることができ、接地線に発生する電位差が小
さく抑えられる。
と接地線を互いに直交させたことを特徴とする。通常、
１本の電源線に接続されている基本セルの個数は、基本
セルアレイ即ちカラムの本数より多い。従って例えば電
源線を基本セルアレイと平行とし、接地線をこれと直交
させる。そうすると、一本の電源線に接続される基本セ
ルの個数が一本の接地線に接続される基本セルの個数よ
り多くなる。これにより接地線の電流量は従来法に比べ
て少なくすることができ、接地線に発生する電位差が小
さく抑えられる。
本発明において好ましい配線は、接地線がカラムと直交
する方向に最上層の金属配線によって実現されることで
ある。即ち接地線が配線トラックを横切っても、これを
最上層配線とすれば配線トラックを走る信号線ｔ１層配
線によって容易にできる。又、カラムを横切る方向の信
号線は接地線と平行だが、これも最上層配線によって行
なえば１配線トラツク中の配線トラック方向の信号線や
カラム中の能動素子の存在を配慮することなしに、つま
りこれらと電気的に接続する可能性なしに配線すること
ができるという利点をもたせることができる。
する方向に最上層の金属配線によって実現されることで
ある。即ち接地線が配線トラックを横切っても、これを
最上層配線とすれば配線トラックを走る信号線ｔ１層配
線によって容易にできる。又、カラムを横切る方向の信
号線は接地線と平行だが、これも最上層配線によって行
なえば１配線トラツク中の配線トラック方向の信号線や
カラム中の能動素子の存在を配慮することなしに、つま
りこれらと電気的に接続する可能性なしに配線すること
ができるという利点をもたせることができる。
カラム中の基本セル数がカラムの本数より少ない場合に
は、上記と逆に電′ＩＩＡＷＡがカラムと直交する方向
、接地線がカラムと平行な方向となるように定めればよ
い。
は、上記と逆に電′ＩＩＡＷＡがカラムと直交する方向
、接地線がカラムと平行な方向となるように定めればよ
い。
【発明の効果］
本発明によれば、Ｇａ Ａｓゲートアレイの電源線、接
地線における電位降下を最小限におさえることが可能で
ある。特に接地線の電位降下を最小にするようにすれば
、ＤＣＦＬ構成における接地線の電位の浮き上りを抑え
ることができ、ＤＣＦし構成による高集積Ｇａ Ａｓゲ
ートアレイの正常動作を容易な、らしめる。
地線における電位降下を最小限におさえることが可能で
ある。特に接地線の電位降下を最小にするようにすれば
、ＤＣＦＬ構成における接地線の電位の浮き上りを抑え
ることができ、ＤＣＦし構成による高集積Ｇａ Ａｓゲ
ートアレイの正常動作を容易な、らしめる。
又、本発明の好ましい配線においては、各基本セルに接
続される接地線は最上層の金属配線によって行なわれる
が、一般に最上層配線金属の厚さは他の下層の配線金属
層に比べて厚くすることができ、従ってシート抵抗を下
げることができる。
続される接地線は最上層の金属配線によって行なわれる
が、一般に最上層配線金属の厚さは他の下層の配線金属
層に比べて厚くすることができ、従ってシート抵抗を下
げることができる。
これによる電位降下抑制の効果も大きいものとなってい
る。
る。
本発明は、配線トランクをその方向に走る信号線と、接
地線又は電源線のどちらか一方とが２次元的には交差し
、その意味で構造上複雑さが増すが、＾集積ゲートアレ
イの動作を安定に行なわせることが可能でその観点から
Ｉｌｌ造歩留りは大幅に向上するのでＩＩ造上の複雑さ
の難点は製造上問題にならない程東となる。
地線又は電源線のどちらか一方とが２次元的には交差し
、その意味で構造上複雑さが増すが、＾集積ゲートアレ
イの動作を安定に行なわせることが可能でその観点から
Ｉｌｌ造歩留りは大幅に向上するのでＩＩ造上の複雑さ
の難点は製造上問題にならない程東となる。
［発明の実施例］
次に本発明の詳細を図面を参照しながら具体的に説明す
る。第３図（ａ）、（ｂ）に本発明の一実施例によるＧ
ｄ Ａｓゲートアレイの基本セル部のレイアウトとこれ
を等価回路的に表わしたものを示す。回路構成はＤＣＦ
Ｌであり、１個のＤＦＥＴ−Ｑｓと３個のＥＦＥ丁−Ｑ
２〜Ｑ４により基本セル２１を構成しており、全体とし
て、配線を適当に行なうことにより、゛３インプットＮ
ＯＲゲートとして動作させることができる。２２が電源
線、２３が接地線である。カラムはこの基本セル２１を
縦方向に配列することで構成するので、電源線２２はカ
ラムと平行、接地ｗＡ２３はカラムと直角の方向に走る
ことになる。カラムをいくつか平行に走らせ、その間に
配線用トラック領域を設けて、ゲートアレイに基本的な
アレイ部分が構成される。第４図はこのようなレイアウ
ト法を用いて試作したゲートアレイチップ全体の模式的
パターンである。２４は配線用トラックである。カラム
中でカラムと平行方向に電源６２２が走り、カラムと直
角方向に接地１１１２３が走っている。セルアレイ領域
の電源１１２２、接地ｌ１１２３は、その周辺に配設さ
れた電源線２２′、接地線２３′に接続されており、更
にその外側にポンディングパッド２５とＩ１０セル２６
が配置されている。
る。第３図（ａ）、（ｂ）に本発明の一実施例によるＧ
ｄ Ａｓゲートアレイの基本セル部のレイアウトとこれ
を等価回路的に表わしたものを示す。回路構成はＤＣＦ
Ｌであり、１個のＤＦＥＴ−Ｑｓと３個のＥＦＥ丁−Ｑ
２〜Ｑ４により基本セル２１を構成しており、全体とし
て、配線を適当に行なうことにより、゛３インプットＮ
ＯＲゲートとして動作させることができる。２２が電源
線、２３が接地線である。カラムはこの基本セル２１を
縦方向に配列することで構成するので、電源線２２はカ
ラムと平行、接地ｗＡ２３はカラムと直角の方向に走る
ことになる。カラムをいくつか平行に走らせ、その間に
配線用トラック領域を設けて、ゲートアレイに基本的な
アレイ部分が構成される。第４図はこのようなレイアウ
ト法を用いて試作したゲートアレイチップ全体の模式的
パターンである。２４は配線用トラックである。カラム
中でカラムと平行方向に電源６２２が走り、カラムと直
角方向に接地１１１２３が走っている。セルアレイ領域
の電源１１２２、接地ｌ１１２３は、その周辺に配設さ
れた電源線２２′、接地線２３′に接続されており、更
にその外側にポンディングパッド２５とＩ１０セル２６
が配置されている。
添付した参考写真は、この試作ゲートアレイチップの顕
微鏡写真である。１つのカラムは７５の基本セルを積み
重ねて構成され、１チツプ中に１４のカラムがあるので
、全部で１０５０ゲーＩ・が集積されている。写真のア
レイ領域の左上部の約７０％の面積を利用して、応用回
路としての６×６ビツト並列乗算器が構成されている。
微鏡写真である。１つのカラムは７５の基本セルを積み
重ねて構成され、１チツプ中に１４のカラムがあるので
、全部で１０５０ゲーＩ・が集積されている。写真のア
レイ領域の左上部の約７０％の面積を利用して、応用回
路としての６×６ビツト並列乗算器が構成されている。
電源線２２はカラム中は第１層配線により実現され、幅
は１４μｍである。接地線２３は第２層配線によって実
現され、幅は４μｍである。
は１４μｍである。接地線２３は第２層配線によって実
現され、幅は４μｍである。
本ゲートアレイの試作に用いたプロセスは、基本的には
先の文献＋１）、 （２＋のものと同じである。即ち、
半絶縁性Ｑａ Ａｓ結晶基板を用い、ＤＦＥＴ。
先の文献＋１）、 （２＋のものと同じである。即ち、
半絶縁性Ｑａ Ａｓ結晶基板を用い、ＤＦＥＴ。
ＥＦＥＴの活性層は異なる条件のイオン注入により形成
し、各ソース、ドレイン領域には高濃度層を形成して、
ソース、ドレインのオーミック電極とショットキーゲー
ト電極を形成する。電源線と接地線は２層配線方式であ
り、どちらもＴｉＰｔＡｕの３層ｖ４造である。電源線
となる第１層配線の厚さはＴｉ５００人、 ｐｔ １ｏ
ｏｏ人、ＡＶ１５００人程度が基本である。接地線とな
る２層配線の厚さは１１５００人、 Ｐｔ １０００人
、 ＡＬｌ １００００人程度で６る。
し、各ソース、ドレイン領域には高濃度層を形成して、
ソース、ドレインのオーミック電極とショットキーゲー
ト電極を形成する。電源線と接地線は２層配線方式であ
り、どちらもＴｉＰｔＡｕの３層ｖ４造である。電源線
となる第１層配線の厚さはＴｉ５００人、 ｐｔ １ｏ
ｏｏ人、ＡＶ１５００人程度が基本である。接地線とな
る２層配線の厚さは１１５００人、 Ｐｔ １０００人
、 ＡＬｌ １００００人程度で６る。
第２層配線は第１層配線に比べて厚くできるのでシート
抵抗を小さくすることができる。上記厚さの例では、第
１層配線のシート抵抗は、０．１４Ω／口、第２層配線
のシート抵抗率は０．０２３Ω／口である。第２層配線
は第１層配線に比べて厚さを厚くできるので、上記例の
場合シート抵抗を０．１６倍にすることができるのであ
る。
抵抗を小さくすることができる。上記厚さの例では、第
１層配線のシート抵抗は、０．１４Ω／口、第２層配線
のシート抵抗率は０．０２３Ω／口である。第２層配線
は第１層配線に比べて厚さを厚くできるので、上記例の
場合シート抵抗を０．１６倍にすることができるのであ
る。
従って、セルアレイ領域中の電源線２２と接地Ｉｊ１２
３の単位長さ当りの抵抗は、それぞれ１０［Ω／ｓｌ
、５．７５ ［Ω／ｍｍｌとなる。幅が狭いにもかかわ
らず接地線２３の方が電源線２２より単位長さ当りの抵
抗は小さい。一方、１本の接地線２３に接続される基本
セルの数が１４であるのに対し、１本の電源線２２に接
続される基本セルの数は７５と多い。このことは、１「
地線２３に流れる電流は電源線２２に流れる電流に比べ
てファクターで７５／１４−５．４少ないといえる。
３の単位長さ当りの抵抗は、それぞれ１０［Ω／ｓｌ
、５．７５ ［Ω／ｍｍｌとなる。幅が狭いにもかかわ
らず接地線２３の方が電源線２２より単位長さ当りの抵
抗は小さい。一方、１本の接地線２３に接続される基本
セルの数が１４であるのに対し、１本の電源線２２に接
続される基本セルの数は７５と多い。このことは、１「
地線２３に流れる電流は電源線２２に流れる電流に比べ
てファクターで７５／１４−５．４少ないといえる。
従って単位長さ当りの抵抗が小さいことと相まって、接
地線２３における電流による電位の浮き上がりを抑える
のに、上記レイアラ］・法が有効に寄与しているといえ
る。
地線２３における電流による電位の浮き上がりを抑える
のに、上記レイアラ］・法が有効に寄与しているといえ
る。
この実施例のレイアウトについて、電源線２２、接地線
２３に発生する電位差の最大値を見積ってみると次のよ
うになる。基本セル部の負荷ＤＦＥＴ、ドライバＥＦＥ
Ｔのゲート幅（μ）／ゲート長（μ）はそれぞれ１０／
−１，２０／１であり、それぞれのＦＥＴのＯＮ時の典
型的飽和ドレイン電流をそれぞれＯ，，８ｍＡ、１．６
ｍＡと考える。
２３に発生する電位差の最大値を見積ってみると次のよ
うになる。基本セル部の負荷ＤＦＥＴ、ドライバＥＦＥ
Ｔのゲート幅（μ）／ゲート長（μ）はそれぞれ１０／
−１，２０／１であり、それぞれのＦＥＴのＯＮ時の典
型的飽和ドレイン電流をそれぞれＯ，，８ｍＡ、１．６
ｍＡと考える。
発生電位差が最大となるのは電源線２２の場合、これに
つながる全ＤＦＥＴがＯＮとなる時であり、接地線２３
の場合もこれにつながる全ＥＦＥＴがＯＮとなる時であ
る。ただし接地線２３の場合直流的にはその電流容量は
ＤＦＥＴに制限されるので、結局電源線２２と同じ電流
を考えればよい。
つながる全ＤＦＥＴがＯＮとなる時であり、接地線２３
の場合もこれにつながる全ＥＦＥＴがＯＮとなる時であ
る。ただし接地線２３の場合直流的にはその電流容量は
ＤＦＥＴに制限されるので、結局電源線２２と同じ電流
を考えればよい。
レイアウトの対称性を考えると、電源電位、接地電位か
らの最大の電位差はそれぞれ電源１ｉｉ！２２、接地線
２３の中央で発生する。第５図は電源線２２の最大電位
差を計輝するためのモデル図であ−る。ＤＦＥＴ１〜Ｄ
ＦＥＴ３８は、［）ＦＥＴがＯＮのとき各基本セルが電
流シンクとして働らくことを示し、これが３８個連らな
っている。各電流容量はカラム中央のセルに相当するＤ
ＦＥＴ３８の１２＝０．４ ［ｍＡ］を除イテ、他ハ全
テｔｓ ＝０．８−［ｍＡ］である。各電流シンク間の
電源線２２には、ｒ２＝０．３４ ［Ω］の抵抗が存在
し、ＶＤＤ端にｒｔ＝２［Ω］の抵抗が存在する。この
モデルを用いると電位差■。ｏ−Ｖは次式のように表さ
れる。
らの最大の電位差はそれぞれ電源１ｉｉ！２２、接地線
２３の中央で発生する。第５図は電源線２２の最大電位
差を計輝するためのモデル図であ−る。ＤＦＥＴ１〜Ｄ
ＦＥＴ３８は、［）ＦＥＴがＯＮのとき各基本セルが電
流シンクとして働らくことを示し、これが３８個連らな
っている。各電流容量はカラム中央のセルに相当するＤ
ＦＥＴ３８の１２＝０．４ ［ｍＡ］を除イテ、他ハ全
テｔｓ ＝０．８−［ｍＡ］である。各電流シンク間の
電源線２２には、ｒ２＝０．３４ ［Ω］の抵抗が存在
し、ＶＤＤ端にｒｔ＝２［Ω］の抵抗が存在する。この
モデルを用いると電位差■。ｏ−Ｖは次式のように表さ
れる。
Ｖｏ ｏ −Ｖ ＝ ０．４［ｍＡ］ Ｘ Ｏ，３４［
Ω］＋ （０，４＋ ０．８＞ ［ｍＡ］ ｘ Ｏ，３
４［Ω］＋ （０，４＋ ０．８ｘ ２） ［ｍＡ コ
ｘ Ｏ，３４［Ω ］＋−・・＋ （０，４＋ ｏ、
８ｘ３（＋） ［ｍＡ］ｘ ００３４ ［Ω］ ＋ （
０，４＋ ０．８ｘ３７）［ＴｒＬＡコ×２［Ω］ ＝ ０．３４ ［Ω］× Σ （０，４＋ ０．８ｊ
） ［ｍＡ］ｊ＝１ ＋ ２［Ω］ Ｘ （０，４＋０．８Ｘ３７） ［ｍＡ
］＝ ６１８［ｍＶ］ 第６図は接地線２３の最大電位差を計算するためのモデ
ル図である。ＤＦＥＴＩ〜ＤＦＥＴ７はＤＦＥＴがＯＮ
のとき各基本セルが電流シンクとして働らくことを示し
、これが７個連らなっている。各電流容量はｔ ＝Ｏ，
，，８［ｍＡ］である。各電流シンク間の接地線にはｒ
２−１［Ω］の抵抗が存在し、接地端にｒｔ＝０．７［
Ωコの抵抗が存在する。このモデルによれば最大電位ｙ
ｍａｘは次式のように表わせる。
Ω］＋ （０，４＋ ０．８＞ ［ｍＡ］ ｘ Ｏ，３
４［Ω］＋ （０，４＋ ０．８ｘ ２） ［ｍＡ コ
ｘ Ｏ，３４［Ω ］＋−・・＋ （０，４＋ ｏ、
８ｘ３（＋） ［ｍＡ］ｘ ００３４ ［Ω］ ＋ （
０，４＋ ０．８ｘ３７）［ＴｒＬＡコ×２［Ω］ ＝ ０．３４ ［Ω］× Σ （０，４＋ ０．８ｊ
） ［ｍＡ］ｊ＝１ ＋ ２［Ω］ Ｘ （０，４＋０．８Ｘ３７） ［ｍＡ
］＝ ６１８［ｍＶ］ 第６図は接地線２３の最大電位差を計算するためのモデ
ル図である。ＤＦＥＴＩ〜ＤＦＥＴ７はＤＦＥＴがＯＮ
のとき各基本セルが電流シンクとして働らくことを示し
、これが７個連らなっている。各電流容量はｔ ＝Ｏ，
，，８［ｍＡ］である。各電流シンク間の接地線にはｒ
２−１［Ω］の抵抗が存在し、接地端にｒｔ＝０．７［
Ωコの抵抗が存在する。このモデルによれば最大電位ｙ
ｍａｘは次式のように表わせる。
Ｖｍａｘ ＝ ０．８［ｍＡ］ ｘ １．ＱＣΩ〕＋
（０，８ｘ ２） ［ＴｆｌＡ］ ｘ １．０［Ωコ＋
−＋ （（１，８ｘ６） ［ｍＡ］ ｘ １，０［Ω］
＋、（０，８Ｘ ７） ［ＴｒＬＡ コ Ｘｏ、７［Ω
〕＝１．０［Ｑ］ｘ Σ （０，８ｘｊ ） ［ｍＡ
］コニ１ 十０．７［Ω］ Ｘ （０，８Ｘ ７） ［ＴｒＬＡ］
＝２５［ｍＶ］ このように最悪の場合を考えると電源線に０．６［■］
、接地線に２５［ｍＶ］の電位差が現われる。もちろん
ＤＣＦＬ構成の場合ＥＦＥＴドライバのクランプ効果に
より、前段からの電流の流れ込みがありこれも電位差発
生に寄与するゝが、この電流は前段のＤＦＥＴで制限さ
れるから、最大０．８［ｍＡ］である。つまり、クラン
プ効果を考えても最悪で電流は前記の倍しか流れず、接
地線に発生する電位差は最大で５０［ｍＶ］ということ
になる。
（０，８ｘ ２） ［ＴｆｌＡ］ ｘ １．０［Ωコ＋
−＋ （（１，８ｘ６） ［ｍＡ］ ｘ １，０［Ω］
＋、（０，８Ｘ ７） ［ＴｒＬＡ コ Ｘｏ、７［Ω
〕＝１．０［Ｑ］ｘ Σ （０，８ｘｊ ） ［ｍＡ
］コニ１ 十０．７［Ω］ Ｘ （０，８Ｘ ７） ［ＴｒＬＡ］
＝２５［ｍＶ］ このように最悪の場合を考えると電源線に０．６［■］
、接地線に２５［ｍＶ］の電位差が現われる。もちろん
ＤＣＦＬ構成の場合ＥＦＥＴドライバのクランプ効果に
より、前段からの電流の流れ込みがありこれも電位差発
生に寄与するゝが、この電流は前段のＤＦＥＴで制限さ
れるから、最大０．８［ｍＡ］である。つまり、クラン
プ効果を考えても最悪で電流は前記の倍しか流れず、接
地線に発生する電位差は最大で５０［ｍＶ］ということ
になる。
ＤＣＦＬ構成の場合低レベル■、は通常■、＜０、２
［Ｖ］ 、 高Ｌ”（ルＶＨハ３ｆｆｌｔＶ＋ ＞Ｑ、
４［Ｖ］と考えておくのがよい。ｖＬとしては最小０
［Ｖ］、Ｖ、とじては最大Ｖ。０にまでなりうる。高レ
ベル側のノイズマージンは、■ＤＤを大きくすれば大き
くできるが低レベル側のノイズマージンは０．２［Ｖ：
ｌと厳しい。しかし本発明のレイアウトを用いることで
接地線の電位差発生を最悪５０［ｍＶ］と極めて低く抑
えることができる。もし仮りに接地線を電源線と同じ方
向に配置し、１層配線で幅が電源線と同じとすると、そ
の電位差発生は電源線の場合と同じ０．６ ［Ｖ］又は
クランプ効果を考えると最悪１．２ ［Ｖ］にもなりう
る。これは低レベル側ノイズマージン０．２［Ｖ］を考
えると、ゲートアレイが動作できないことを意味する。
［Ｖ］ 、 高Ｌ”（ルＶＨハ３ｆｆｌｔＶ＋ ＞Ｑ、
４［Ｖ］と考えておくのがよい。ｖＬとしては最小０
［Ｖ］、Ｖ、とじては最大Ｖ。０にまでなりうる。高レ
ベル側のノイズマージンは、■ＤＤを大きくすれば大き
くできるが低レベル側のノイズマージンは０．２［Ｖ：
ｌと厳しい。しかし本発明のレイアウトを用いることで
接地線の電位差発生を最悪５０［ｍＶ］と極めて低く抑
えることができる。もし仮りに接地線を電源線と同じ方
向に配置し、１層配線で幅が電源線と同じとすると、そ
の電位差発生は電源線の場合と同じ０．６ ［Ｖ］又は
クランプ効果を考えると最悪１．２ ［Ｖ］にもなりう
る。これは低レベル側ノイズマージン０．２［Ｖ］を考
えると、ゲートアレイが動作できないことを意味する。
電源線と同じ方向に接地線を配してなおかつ電位差発生
を本発明のレイアウトと同じにするためには、幅を１６
８［μ］としなくてはならない。たとえ２層配線によっ
て実現できたとしても２８［μ］ということになる。こ
れは本発明のレイアラｊ−に比べ更に余分の面積を必要
するとことになり、チップ寸法が大きくなり、更に、Ｉ
Ｃの動作速度も平均配線長が長くなるため遅くなるとい
う結果をもたらす。
を本発明のレイアウトと同じにするためには、幅を１６
８［μ］としなくてはならない。たとえ２層配線によっ
て実現できたとしても２８［μ］ということになる。こ
れは本発明のレイアラｊ−に比べ更に余分の面積を必要
するとことになり、チップ寸法が大きくなり、更に、Ｉ
Ｃの動作速度も平均配線長が長くなるため遅くなるとい
う結果をもたらす。
ところでカラムを横切る配線は第２層配線であることが
望ましい。基本セルのＦＥＴの各電極からの配線取り出
しは第１層配線によって行なわれ、従ってカラムを横切
る配線が第１層配線であるとＦＥＴの電極とのアイソレ
ーションに特別に考慮をしなくてはならないからである
。具体的にはカラム中の基本セルと基本セルの間に配線
横断用の領域を作ってやるか、又はＦＥＴ部分の上のみ
コンタクトホールを経由して８２層配線にし、接地線と
交差する時は第１層配線で行なうという対策が必要とな
る。これはやはりレイアウト上面積が大きくなるという
犠牲を払わなければならない。
望ましい。基本セルのＦＥＴの各電極からの配線取り出
しは第１層配線によって行なわれ、従ってカラムを横切
る配線が第１層配線であるとＦＥＴの電極とのアイソレ
ーションに特別に考慮をしなくてはならないからである
。具体的にはカラム中の基本セルと基本セルの間に配線
横断用の領域を作ってやるか、又はＦＥＴ部分の上のみ
コンタクトホールを経由して８２層配線にし、接地線と
交差する時は第１層配線で行なうという対策が必要とな
る。これはやはりレイアウト上面積が大きくなるという
犠牲を払わなければならない。
つまり実際的に、カラムと平行に走る２層配線の接地線
、電源線はない。従ってカラムと平行方向に接地線を走
らせようとすると１層配線により実現しその幅は約１７
０μと極めて大きくなくてはゲートアレイが動作できな
いことになる。
、電源線はない。従ってカラムと平行方向に接地線を走
らせようとすると１層配線により実現しその幅は約１７
０μと極めて大きくなくてはゲートアレイが動作できな
いことになる。
第１層配線の厚さは、リソグラフィ技術２ブレーナ化技
術の制限要因のために前述の例（Ｔｉ５００人、 Ｐｔ
１０’ＯＯ人、Ａｕ１５００人）に比べて何倍という
オーダーで厚くすることは困難であることを考えると、
従来採用されていた電源線と接地線のレイアウト法では
、コンパクトなＧａ Ａｓゲートアレイを動作させるこ
とができないという結論が導かれる。
術の制限要因のために前述の例（Ｔｉ５００人、 Ｐｔ
１０’ＯＯ人、Ａｕ１５００人）に比べて何倍という
オーダーで厚くすることは困難であることを考えると、
従来採用されていた電源線と接地線のレイアウト法では
、コンパクトなＧａ Ａｓゲートアレイを動作させるこ
とができないという結論が導かれる。
以上、本発明の実施例の要点は、ゲートアレイ中のカラ
ムの数よりもカラム中の基本セルの個数が多いために、
ＤＣＦＬ構成のＧａ Ａｓゲートアレイではカラムと直
交する方向に接地線を配することが、接地線に発生する
電位差を極力抑えゲートアレイの動作を可能とさせてい
るということになる。
ムの数よりもカラム中の基本セルの個数が多いために、
ＤＣＦＬ構成のＧａ Ａｓゲートアレイではカラムと直
交する方向に接地線を配することが、接地線に発生する
電位差を極力抑えゲートアレイの動作を可能とさせてい
るということになる。
ここで同じ理由から、電ｍ線もカラムと直交させた方が
良いのではないかという議論がでてくる。
良いのではないかという議論がでてくる。
しかし従来法と同じ理由で配ｍ ＋−ラックを横切るこ
とはなるべく避けたいという事情も依然として生きてい
るし、電源線側の電位差発生が与える動作マージン上の
影響は接地線はど大きくないという事実を考えると電源
線はカラムと平行に配するのがよい。
とはなるべく避けたいという事情も依然として生きてい
るし、電源線側の電位差発生が与える動作マージン上の
影響は接地線はど大きくないという事実を考えると電源
線はカラムと平行に配するのがよい。
以上のように本発明によれば、高集積度のＱａ Ａｓゲ
ートアレイの動作を確実化させる接地線、電源線の配置
方法を提供することができ、特にＤ ＣＦ １４１成の
ゲートアレイの安定動作に果す役割は極めて大きい。実
際、上記実施例の１にゲートのゲートアレイの応用回路
である６×６ビツト並列乗算器は完全動作し本発明レイ
アウト法の効果が頼著であることが示された。
ートアレイの動作を確実化させる接地線、電源線の配置
方法を提供することができ、特にＤ ＣＦ １４１成の
ゲートアレイの安定動作に果す役割は極めて大きい。実
際、上記実施例の１にゲートのゲートアレイの応用回路
である６×６ビツト並列乗算器は完全動作し本発明レイ
アウト法の効果が頼著であることが示された。
第１図（ａ、）、（ｂ）は従来法によるＱａ Ａｓゲー
トアレイの基本セル部のレイアウトとその等価回路的表
現図、第２図は第１図に示す基本セルを用いて構成した
ゲートアレイ・チップのパターンを示す図、第３図（ａ
）、（ｂ）は本発明の一実施例に係るＧａＡｓゲートア
レイの基本セル部のレイアウトとその等価回路図表現図
、第４図は第３図の基本セルを用いて設計された１にゲ
ートのＧａ Ａｓゲートアレイ・チップのパターンを示
す図、第５図は本実施例の電源線の最大電位差を計算す
るモデル図、第６図は同じく接地線の最大電位差を計算
するモデル図である。 ２１・・・基本セル、２２・・・電源線、２３・・・接
地線、２４・・・配線用トラック、２５・・・ポンディ
ングパッド、２６・・・Ｉ１０セル、Ｑｌ・・・ＤＦＥ
Ｔ、Ｑ２〜Ｑ４・・・ＥＦＥ’Ｔ。 出願人代理人 弁理士 鈴江武彦 第１図 （ａ） （ｂ） 第２図 第４図 第５図 ？５６図 ３ 第１頁の続き ［相］発明者 北條 顧道 川崎市幸区小向東芝町１番地 東京芝浦電気株式会社総
合研究所内
トアレイの基本セル部のレイアウトとその等価回路的表
現図、第２図は第１図に示す基本セルを用いて構成した
ゲートアレイ・チップのパターンを示す図、第３図（ａ
）、（ｂ）は本発明の一実施例に係るＧａＡｓゲートア
レイの基本セル部のレイアウトとその等価回路図表現図
、第４図は第３図の基本セルを用いて設計された１にゲ
ートのＧａ Ａｓゲートアレイ・チップのパターンを示
す図、第５図は本実施例の電源線の最大電位差を計算す
るモデル図、第６図は同じく接地線の最大電位差を計算
するモデル図である。 ２１・・・基本セル、２２・・・電源線、２３・・・接
地線、２４・・・配線用トラック、２５・・・ポンディ
ングパッド、２６・・・Ｉ１０セル、Ｑｌ・・・ＤＦＥ
Ｔ、Ｑ２〜Ｑ４・・・ＥＦＥ’Ｔ。 出願人代理人 弁理士 鈴江武彦 第１図 （ａ） （ｂ） 第２図 第４図 第５図 ？５６図 ３ 第１頁の続き ［相］発明者 北條 顧道 川崎市幸区小向東芝町１番地 東京芝浦電気株式会社総
合研究所内
Claims (1)
- 【特許請求の範囲】 （１）ＧａＡｓ基板にＦＥＴからなる基本セルアレイを
複数本配列形成して構成されるＧａ Ａｓゲートアレイ
集積回路において、各基本セルに接続される電源線と接
地線を互いに直交するように配置してな、ることを特徴
とするＧａＡｓゲートアレイ集積回路。 （２９基本セルの論理回路が負荷としてノーマリオン型
Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ、ドライバとしてノーマリオフ
型ＭＥＳＦＥＴを用いるり、ＣＦＬにより構成されてい
ることを特徴とする特許請求の範囲第１項記載のＧ’ａ
Ａｓゲーアレグー積回路。 （３）１本の電源線に接続されている基本セルの個数が
、１本の接地線に接続されている基本セルの個数より多
くなるように、電源線と接地線の直交関係を定めたこと
を特徴とする特許請求の範囲第１項記載のＧａ Ａｓゲ
ートアレイ集積回路。 （４） 接地線は基本セルアレイと直角方向であること
を特徴とする特許請求の範囲第１項記載のＱａ Ａｓゲ
ートアレイ集積回路。 （５）接地線を最上層の配線により形成したことを特徴
とする特許請求の範囲第１項記載のＧａＡｓゲートアレ
イ集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59007964A JPS60152039A (ja) | 1984-01-20 | 1984-01-20 | ＧａＡｓゲ−トアレイ集積回路 |
| EP84308097A EP0151870B1 (en) | 1984-01-20 | 1984-11-22 | Gate array integrated circuit using schottky-barrier fets |
| DE8484308097T DE3481242D1 (de) | 1984-01-20 | 1984-11-22 | Integrierte gatterordnung mit schottky-dioden. |
| US06/674,869 US4663646A (en) | 1984-01-20 | 1984-11-26 | Gate array integrated circuit using Schottky-barrier FETs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59007964A JPS60152039A (ja) | 1984-01-20 | 1984-01-20 | ＧａＡｓゲ−トアレイ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60152039A true JPS60152039A (ja) | 1985-08-10 |
Family
ID=11680151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59007964A Pending JPS60152039A (ja) | 1984-01-20 | 1984-01-20 | ＧａＡｓゲ−トアレイ集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4663646A (ja) |
| EP (1) | EP0151870B1 (ja) |
| JP (1) | JPS60152039A (ja) |
| DE (1) | DE3481242D1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104363A (ja) * | 1986-10-21 | 1988-05-09 | Nec Corp | 半導体集積回路装置 |
| JPS63196059A (ja) * | 1987-02-10 | 1988-08-15 | Toshiba Corp | 半導体集積回路装置 |
| JPH0268932A (ja) * | 1988-09-02 | 1990-03-08 | Seiko Epson Corp | 半導体集積装置 |
| JP2008215154A (ja) * | 2007-03-02 | 2008-09-18 | Toyota Motor Corp | 内燃機関の停止始動制御装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4783749A (en) * | 1985-05-21 | 1988-11-08 | Siemens Aktiengesellschaft | Basic cell realized in the CMOS technique and a method for the automatic generation of such a basic cell |
| DE68922659T2 (de) * | 1988-06-27 | 1995-12-21 | Nec Corp | Halbleiterspeichervorrichtung, die mit einer Niederrausch-Spannungsversorgung ausgestattet ist. |
| EP1179848A3 (en) * | 1989-02-14 | 2005-03-09 | Koninklijke Philips Electronics N.V. | Supply pin rearrangement for an I.C. |
| US5126822A (en) * | 1989-02-14 | 1992-06-30 | North American Philips Corporation | Supply pin rearrangement for an I.C. |
| JPH05315448A (ja) * | 1992-04-27 | 1993-11-26 | Nec Corp | 集積回路装置およびそのレイアウト方法 |
| US5764581A (en) * | 1997-03-04 | 1998-06-09 | Advanced Micro Devices Inc. | Dynamic ram with two-transistor cell |
| US6310511B1 (en) * | 2000-06-16 | 2001-10-30 | Infineon Technologies Ag | Generator scheme and circuit for overcoming resistive voltage drop on power supply circuits on chips |
| JP5486376B2 (ja) * | 2010-03-31 | 2014-05-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9613879B2 (en) * | 2013-10-11 | 2017-04-04 | Northwestern University | Ultralow power carbon nanotube logic circuits and method of making same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3808475A (en) * | 1972-07-10 | 1974-04-30 | Amdahl Corp | Lsi chip construction and method |
| JPS5925381B2 (ja) * | 1977-12-30 | 1984-06-16 | 富士通株式会社 | 半導体集積回路装置 |
-
1984
- 1984-01-20 JP JP59007964A patent/JPS60152039A/ja active Pending
- 1984-11-22 EP EP84308097A patent/EP0151870B1/en not_active Expired
- 1984-11-22 DE DE8484308097T patent/DE3481242D1/de not_active Expired - Lifetime
- 1984-11-26 US US06/674,869 patent/US4663646A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| J.J.OF APPLIED PHYSICS=1983 * |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104363A (ja) * | 1986-10-21 | 1988-05-09 | Nec Corp | 半導体集積回路装置 |
| JPS63196059A (ja) * | 1987-02-10 | 1988-08-15 | Toshiba Corp | 半導体集積回路装置 |
| JPH0268932A (ja) * | 1988-09-02 | 1990-03-08 | Seiko Epson Corp | 半導体集積装置 |
| JP2008215154A (ja) * | 2007-03-02 | 2008-09-18 | Toyota Motor Corp | 内燃機関の停止始動制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0151870A2 (en) | 1985-08-21 |
| EP0151870A3 (en) | 1986-12-30 |
| DE3481242D1 (de) | 1990-03-08 |
| US4663646A (en) | 1987-05-05 |
| EP0151870B1 (en) | 1990-01-31 |
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