JPS63104363A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS63104363A
JPS63104363A JP25100286A JP25100286A JPS63104363A JP S63104363 A JPS63104363 A JP S63104363A JP 25100286 A JP25100286 A JP 25100286A JP 25100286 A JP25100286 A JP 25100286A JP S63104363 A JPS63104363 A JP S63104363A
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JP
Japan
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ground
semiconductor integrated
integrated circuit
power source
test
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JP25100286A
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Rikiichi Ikeda
池田　力一
Daiki Ogawa
大樹 小川
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NEC Corp
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NEC Corp
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11898—Input and output buffer/driver structures

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマスタスライス方式のＬＳＩに関し、特にプロ
ーブ・テスト時に電源及びグランドに発生するノイズ電
圧の軽減に関する。
〔従来の技術〕
従来、この釉のマスタスライス方式のＬＳＩ（以下、マ
スタスライスと称す。）は第２図及び第３図に示す様に
、チップ１上にポンディング・パッドとともに形成され
たＩ／Ｏセル３の上に、必要数だけ入力あるいは出力の
機能に対応した配線ブロック４（以下、工／Ｏブロック
と称す。）を配置する事によって入力バッファあるいは
出力７７７丁を構成しておシ、バッファとして未使用の
Ｉ／Ｏセルが存在した。
〔発明が解決しようとする問題点〕
上述した従来のマスタスライスは、電源及びグランドの
数が少なくプローブテスト時に、チップ内に大きな電流
変動があるとテスト装置の持つインダクタンスによって
ノイズ電圧が発生し、それによってテスト結果が誤シと
なる為チップ歩留シが下がるという欠点があった。
〔問題点を解決するための手段〕
本発明のマスタスライスは、入カバソファあるいは出カ
バソファとして未使用のＩ／Ｏセル上に、プローブ・テ
スト用の電源あるいはグランド用のブロックをすくなく
とも１つ以上有している。
〔実施例〕
次に、本発明について図面を参照して説明する。
第２図はチップ１上にポンディングパッド２とともに形
成されたＩ／Ｏセル３を示してお９マスタスライスの構
造を有している。
第１図は本発明の一実施例を示しており、入力あるいは
出力の機能に応じてＩ／Ｏバッファ４が置かれ、未使用
のＩ／Ｏセル上に電源あるいはグランド用ブロック５を
設けている。
第４図は本発明によるマスタスライスのプローブ・テス
トの様子を示しておシ、６はウェハー。
７はプローブテスト用の探針、８はテスト用ボードであ
シ、テストの際には電源あるいはグランド用ブロック５
のパッド探針７が当たることを示している。
本実施例は、上記の構成を有することによりグローブテ
スト時の電源及びグランドの数を増やす事ができノイズ
電圧を軽減できる。
又、本実施例はマスタスライス構造を有する他の半導体
集積回路にも応用できる。
〔発明の効果〕
以上説明したように本発明は、マスタスライスにおいて
、Ｉ／Ｏバッフ了として未使用のＩ／Ｏセル上に、すく
なくとも１つ以上の電源あるいはグランド用のブロック
を置くことにより、プローブテスト時のチップ内の電源
線及びグランド線に発生するノイズ電圧を軽減でき、そ
れによってテスト結果が誤りとなる数が減る為、チップ
歩留りが改善される効果がある。
【図面の簡単な説明】
第１図は本発明のマスタスライスの構成図、第２図は一
般的なマスタスライスのＩ／Ｏセル配列、第３図は従来
のマスタスライスの構成図、第４図は本マスタスライス
のプローブテストの様子を示している。 １・・・チップ、２・・・Ｉ／Ｏバッファのボンデイン
クハツト、３・・・Ｉ／Ｏセル、４・・・Ｉ／Ｏブロッ
ク。 ５・・・電源あるいはグランド用ブロック、６・・・ウ
ェハー、７・・・探針、８・・・テストボード。 代理人　弁理士　　内　原　　　白 菊３図 第２図

Claims (1)

    【特許請求の範囲】
  1. 　マスタスライス方式の半導体集積回路装置において、
    入力あるいは出力バッファとして使用されないＩ／Ｏセ
    ル上に、電源用あるいはグランド用の配線ブロックをす
    くなくとも１つ以上配置した事を特徴とする半導体集積
    回路装置。
JP61251002A 1986-10-21 1986-10-21 半導体集積回路装置 Expired - Lifetime JPH0691186B2 (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04267542A (ja) * 1991-02-22 1992-09-24 Fujitsu Ltd 半導体集積回路のレイアウト方法および装置
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