WO2004068577A1 - 半導体装置 - Google Patents

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Hiroshi Sakura
Hisataka Nakabayashi
Tetsushi Toyooka
Toru Kusumi
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • the present invention relates to a semiconductor device, and more particularly to a layout pattern of a semiconductor device in which an analog circuit and a digital circuit are mixedly mounted.
  • Japanese Patent Application Laid-Open No. 7-153915 This has a first power supply wiring for an input / output circuit connected to a power supply lead terminal via a wire, and a second power supply wiring for supplying power to the internal circuit of the semiconductor chip.
  • the second power supply wiring is made independent of the first power supply wiring and formed in the peripheral portion of the semiconductor chip. This reduces the influence of power noise caused by the operation of the arranged input / output circuits on the internal circuits in the semiconductor chip.
  • the first and second power supply wirings are single-layer wirings, a voltage drop occurs, and the characteristics of the internal circuit of the semiconductor chip such as an analog circuit are likely to deteriorate. is there.
  • semiconductor devices shown in Fig. 7 can be proposed.
  • This semiconductor device In FIG. 7, 1 0 0 is a semiconductor device, 2 0 0 is a semiconductor chip included in the semiconductor device 1 0 0, 3 0 0 is an internal circuit such as an analog circuit provided in the semiconductor chip 2 0 0, 1 1 is a lead terminal of the semiconductor device 100, 2 0 is a first power supply wiring for supplying power to an input / output circuit (not shown) which is a digital circuit located outside the semiconductor chip 2 0, 3
  • Reference numerals 1 and 30 denote second and third power supply wirings connected to the first power supply wiring 20, which are wired around the outer periphery of the internal circuit. As shown in FIG.
  • the first, second, and third power supply wirings 20, 30, 30 are connected in common, and the first power supply The wiring 20 is connected to the lead terminal 11 for power supply via the lead 21 and the wire 21a.
  • the first power supply wiring 20 has a two-layer structure, and the second power supply wiring 31 is arranged in the lower layer.
  • the first power supply wiring 20 in the upper and lower layers is electrically connected to each other by the via 51, and the first power supply wiring 20 and the second power supply wiring 31 in the lower layer are electrically connected to each other by the via 50.
  • 80 is a semiconductor substrate, and 60 is a well in which an internal circuit of the semiconductor chip 200 is formed.
  • the first power supply wiring 20 generated due to the operation of an input / output circuit (not shown) located on the outer periphery of the semiconductor chip 20 0
  • the power noise propagates from the first power wiring 20 to the second power wiring 31 via the via 50, and further, the inter-wiring capacitance C between the second power wiring 31 and the tool 60 It propagates to the well 60 on the semiconductor substrate 80 through this, and has the disadvantage of affecting the analog element constituting the internal circuit.
  • An object of the present invention is to provide a semiconductor device such as a mixed chip of an analog circuit and a digital circuit.
  • the operation characteristics of the internal circuit (analog circuit, etc.) of the semiconductor chip are reduced, and the deterioration caused by the raw power supply noise is reduced, and the noise from the digital circuit (input / output circuit), etc. It is to effectively suppress propagation to the internal circuit.
  • the impedance of the power supply wiring and the ground wiring is further reduced as compared with the conventional one.
  • the semiconductor device of the present invention is a semiconductor device including a semiconductor chip and a cellized internal circuit disposed inside the semiconductor chip, the first power supply located inside the semiconductor chip A second power supply wiring that is located inside the internal circuit and is composed of another power supply wiring having the same potential as the first power supply wiring, and that supplies a power supply voltage to the internal circuit; and the first power supply A third power supply wiring connected to the wiring and supplying a power supply voltage to the internal circuit, and the second power supply wiring is connected to a lead terminal for power supply by a first pad and a first wire.
  • the first and third power supply wirings are connected to the power supply lead terminal by both the power supply, the second pad and the second wire shared by the wiring, and the first power supply wiring.
  • the third power supply wiring is a different wiring layer It is characterized by comprising multi-layer wirings wired in the same manner.
  • the multilayer wiring of the first and third power supply wirings is formed in a wiring layer higher than a wiring layer in which the second power supply wiring is provided.
  • the present invention provides the semiconductor device, wherein the internal circuit includes a semiconductor substrate and an upper portion thereof. It is characterized by having a separation layer that separates both of them.
  • the present invention is characterized in that, in the semiconductor device, the internal circuit is an analog circuit, and the circuit that receives power supply from the first power supply wiring is a digital circuit.
  • the present invention is characterized in that in the semiconductor device, the first power supply wiring and the second pad are formed into cells. According to the present invention, in the semiconductor device, the second power supply wiring and the first pad are formed into cells.
  • the present invention provides the semiconductor device, wherein the distance between the second power supply wiring and the well located above the semiconductor substrate of the semiconductor chip is the second power supply wiring and the third power supply wiring. It is characterized by being set shorter than the distance between.
  • the first, second, and third power supply wirings are first, second, and third ground wirings, and the power supply voltage supply lead terminal is a ground. It is a lead terminal for supplying voltage.
  • the multilayer wiring of the first and third ground wirings is formed in a wiring layer higher than a wiring layer in which the second ground wiring is wired.
  • the internal circuit includes a separation layer that separates the internal circuit between the semiconductor substrate and a well above the semiconductor substrate.
  • the internal circuit is an analog circuit, and the circuit that receives supply of a ground voltage from the first ground wiring is a digital circuit.
  • the first ground wiring and the second pad are formed into cells.
  • the present invention provides the semiconductor device, wherein the second ground wiring and the first pad are formed into cells.
  • the present invention provides the semiconductor device, wherein the distance between the second ground wiring and the well located above the semiconductor substrate of the semiconductor chip is the second ground wiring and the third ground wiring. It is characterized by being set shorter than the distance between.
  • the first and third power supply wirings or grounding wirings are formed in a multilayer structure, and the combined impedance of these power supply wirings or grounding wirings to the internal circuit is reduced. Compared to the wiring structure, the power supply to the internal circuit is stable and the deterioration of the characteristics of the internal circuit such as the analog circuit is effectively suppressed.
  • the second power supply or ground wiring has a different wiring structure from the first and third power supply or ground wiring, for example, a digital input / output circuit located inside the semiconductor chip, an AD conversion circuit Even if the power supply noise caused by the operation of the clock generation circuit that supplies the clock signal to the first and third power supplies or the ground wiring is transmitted to the second pad and the second power supply After propagating to the power supply lead terminal via the first wire and then to the second power supply wiring via the first wire and the first pad, the power supply noise is attenuated between them, and the analog circuit It is effective to affect internal circuits such as To be suppressed.
  • the first and third power supplies or ground wirings are formed in an upper layer than the second power supply or ground wiring, and are formed between the second power supply or ground wiring and the internal circuit. Since the capacity to be generated is large, the influence of power supply noise is further effectively suppressed. Furthermore, according to the present invention, in the internal circuit, since the semiconductor substrate and the slurry are separated by the separation layer, the propagation of the power noise from the semiconductor substrate to the well is also effectively suppressed.
  • the capacitance between the tool and the second power supply (or ground) wiring is more than the capacitance between the second power supply (or ground) wiring and the third power supply (or ground) wiring. Since the coupling impedance between the well and the second power supply (or ground) wiring is lowered, noise generated in the first power supply (or ground) wiring and the third power supply (or ground) wiring The amount of propagating to the circle is reduced.
  • FIG. 1 is an overall configuration diagram showing a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is an enlarged view of the main part of the semiconductor device.
  • FIG. 3 is a cross-sectional view of the main part of the semiconductor device.
  • FIG. 4 is a view corresponding to FIG. 2 in which the main part of the semiconductor device is formed into a cell.
  • FIG. 5 is an enlarged view of a main part of another embodiment of the present invention.
  • FIG. 6 is a diagram corresponding to FIG. 5 in which the main part of the semiconductor device is formed into a cell.
  • FIG. 7 is an overall configuration diagram showing the proposed semiconductor device.
  • FIG. 8 is an enlarged view showing a main part of the proposed semiconductor device.
  • FIG. 9 is a cross-sectional view of the main part of the proposed semiconductor device.
  • BEST MODE FOR CARRYING OUT THE INVENTION FIG. 1 shows an overall schematic configuration of a semiconductor device showing an embodiment of the present invention.
  • FIG. 2 is an enlarged view of a portion surrounded by a dotted line in the semiconductor device shown in FIG.
  • 100 is a semiconductor device, and includes a semiconductor chip 200.
  • a large number of external terminals 11 are arranged on the outer periphery of the semiconductor device 100, and the external terminal 1 1 a is a lead terminal connected to an external power source.
  • a cell-like analog circuit 300 is disposed as an internal circuit.
  • the first power supply wiring 20 is arranged around the outer periphery of the semiconductor chip 2 0 0, and power is supplied to the digital circuit (input / output circuit) via the power supply wiring 20. Is done.
  • the second power supply wiring 3 1 is arranged on the outer periphery of the analog circuit (internal circuit) 3 0 0 in order to suppress power supply noise to the analog circuit 3 0 0.
  • Three power supply wirings 30 are arranged. These second and third power supplies and wirings 30 and 31 are both for supplying power to the analog circuit 300.
  • the second power supply wiring 31 is connected to the power supply lead terminal 11 a via a first pad 22 and a first wire 22 a.
  • the third power supply wiring 30 is connected to the first power supply wiring 20 and has the same potential as the first power supply wiring 20, and is shared with the first power supply wiring 20.
  • the power supply lead terminal 1 1 a is connected through the second pad 21 and the second wire 1 2 a.
  • FIG. 3 is a cross-sectional view of the main part of the semiconductor device 100.
  • semiconductor A separation layer 70 for separating the two is disposed between the substrate 80 and the well 60 on which the internal circuit 30 is formed.
  • a second power supply line 3 1 is arranged above the tower 60.
  • the third power supply wiring 30 located on the outer periphery of the analog wiring circuit 300 is arranged, and the upper layer of the third power supply wiring 30.
  • the first power supply wiring 20 is disposed in the wiring layer, and the first power supply wiring 20 and the third power supply wiring 30 having the same potential are connected by a via 50 and are connected to each other.
  • the first and third power supply wirings 20 and 30 have a multilayer wiring structure in which they are wired in different wiring layers.
  • the first power supply wiring 20 and the second pad 21 are connected at the shortest distance allowed in the layout to constitute a cell 40 a.
  • the second power supply wiring 31 and the first pad 22 are connected at the shortest distance allowed in the layout to constitute a cell 40 b.
  • the first power supply wiring 20 and the third power supply wiring 30 are formed in a multilayer wiring structure, and the power supply lead terminal 1 1 a and the semiconductor chip 2 0 0 Since there is a parallel circuit of these power supply wirings 20 and 30 between these analog circuits 30 and 0, the combined impedance of these power supply wirings 20 and 30 can be lowered. The power supply to 300 is stabilized, and the characteristic deterioration of analog circuit 300 is effectively suppressed.
  • the distance d 1 between the well 60 and the second power supply wiring 3 1 is set smaller than the distance d 2 between the second power supply wiring 31 and the third power supply wiring 30.
  • the relative magnetic permeability of the insulating film 90 located between the well 60 and the second power supply wiring 31 and between the second power supply wiring 31 and the third power supply wiring 30 When the relative permeability of the insulating film 90 is set to the same value, the wiring width between the second power supply wiring 3 1 and the third power supply wiring 30 is equal, and the power supply wiring 3 1, The wiring paths of 30 are the same, and their wiring areas are set equal.
  • the capacitance C 1 between the well 60 and the second power supply wiring 31 is more than the capacitance C 2 between the second power supply wiring 31 and the third power supply wiring 30. (C 1> C 2).
  • C 1> C 2 the capacitance between the wall 60 and the second power line 1 3
  • the separation layer 70 is formed between the semiconductor substrate 80 and the well 60 where the analog circuit (internal circuit) 30 is formed, Noise from the semiconductor substrate 80 to the well '60 is also effectively suppressed.
  • FIGS. 5 and 6 are diagrams illustrating a semiconductor device according to another embodiment of the present invention.
  • the difference from the above-described embodiment is that the first power supply wiring 20 is connected to the first ground wiring. 2 0 ', the second power wiring 3 1 is replaced with the second ground wiring 3 1', and the third power wiring 30 is replaced with the third ground wiring 3 0 '.
  • the input / output circuit (digital circuit) is arranged around the outer periphery of the semiconductor chip 200, but the input / output circuit (digital circuit) is arranged around the internal circuit (analog circuit) 300.
  • the data of the analog circuit 300 is input / output to / from the semiconductor chip 200 via this input / output circuit (digital circuit).
  • the first power supply wiring 20 for supplying power to the input / output circuit is also arranged inside the internal circuit (analog circuit) 30.

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Abstract

アナログ回路とデジタル回路との混載チップなどの半導体装置において、半導体装置の内部に位置する入出力回路（デジタル回路）へ電源供給する第１の電源配線２０と、この電源配線２０に接続された電源配線であって半導体チップ２００内に位置するアナログ回路などのセル化された内部回路３００へ電源供給する第３の電源配線３０とを多層配線構造で形成する。これにより、これ等電源配線２０、３０の合成インピーダンスが下がるので、デジタル回路の動作に起因する電源ノイズが半導体チップ内のアナログ回路に与える影響が軽減される。

Description

明細書
技術分野
本発明は半導体装置に関し、 特に、 アナログ回路とデジタル回路とが混載され た半導体装置のレイァゥトパターンに関するものである。 背景技術
近年、 アナログ回路とデジタル回路とを混載した半導体装置において、 デジタ ル回路の動作速度の高速化が進んでおり、 特に、 デジタル回路からアナログ回路 に与える影響に対する対策が必要である。
従来、 このような半導体装置として、 特開平 7— 1 5 3 9 1 5号公報に記載さ れるものがある。 このものは、 電源用リード端子にワイヤーを介して接続された 入出力回路用の第 1の電源配線を有すると共に、 半導体チップの内部回路に電源 供給する第 2の電源配線とを有し、 この第 2の電源配線を電源パッド及びワイヤ 一を介して前記電源用リ一ド端子に接続することにより、 第 2の電源配線を第 1 の電源配線とは独立させて、 半導体チップの周辺部に配置された入出力回路の動 作に起因する電源ノィズが半導体チップ内の内部回路に影響を及ぼすことを軽減 している。
しかしながら、 前記従来の半導体装置の構成では、 第 1及び第 2の電源配線が 単層配線であるため、 電圧降下が生じ、 アナログ回路などの半導体チップの内部 回路の特性劣化が発生し易い欠点がある。
また、 半導体装置として、 図 7に示されるものが提案できる。 この半導体装置 を説明すると、 図 7において、 1 0 0は半導体装置、 2 0 0は半導体装置 1 0 0 に含まれる半導体チップ、 3 0 0は半導体チップ 2 0 0内に備えられるアナログ 回路などの内部回路、 1 1は半導体装置 1 0 0のリード端子、 2 0は前記半導体 チップ 2 0 0の外周囲に位置するデジタル回路である入出力回路 （図示せず） に 電源供給する第 1の電源配線、 3 1、 3 0は第 1の電源配線 2 0に接続された第 2及び第 3の電源配線であって、 内部回路の外周囲に配線される。 半導体装置 1 0 0において破線で囲む部分を図 8に拡大して示すように、 第 1、 第 2及び第 3 の電源配線 2 0、 3 0、 3 1は、 共通接続され、 第 1の電源配線 2 0は、 ッド 2 1及ぴワイヤー 2 1 aを介して電源供給用のリード端子 1 1に接続される。 また、 図 9に示すように、 第 1の電源配線 2 0は 2層構造であり、 その下層に 第 2の電源配線 3 1が配置されている。 上下層の第 1の電源配線 2 0同士はビィ ァ 5 1で電気的に接続され、 下層の第 1の電源配線 2 0と第 2の電源配線 3 1と はビィァ 5 0により電気的に接続されている。 図 9において、 8 0は半導体基板、 6 0は半導体チップ 2 0 0の内部回路が構成されるゥエルである。
しかしながら、 図 7〜図 9に示した半導体装置では、 半導体チップ 2 0 0の外 周囲に位置する入出力回路 （図示せず） の動作に起因して発生した第 1の電源配 線 2 0の電源ノィズが、 第 1の電源配線 2 0からビィァ 5 0を介して第 2の電源 配線 3 1に伝播し、 更に、 第 2の電源配線 3 1とゥヱル 6 0との間の配線間容量 Cを介して半導体基板 8 0上のゥエル 6 0に伝播し、 内部回路を構成するアナ口 グ素子に影響を与えるという欠点が生じる。
更に、 ゥェル 6 0が半導体基板 8 0上に直接に形成されているため、 半導体基 板 8 0からノィズがゥエル 6 0に伝播し、 アナ口グ素子に影響を与えるという懸 念もある。 発明の開示
本発明の目的は、 アナログ回路とデジタル回路との混載チップなどの半導体装 置において、 半導体チップの内部回路 （アナログ回路等） の動作特'|~生の電源ノィ ズに起因する劣化を軽減すると共に、 デジタル回路 （入出力回路） 等からのノィ ズがアナ口グ回路等の内部回路に伝播するのを有効に抑制することにある。 以上の目的を達成するため、 本発明では、 アナログ回路とデジタル回路との混 載チップなどの半導体装置において、 電源配線や接地配線のインピーダンスを従 来に比してより一層小さくし、 これにより、 電源ノイズがアナログ回路などの内 部回路に伝搬することを有効に抑えると共に、 電源ノイズの伝搬経路を長く して、 電源ノィズを有効に低減することとする。 すなわち、 本発明の半導体装置は、 半導体チップと、 前記半導体チップの内部 に配置され、 セル化された内部回路とを備えた半導体装置であって、 半導体チッ プの内部に位置する第 1の電源配線と、 前記内部回路の内部に位置し、 前記第 1 の電源配線と同電位の別電源配線から構成され、 前記内部回路に電源電圧を供給 する第 2の電源配線と、 前記第 1の電源配線に接続され、 前記内部回路に電源電 圧を供給する第 3の電源配線とを備え、 前記第 2の電源配線は、 第 1のパッド及 ぴ第 1のワイヤーにより電源供給用のリード端子と接続され、 前記第 1及び第 3 の電源配線は、 この両電源、配線で共用される第 2のパッド及び第 2のワイヤーに より前記電源供給用のリ一ド端子と接続され、 前記第 1及び第 3の電源配線は、 異なる配線層に配線された多層配線により構成されることを特徴とする。 本発明は、 前記半導体装置において、 前記第 1及び第 3の電源配線の多層配線 は、 前記第 2の電源配線が配線された配線層よりも上位の配線層に形成されるこ とを特徴とする。 本発明は、 前記半導体装置において、 前記内部回路は、 半導体基板とその上方 のゥエルとの間に、 この両者を分離する分離層を有することを特徴とする。 本発明は、 前記半導体装置において、 前記内部回路は、 アナログ回路であり、 前記第 1の電源配線から電源供給を受ける回路は、 デジタル回路であることを特 徴とする。 本発明は、 前記半導体装置において、 前記第 1の電源配線と前記第 2のパッド とは、 セル化されていることを特徴とする。 本発明は、 前記半導体装置において、 前記第 2の電源配線と前記第 1のパッド とは、 セル化されていることを特徴とする。 本発明は、 前記半導体装置において、 前記第 2の電源配線と前記半導体チップ の半導体基板の上方に位置するゥエルとの間の距離は、 前記第 2の電源配線と前 記第 3の電源配線との間の距離よりも短く設定されることを特徴とする。 本発明は、 前記半導体装置において、 前記第 1、 第 2及ぴ第 3の電源配線は、 第 1、 第 2及び第 3の接地配線であり、 前記電源電圧供給用のリード端子は、 接 地電圧供給用のリ一ド端子であることを特徴とする。 本発明は、 前記半導体装置において、 前記第 1及び第 3の接地配線の多層配線 は、 前記第 2の接地配線が配線された配線層よりも上位の配線層に形成されるこ とを特徴とする。 本発明は、 前記半導体装置において、 前記内部回路は、 半導体基板とその上方 のゥエルとの間に、 この両者を分離する分離層を有することを特徴とする。 本発明は、 前記半導体装置において、 前記内部回路は、 アナログ回路であり、 前記第 1の接地配線から接地電圧の供給を受ける回路は、 デジタル回路であるこ とを特徴とする。 本発明は、 前記半導体装置において、 前記第 1の接地配線と前記第 2のパッド とは、 セル化されていることを特徴とする。 本発明は、 前記半導体装置において、 前記第 2の接地配線と前記第 1のパッド とは、 セル化されていることを特徴とする。 本発明は、 前記半導体装置において、 前記第 2の接地配線と前記半導体チップ の半導体基板の上方に位置するゥエルとの間の距離は、 前記第 2の接地配線と前 記第 3の接地配線との間の距離よりも短く設定されることを特徴とする。 以上により、 本発明では、 第 1及び第 3の電源配線又は接地配線が多層構造で 形成されていて、 内部回路へのこれら電源配線又は接地配線の合成ィンピーダン スが低くなるので、 従来の単層配線構造と比べて、 内部回路への電源供給が安定 して、 アナログ回路などの内部回路の特性劣化が有効に抑制される。
また、 第 2の電源又は接地配線が、 第 1及び第 3の電源又は接地配線とは別配 線構造となっているので、 半導体チップ内部に位置する例えばデジタル入出力回 路ゃ、 A D変換回路にク口ック信号を与えるク口ック生成回路の動作に起因する 電源ノィズが第 1及び第 3の電源又は接地配線に伝搬しても、 その電源ノィズは、 第 2のパッド及び第 2のワイヤを介して電源供給用のリ一ド端子に伝播した後、 第 1のワイヤ及び第 1のパッドを介して第 2の電源配線に伝播するので、 その間 に電源ノイズは減衰し、 アナログ回路などの内部回路に影響を与えることが有効 に抑制される。
特に、 本発明では、 第 1及び第 3の電源又は接地配線が第 2の電源又は接地配 線よりも上層に形成されていて、 第 2の電源又は接地配線と内部回路との間に形 成される容量が大きいので、 電源ノイズの影響がより一層有効に抑制される。 更に、 本発明では、 内部回路において、 半導体基板とゥュルとが分離層で分離 されているので、 半導体基板からゥエルへの電源ノィズの伝播も有効に抑制され る。
加えて、 本発明では、 ゥヱルと第 2の電源 （又は接地） 配線との間の容量が、 第 2の電源 （又は接地） 配線と第 3の電源 （又は接地） 配線との間の容量よりも 大きくなつて、 ゥエルと第 2の電源 （又は接地） 配線との間の結合インピーダン スが下がるので、 第 1の電源 （又は接地） 配線や第 3の電源 （又は接地） 配線で 生じたノイズがゥ ルに伝搬する量が低減される。 図面の簡単な説明
図 1は本楽明の実施の形態の半導体装置を示す全体構成図である。
図 2は同半導体装置の要部を拡大した図である。
図 3は同半導体装置の要部の断面図である。
図 4は同半導体装置の要部をセル化した図 2相当図である。
図 5は本発明の他の実施の形態の要部を拡大した図である。
図 6は同半導体装置の要部をセル化した図 5相当図である。
図 7は提案される半導体装置を示す全体構成図である。
図 8は提案される半導体装置の要部を示す拡大図である。
図 9は提案される半導体装置の要部の断面図である。 発明を実施するための最良の形態 以下、 本発明の実施の形態を図面に基づいて説明する。 図 1は、 本発明の実施の形態を示す半導体装置の全体概略構成を示す。 図 2は、 図 1に示した半導体装置において点線で囲んだ部分の拡大図である。
図 1及び図 2において、 1 0 0は半導体装置であって、 半導体チップ 2 0 0が 含まれる。 半導体装置 1 0 0の外周には、 多数個の外部端子 1 1が配置され、 そ のうち外部端子 1 1 aは外部電源と接続するリ一ド端子である。 ' 前記半導体チップ 2 0 0の内部には、 内部回路として、 セル化されたアナログ 回路 3 0 0が配置される。 また、 前記半導体チップ 2 0 0の内部には、 図示しな いが、 半導体チップ 2 0 0の外周囲に配置された入出力回路としてのデジタル回 路が存在する。 半導体チップ 2 0 0の内部には、 半導体チップ 2 0 0の外周囲に おいて第 1の電源配線 2 0が配置され、 この電源配線 2 0を介してデジタル回路 (入出力回路） に電源供給が行われる。 また、 アナログ回路 （内部回路） 3 0 0 の外周には、 このアナログ回路 3 0 0への電源ノイズを抑制するために、 第 2の 電源配線 3 1が配置され、 その内周には、 第 3の電源配線 3 0が配置される。 こ れ等の第 2及び第 3の電源、配線 3 0、 3 1は、 共に、 アナログ回路 3 0 0への電 源供給用である。 前記第 2の電源配線 3 1は、 第 1のパッド 2 2及び第 1のワイヤー 2 2 aを介 して前記電源供給用のリード端子 1 1 aに接続される。 また、 前記第 3の電源配 線 3 0は、 第 1の電源配線 2 0に接続されて、 第 1の電源配線 2 0と同電位を持 ち、 この第 1の電源配線 2 0と共に、 共通の第 2のパッド 2 1及び第 2のワイヤ 一 2 1 aを介して前記電源供給用のリ一ド端子 1 1 aに接続される。 前記第 2の 電源配線 3 1は、 電源供給用のリード端子 1 1 aに接続されるが、 同リード端子 1 1 aに接続される第 1及ぴ第 3の電源配線 2 0、 3 0とは別電源配線である。 図 3は、 前記半導体装置 1 0 0の要部の断面図を示す。 同図において、 半導体 基板 8 0と、 その上方で内部回路 3 0 0が形成されるゥエル 6 0との間には、 こ の両者を分離する分離層 7 0が配置される。 ゥ ル 6 0の上方には第 2の電源配 線 3 1が配置される。 前記第 2の電源配線 3 1の上位の配線層には、 アナ口グ回 路 3 0 0の外周囲に位置する第 3の電源配線 3 0が配置され、 第 3の電源配線 3 0の上位の配線層には、 第 1の電源配線 2 0が配置され、 これらの同電位の第 1 の電源配線 2 0及び第 3の電源配線 3 0は、 ビィァ 5 0で接続されてレ、て、 この 第 1及び第 3の電源配線 2 0、 3 0が異なる配線層に配線された多層配線構造と なっている。
図 4に示すように、 第 1の電源配線 2 0と第 2のパッド 2 1とは、 レイアウト 上許される最短距離で接続されて、 セル 4 0 aを構成している。 同様に、 第 2の 電源配線 3 1と第 1のパッド 2 2とも、 レイァゥト上許される最短距離で接続さ れていて、 セル 4 0 bを構成している。 本実施の形態の半導体装置では、 第 1の電源配線 2 0と第 3の電源配線 3 0と が多層配線構造で形成されて、 電源供給用のリード端子 1 1 aと半導体チップ 2 0 0内のアナログ回路 3 0 0との間には、 これら電源配線 2 0、 3 0の並列回路 が存在して、 これ等の電源配線 2 0、 3 0の合成インピーダンスを下げることが できるので、 アナログ回路 3 0 0への電源供給が安定して、 アナログ回路 3 0 0 の特性劣化が有効に抑制される。
しかも、 入出力回路 (デジタル回路) から発生した電源ノィズが第 1の電源配 線 2 0に伝番しても、 この電¾1ノイズは、 第 2のパッド 2 1及び第 2のワイヤー 2 1 aを介して電源供給用のリ一ド端子 1 1 aへと一旦外部へ逃がし、 その後、 この電源供給用のリード端子 1 1 aから第 1のパッド 2 2及び第 2のワイヤー 2 2 aを介して第 2の電源配線 3 1に伝搬されるので、 電源ノイズはこの間に大き く減衰して、 電源ノイズがアナログ回路 3 0 0に影響を及ぼすことが効果的に抑 制される。 更に、 半導体チップ 2 0 0の外周囲に位置する入出力回路 （図示せず） へ電源 供給する第 1の電源配線 2 0と、 アナログ回路 3 0 0へ電源供給する第 3の電源 配線 3 0と力 第 2の電源配線 3 1よりも上位の配線層に配置される。 加えて、 ゥエル 6 0と第 2の電源配線 3 1との間隔 d 1は、 第 2の電源配線 3 1と第 3の 電源配線 3 0との間隔 d 2よりも小さく設定される。 更に、 ゥエル 6 0と第 2の 電源配線 3 1との間に位置する絶縁膜 9 0の比透磁率と、 第 2の電源配線 3 1と 第 3の電源配線 3 0との間に位置する絶縁膜 9 0の比透磁率とを同一値とすると 共に、 第 2の電源配線 3 1と第 3の電源配線 3 0との相互間で配線幅を等しくし、 且つこれ等電源配線 3 1、 3 0同士の配線経路をも同一として、 それ等の配線面 積同士は等しく設定される。 このようなレイアウトでは、 ゥエル 6 0と第 2の電 源配線 3 1との間の容量 C 1は、 第 2の電源配線 3 1と第 3の電源配線 3 0との 間の容量 C 2よりも大きくなる （C 1 > C 2 ) 。 その結果、 ゥヱル 6 0と第 2の 電¾1配線 3 1との間の結合ィンピーダンスが下がるので、 第 1の電源配線 2 0や 第 3の電源配線 3 0で生じたノィズがゥェル 6 0に伝搬する量を低減することが でき、 電源ノイズの影響をより一層低減できる。 加えて、 図 3に示したように、 半導体基板 8 0と、 アナログ回路 （内部回路） 3 0 0が形成されるゥエル 6 0との間には、 分離層 7 0が形成されているので、 半導体基板 8 0からゥエル' 6 0へのノィズも有効に抑制される。
図 5及ぴ図 6は、 本発明の他の実施の形態の半導体装置を説明した図であり、 既述した実施の形態と異なる点は、 第 1の電源配線 2 0を第 1の接地配線 2 0 ' に、 第 2の電源配線 3 1を第 2の接地配線 3 1 ' に、 第 3の電源配線 3 0を第 3 の接地配線 3 0 ' に置き換えた構成であり、 その他の構成は既述した実施の形態 と同様である。 従って、 本実施の形態においても、 既述した実施の形態と同様の 作用及び効果が得られる。 尚、 以上の説明では、 半導体チップ 2 0 0の外周囲に入出力回路 （デジタル回 路） を配置したが、 内部回路 （アナログ回路） 3 0 0の外周囲に入出力回路 （デ ジタル回路） を配置して、 アナログ回路 3 0 0のデータをこの入出力回路 （デジ タル回路） を介して半導体チップ 2 0 0の外部に入出力するように構成しても良 いのは、 勿論である。 この場合には、 この入出力回路に電源供給する第 1の電源 配線 2 0も内部回路 （アナログ回路） 3 0 0の内部に配置される。 産業上の利用可能性
以上説明したように、 本菜明によれば、 半導体チップの内部回路への電源、配線 のインピーダンスを下げたので、 内部回路の電圧降下による特性劣化を抑制でき ると共に、 内部回路への電源ノイズの伝搬を抑制して、 電源ノイズの影響を効果 的に抑制するこができる半導体装置として、 有用である。

Claims

請求の範囲
半導体チップと、
前記半導体チップの内部に配置され、 セル化された内部回路とを備えた半導体 装置であって、
半導体チップの内部に位置する第 1の電源配線と、
前記内部回路の内部に位置し、 前記第 1の電源配線と同電位の別電源配線から 構成され、 前記内部回路に電源電圧を供給する第 2の電源配線と、
前記第 1の電源配線に接続され、 前記内部回路に電源電圧を供給する第 3の電 源配線とを備え、
前記第 2の電源配線は、 第 1のパッド及び第 1のワイヤーにより電源供給用の リード端子と接続され、
前記第 1及び第 3の電源配線は、 この両電源配線で共用される第 2のパッド及 び第 2のワイヤーにより前記電源供給用のリード端子と接続され、
前記第 1及び第 3の電源配線は、 異なる配線層に配線された多層配線により構 成される
ことを特徴とする半導体装置。
2 .
前記請求項 1記載の半導体装置において、
前記第 1及び第 3の電源配線の多層配線は、
前記第 2の電源配線が配線された配線層よりも上位の配線層に形成される ことを特徴とする半導体装置。
3 前記請求項 1記載の半導体装置において、
前記内部回路は、 半導体基板とその上方のゥェルとの間に、 この両者を分離す る分離層を有する
ことを特徴とする半導体装置。
4 .
前記請求項 1記載の半導体装置において、
前記内部回路は、 アナログ回路であり、
前記第 1の電源配線から電源供給を受ける回路は、 デジタル回路である ことを特徴とする半導体装置。
5 .
前記請求項 1記載の半導体装置において、
前記第 1の電源配線と前記第 2のパッドとは、 セル化されている
ことを特徴とする半導体装置。
6 .
前記請求項 1記載の半導体装置において、
前記第 2の電源配線と前記第 1のパッドとは、 セル化されている
ことを特徴とする半導体装置。
7 .
前記請求項 1記載の半導体装置において、
前記第 2の電源配線と前記半導体チップの半導体基板の上方に位置するゥェル との間の距離は、 前記第 2の電源配線と前記第 3の電源配線との間の距離 りも 短く設定される ことを特徴とする半導体装置。
8 .
前記請求項 1記載の半導体装置において、
前記第 1、 第 2及び第 3の電源配線は、 第 1、 第 2及び第 3の接地配線であり. 前記電源電圧供給用のリ一ド端子は、 接地電圧供給用のリ一ド端子である ことを特徴とする半導体装置。
9 .
前記請求項 8記載の半導体装置において、
前記第 1及ぴ第 3の接地配線の多層配線は、
前記第 2の接地配線が配線された配線層よりも上位の配線層に形成される ことを特徴とする半導体装置。
1 0 .
前記請求項 8記載の半導体装置において、
前記内部回路は、 半導体基板とその上方のゥエルとの間に、 この両者を分離す る分離層を有する
ことを特徴とする半導体装置。
1 1 .
前記請求項 8記載の半導体装置において、
前記内部回路は、 アナログ回路であり、
前記第 1の接地配線から接地電圧の供給を受ける回路は、 デジタル回路である ことを特徴とする半導体装置。
1 2 .
前記請求項 8記載の半導体装置において、
前記第 1の接地配線と前記第 2のパッドとは、 セル化されている
ことを特徴とする半導体装置。
1 3 .
前記請求項 8記載の半導体装置において、
前記第 2の接地配線と前記第 1のパッドとは、 セル化されている
ことを特徴とする半導体装置。
1 4 .
前記請求項 8記載の半導体装置において、
前記第 2の接地配線と前記半導体チップの半導体基板の上方に位置するゥエル との間の距離は、 前記第 2の接地配線と前記第 3の接地配線との間の距離よりも 短く設定される
ことを特徴とする半導体装置。
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