JP2004165269A - 積層形半導体装置 - Google Patents
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Abstract
【課題】複数のＩＣチップもしくは半導体回路を積層した積層形半導体装置のクロストークノイズの影響を防止し、放射ノイズによる影響を抑制する構成を提案する。
【解決手段】複数のＩＣチップもしくは半導体回路を積層した積層形半導体装置を、隣接する層に配置された電源部、出力アンプ部、デジタル回路部、デジタル配線等のノイズの発生源となる回路もしくは配線と、アナログ回路、アナログ配線等のノイズの影響を受けやすい回路もしくは配線とを、積層した状態でお互いが重ならないように配置した構成とする。積層形半導体装置。
【選択図】 図１
【解決手段】複数のＩＣチップもしくは半導体回路を積層した積層形半導体装置を、隣接する層に配置された電源部、出力アンプ部、デジタル回路部、デジタル配線等のノイズの発生源となる回路もしくは配線と、アナログ回路、アナログ配線等のノイズの影響を受けやすい回路もしくは配線とを、積層した状態でお互いが重ならないように配置した構成とする。積層形半導体装置。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は複数の半導体回路を積層した積層形半導体装置から発生するノイズを抑制する構成に関するものである。
【０００２】
【従来の技術】
従来からＩＣチップ等の半導体素子の多機能化、複合化の方策として、同一のＩＣパッケージのＩＣ基板上に複数の機能を持つＩＣチップを形成する手法がとられてきた。しかし、同一のＩＣパッケージのＩＣ基板上に異なる複数の機能を持たせるためには、複数のマスクを使って製造する事となり、製造工程も増えてしまう。また製造条件も複雑化するために、製造コストが大幅にアップしていた。
【０００３】
その解決策として近年、複数のチップを同一のＩＣパッケージのＩＣ基板上に製造するのではなく、特開２００２−５７２７０に記載されているように、１つのＩＣパッケージのＩＣ基板上に複数のＩＣチップを重ね合わせて配置するチップ積層型半導体装置の手法がとられるようになっている。図４にチップ積層型半導体装置の一例を示す。
【０００４】
図４おいて、１００はチップ積層型半導体装置であるＩＣパッケージである。１０１は第１のＩＣチップ、１０２は第２のＩＣチップである。１０３はＩＣ基板であり、第１のＩＣチップ１０１が銀ペーストなどのボンディング材により固定して配置されている。第２のＩＣチップ１０２は第１のＩＣチップ１０１に積層されて配置されており、お互いがワイヤー１０５等により電気的に接続され、ポリイミド両面接着テープ等の接着剤により固定して配置されている。１０４はＩＣパッケージ１００と外部のプリント配線板等を接続するリードであり、ワイヤー１０６、１０７により第１のＩＣチップ１０１、第２のＩＣチップ１０２と電気的に接続されている。また、第１のＩＣチップ１０１、第２のＩＣチップ１０２、ＩＣ基板１０３、ワイヤー１０５、１０６、１０７は絶縁性の樹脂１０８により封止され、一体化したＩＣパッケージ１００を構成している。
【０００５】
また、特開２００２−５７２７０に記載されているような複数のＩＣチップを重ね合わせるのではなく、特開平５−２７５６１３に記載されているように、複数の半導体回路を層間絶縁膜を介して積層した積層型半導体装置の手法もとられている。図５にその一例を示す断面図である。図５おいて、２０１、２０２、２０３、２０４はそれぞれ第１、第２、第３、第４層の半導体回路である。２０５、２０６、２０７はそれぞれ第１−第２層間、第２−第３層間、第３−第４層間に配置されたポリシリコン等からなる平板状の導電層であり、これらの導電層２０５、２０６、２０７のうち、導電層２０５、２０７は電源電位を、導電層２０６は接地電位をそれぞれ供給する配線となっている。２１１は積層型半導体装置の基板であるｐ型シリコン基板、２１２はこのｐ型シリコン基板２１１に形成されるＭＯＳトランジスタを相互に分離するためのフィールド酸化膜、２１３、２１４はＭＯＳトランジスタのソース・ドレイン領域となるｎ型シリコン領域、２１５はＭＯＳトランジスタのゲート電極、２１６はＭＯＳトランジスタ上を覆う絶縁膜、２１７は信号を伝える配線、２１８は隣り合う層を分離する層間絶縁膜、２１９は再結晶化されたｐ型シリコンである。
【０００６】
【発明が解決しようとする課題】
しかしながら前述の、チップ積層型半導体装置及び複数の半導体回路を層間絶縁膜を介して積層した積層型半導体装置において、デジタル回路部とアナログ回路部を混在させた場合、デジタル回路部において発生するノイズのアナログ回路部への干渉が問題となる。ノイズとしては、２つの回路及び配線間の距離が近い場合に、それらが回路及び配線間の静電容量により容量結合する事により発生するクロストークノイズと、一方の回路及び配線をアンテナとして機能し発生する電磁波が他方の回路及び配線に影響を及ぼす放射ノイズを挙げる事ができる。
【０００７】
図６、図７を参照して前述のノイズの影響を説明する。図６は１層目の半導体チップ３００に電源部３０１が形成されており、２層目の半導体チップ４００にアナログ回路部４０１が形成されている場合を示した模式図である。この場合、１層目の半導体チップ３００の電源部３０１はノイズを発生しやすくノイズ発生源となる。また、２層目の半導体チップ４００のアナログ回路部４０１は微小信号が流れており、ノイズの影響を受け易い。１層目の半導体チップ３００の電源部３０１と２層目の半導体チップ４００のアナログ回路部４０１は、積層された状態で重複部４０２において隣接している。従って２層目の半導体チップ４００のアナログ回路部４０１は、重複部４０２において１層目の半導体チップ３００の電源部３０１からのノイズにより影響を受けてしまう。その様子を図７に示す。１層目の半導体チップ３００の電源部３０１が図７（ａ）に示すのような電流の変動を有する場合、本来図７（ｂ）に示すような一定の電流値を有するアナログ回路部４０１の信号電流は、図７（ｃ）に示すように電源部３０１の電流の変動によるノイズの影響を大きく受けてしまい、部分的にピークを持つ信号となってしまう。
【０００８】
また図８は、１層目の半導体チップ３００に配線されたデジタル信号線３１０と、２層目の半導体チップ４００に配線されたアナログ信号線４１０が、お互いが平行で重なって配置されている場合を示した模式図である。この場合、２層目の半導体チップ４００のアナログ信号線４１０は、１層目の半導体チップ３００のデジタル信号線３１０からのノイズにより影響を受けてしまう。その様子を図９に示す。１層目の半導体チップ３００のデジタル信号線３１０が図９（ａ）に示すようなクロック信号の場合、本来図９（ｂ）に示すような一定の電流値を有するアナログ信号線４１０の信号電流は、図９（ｃ）に示すようにデジタル信号線３１０の影響を大きく受けてしまい、瞬間的にピークを持つ信号となってしまう。
【０００９】
このような問題を解決する方法として、１層目の半導体チップ３００の動作と、２層目の半導体チップ３００の動作のタイミングを制御し、互いの干渉を避ける事が考えられている。すなわち、１層目の半導体チップ３００が動作中には２層目の半導体チップ４００の動作を停止し、また２層目の半導体チップ３００の動作中には１層目の半導体チップ４００の動作を停止することで、隣接するチップが同時に動作することがないようしお互いの干渉を避ける事ができる。しかしながら、各半導体チップを同時に動作させることができない等、各半導体チップの動作を非常に制約する事となり高速動作を行うことが困難となっていた。
【００１０】
【課題を解決するための手段】
前述の課題を解決するために本発明においては、複数の半導体回路を積層して形成した積層形半導体装置において、隣接する層に配置された、ノイズの発生源となる回路もしくは配線と、ノイズの影響を受けやすい回路もしくは配線を、積層した状態でお互いが重ならないように配置している積層形半導体装置を提案している。
【００１１】
また本発明において前記半導体回路は、半導体チップである積層形半導体装置を提案している。
【００１２】
また本発明においては、前記ノイズの発生源となる回路もしくは配線は電源部、出力アンプ部、デジタル回路部、デジタル配線の少なくとも１つからなり、前記ノイズの影響を受けやすい回路もしくは配線はアナログ回路、アナログ配線の少なくとも１つからなる積層形半導体装置を提案している。
【００１３】
また本発明においては、前記ノイズの発生源となる配線がデジタル配線であり、前記ノイズの影響を受けやすい配線がアナログ配線であり、該デジタル配線とアナログ配線はほぼ垂直に配置されている積層形半導体装置を提案している。
【００１４】
【発明の実施の形態】
次に本発明の実施の形態を図面を参照して説明する。
【００１５】
（第１の実施の形態）
図１は本発明の第１の実施の形態を示しており、１つのＩＣパッケージのＩＣ基板上に複数の半導体チップを重ね合わせて配置するチップ積層型半導体装置である。図１（ａ）は１層目の半導体チップ１０の平面図、図１（ｂ）は２層目の半導体チップ２０の平面図である。図１（ｃ）は１層目の半導体チップ１０と２層目の半導体チップ２０を積層したチップ積層形半導体装置を示した模式図である。
【００１６】
図１において１層目の半導体チップ１０に形成された１１は電源部、１２は出力アンプ部であり、ともにノイズの発生源となる回路である。２層目の半導体チップ２０に形成された２１はアナログ回路部であり、ノイズの影響を受けやすい回路である。
【００１７】
図１（ｃ）から分かるように、１層目の半導体チップ１０に形成された電源部１１及び出力アンプ部１２と、２層目の半導体チップ２０に形成されたアナログ回路部２１は、積層した状態でお互いが上下に重ならない位置に配置されている。
【００１８】
このような配置とする事により、ノイズの発生源となる電源部１１及び出力アンプ部１２に高速のデジタル信号や大電流が伝播された場合において、ノイズの影響を受けやすいアナログ回路部２１は隣接して配置されないため、静電容量により容量結合する事により発生するクロストークノイズの影響を受ける事がない。
【００１９】
また、１層目の半導体チップ１０の電源部１１及び出力アンプ部１２において高速のデジタル信号や大電流が伝播された場合、電源部１１及び出力アンプ部１２がアンテナとして機能する事で放射ノイズも発生する。２層目の半導体チップ２０のアナログ回路２１のアナログ配線はアンテナとして機能する事で、放射ノイズを受信しアナログ回路２１のアナログ信号は影響される。しかしながら電界の強度は発生源からの距離の２乗に反比例する為、図１に示すようにノイズ源となる電源部１１及び出力アンプ部１２と、ノイズの影響を受け易いアナログ回路２１との距離を離すことにより、電源部１１及び出力アンプ部１２がアンテナとして機能し発生する放射ノイズの影響を飛躍的に抑制することができる。
【００２０】
（第２の実施の形態）
図２は本発明の第２の実施の形態を示しており、１つのＩＣパッケージのＩＣ基板上に複数の半導体チップを重ね合わせて配置するチップ積層型半導体装置である。図２（ａ）は１層目の半導体チップ１０の平面図、図２（ｂ）は２層目の半導体チップ２０の平面図である。図２（ｃ）は１層目の半導体チップ１０と２層目の半導体チップ２０を積層したチップ積層形半導体装置を示した模式図である。図２において第１の実施の形態である図１と同じ部材には同じ符号を付し、その説明は省略する。
【００２１】
本実施の形態において第１の実施の形態と異なるのは、図２（ａ）に示した１層目の半導体チップ１０には、電源部１１、出力アンプ部１２の代わりに、デジタル回路部１３が形成されている。図２（ｃ）から分かるように、１層目の半導体チップ１０に形成されたデジタル回路部１３と、２層目の半導体チップ２０に形成されたアナログ回路部２１は、積層した状態でお互いが上下に重ならない位置に配置されている。
【００２２】
このような配置とする事により、ノイズの発生源となるデジタル回路部１３に高速のデジタル信号が伝播された場合において、ノイズの影響を受けやすいアナログ回路部２１は隣接して配置されないため、静電容量により容量結合する事により発生するクロストークノイズの影響を受ける事がない。
【００２３】
また、デジタル回路部１３に高速のデジタル信号が伝播された場合、１層目の半導体チップ１０のデジタル回路部１３がアンテナとして機能する事で放射ノイズも発生する。２層目の半導体チップ２０のアナログ回路２１のアナログ配線はアンテナとして機能する事で、放射ノイズを受信しアナログ回路２１のアナログ信号は影響される。しかしながら電界の強度は発生源からの距離の２乗に反比例する為、図１に示すようにノイズ源となるタル回路部１３と、ノイズの影響を受け易いアナログ回路２１との距離を離すことにより、タル回路部１３がアンテナとして機能し発生する放射ノイズの影響を飛躍的に抑制することができる。
【００２４】
（第３の実施の形態）
図３は本発明の第３の実施の形態を示しており、１つのＩＣパッケージのＩＣ基板上に複数の半導体チップを重ね合わせて配置するチップ積層型半導体装置である。図３（ａ）は１層目の半導体チップ１０の平面図、図３（ｂ）は２層目の半導体チップ２０の平面図である。図３（ｃ）は１層目の半導体チップ１０と２層目の半導体チップ２０を積層したチップ積層形半導体装置を示した模式図である。図３において第１の実施の形態である図１と同じ部材には同じ符号を付し、その説明は省略する。
【００２５】
本実施の形態において第１の実施の形態と異なるのは、図３（ａ）に示した１層目の半導体チップ１０には、電源部１１、出力アンプ部１２の代わりに、デジタル信号線１４が形成されて、２層目の半導体チップ２０には、アナログ回路部２１の代わりに、アナログ信号線２２が形成されている。図２（ｃ）から分かるように、１層目の半導体チップ１０に形成されたデジタル回路部１３と、２層目の半導体チップ２０に形成されたアナログ回路部２１は、積層した状態でお互いがほぼ垂直になるように配置されている。
【００２６】
１層目の半導体チップ１０のデジタル信号線１４と２層目の半導体チップ２０のアナログ信号線２２が垂直になるように配置することで、１層目の半導体チップ１０のデジタル信号線１４によるノイズが、２層目の半導体チップ２０のアナログ信号２２に干渉することを抑制することができる。尚、デジタル信号線１４とアナログ信号２２は、積層した状態で全く重ならないように配置すれば、デジタル信号線１４によるノイズのアナログ信号２２への干渉を更に抑制できる事は言うまでもない。また、デジタル信号線１４とアナログ信号２２はお互いが垂直になるように配置されているが、必ずしも垂直である必要でない。ただし、垂直に配置することにより最も効率良くその効果を発揮することができる。
【００２７】
また本実施の形態においてチップ積層形半導体装置は、２層構成のものを用いて説明したが、本発明はそれに限られるものではなく、３層以上の複数層のチップ積層形半導体装置に適応できるものである。
【００２８】
また本実施の形態においてチップ積層形半導体装置は、１つのＩＣ内に複数のＩＣチップを重ね合わせて配置するチップ積層型半導体装置を用いて説明したが、本発明はそれに限られるものではなく、複数の半導体回路を層間絶縁膜を介して積層した積層型半導体装置にも適応できることは言うまでもない。ただし、複数の半導体回路を層間絶縁膜を介して積層した積層型半導体装置においては、回路設計の規制が多くが、チップ積層型半導体装置の場合は、既存のＩＣチップを積層するだけなので、設計の自由度が高く、本発明をより有効に適応することが可能である。
【００２９】
【発明の効果】
本発明においては、隣接する層に配置されたノイズの発生源となる回路もしくは配線と、ノイズの影響を受けやすい回路もしくは配線を、積層した状態でお互いが重ならないように配置している。そのため、ノイズの発生源となる回路もしくは配線からのクロストークノイズよる、影響を受けやすい回路もしくは配線への影響をなくすことができる。また、ノイズの発生源となる回路もしくは配線がアンテナとして機能し発生する放射ノイズによる影響も飛躍的に抑制することができる。
【００３０】
また、ノイズの発生源となる配線がデジタル配線であり、ノイズの影響を受けやすい配線がアナログ配線である場合、デジタル配線とアナログ配線をほぼ垂直に配置することにより、輻射ノイズの影響を効率良く抑制することができる。
【図面の簡単な説明】
【図１】（ａ）は第１の実施の形態における１層目の半導体チップの平面図、（ｂ）は第１の実施の形態における２層目の半導体チップの平面図、（ｃ）は第１の実施の形態におけるチップ積層型半導体装置の模式図
【図２】（ａ）は第２の実施の形態における１層目の半導体チップの平面図、（ｂ）は第２の実施の形態における２層目の半導体チップの平面図、（ｃ）は第２の実施の形態におけるチップ積層型半導体装置の模式図
【図３】（ａ）は第３の実施の形態における１層目の半導体チップの平面図、（ｂ）は第３の実施の形態における２層目の半導体チップの平面図、（ｃ）は第３の実施の形態におけるチップ積層型半導体装置の模式図
【図４】従来の技術におけるチップ積層型半導体装置の断面図
【図５】従来の技術における積層型半導体装置の断面図
【図６】従来の技術における積層型半導体装置の模式図
【図７】従来の技術における積層型半導体装置の輻射ノイズの影響を示したグラフ
【図８】従来の技術における積層型半導体装置の模式図
【図９】従来の技術における積層型半導体装置の輻射ノイズの影響を示したグラフ
【符号の説明】
１０ １層目の半導体チップ
１１ 電源部
１２ 出力アンプ部
１３ デジタル回路部
１４ デジタル信号線
２０ ２層目の半導体チップ
２１ アナログ回路部
２２ アナログ信号線
１００ ＩＣパッケージ
１０１ 第１のＩＣチップ
１０２ 第２のＩＣチップ
１０３ ダイフレーム
１０４ リード
１０６、１０７ ワイヤー
１０８ 絶縁性の樹脂
２０１、２０２、２０３、２０４ 半導体回路
２０５、２０６、２０７ 導電層
２１１ ｐ型シリコン基板
２１２ フィールド酸化膜、
２１３、２１４ ｎ型シリコン領域
２１５ ゲート電極
２１６ 絶縁膜
２１７ 配線
２１８ 層間絶縁膜
２１９ ｐ型シリコン
３００、４００ 半導体チップ
３０１ 電源部
３１０ デジタル信号線
４０１ アナログ回路
４０２ 重複部
４１０ アナログ信号線
【発明の属する技術分野】
本発明は複数の半導体回路を積層した積層形半導体装置から発生するノイズを抑制する構成に関するものである。
【０００２】
【従来の技術】
従来からＩＣチップ等の半導体素子の多機能化、複合化の方策として、同一のＩＣパッケージのＩＣ基板上に複数の機能を持つＩＣチップを形成する手法がとられてきた。しかし、同一のＩＣパッケージのＩＣ基板上に異なる複数の機能を持たせるためには、複数のマスクを使って製造する事となり、製造工程も増えてしまう。また製造条件も複雑化するために、製造コストが大幅にアップしていた。
【０００３】
その解決策として近年、複数のチップを同一のＩＣパッケージのＩＣ基板上に製造するのではなく、特開２００２−５７２７０に記載されているように、１つのＩＣパッケージのＩＣ基板上に複数のＩＣチップを重ね合わせて配置するチップ積層型半導体装置の手法がとられるようになっている。図４にチップ積層型半導体装置の一例を示す。
【０００４】
図４おいて、１００はチップ積層型半導体装置であるＩＣパッケージである。１０１は第１のＩＣチップ、１０２は第２のＩＣチップである。１０３はＩＣ基板であり、第１のＩＣチップ１０１が銀ペーストなどのボンディング材により固定して配置されている。第２のＩＣチップ１０２は第１のＩＣチップ１０１に積層されて配置されており、お互いがワイヤー１０５等により電気的に接続され、ポリイミド両面接着テープ等の接着剤により固定して配置されている。１０４はＩＣパッケージ１００と外部のプリント配線板等を接続するリードであり、ワイヤー１０６、１０７により第１のＩＣチップ１０１、第２のＩＣチップ１０２と電気的に接続されている。また、第１のＩＣチップ１０１、第２のＩＣチップ１０２、ＩＣ基板１０３、ワイヤー１０５、１０６、１０７は絶縁性の樹脂１０８により封止され、一体化したＩＣパッケージ１００を構成している。
【０００５】
また、特開２００２−５７２７０に記載されているような複数のＩＣチップを重ね合わせるのではなく、特開平５−２７５６１３に記載されているように、複数の半導体回路を層間絶縁膜を介して積層した積層型半導体装置の手法もとられている。図５にその一例を示す断面図である。図５おいて、２０１、２０２、２０３、２０４はそれぞれ第１、第２、第３、第４層の半導体回路である。２０５、２０６、２０７はそれぞれ第１−第２層間、第２−第３層間、第３−第４層間に配置されたポリシリコン等からなる平板状の導電層であり、これらの導電層２０５、２０６、２０７のうち、導電層２０５、２０７は電源電位を、導電層２０６は接地電位をそれぞれ供給する配線となっている。２１１は積層型半導体装置の基板であるｐ型シリコン基板、２１２はこのｐ型シリコン基板２１１に形成されるＭＯＳトランジスタを相互に分離するためのフィールド酸化膜、２１３、２１４はＭＯＳトランジスタのソース・ドレイン領域となるｎ型シリコン領域、２１５はＭＯＳトランジスタのゲート電極、２１６はＭＯＳトランジスタ上を覆う絶縁膜、２１７は信号を伝える配線、２１８は隣り合う層を分離する層間絶縁膜、２１９は再結晶化されたｐ型シリコンである。
【０００６】
【発明が解決しようとする課題】
しかしながら前述の、チップ積層型半導体装置及び複数の半導体回路を層間絶縁膜を介して積層した積層型半導体装置において、デジタル回路部とアナログ回路部を混在させた場合、デジタル回路部において発生するノイズのアナログ回路部への干渉が問題となる。ノイズとしては、２つの回路及び配線間の距離が近い場合に、それらが回路及び配線間の静電容量により容量結合する事により発生するクロストークノイズと、一方の回路及び配線をアンテナとして機能し発生する電磁波が他方の回路及び配線に影響を及ぼす放射ノイズを挙げる事ができる。
【０００７】
図６、図７を参照して前述のノイズの影響を説明する。図６は１層目の半導体チップ３００に電源部３０１が形成されており、２層目の半導体チップ４００にアナログ回路部４０１が形成されている場合を示した模式図である。この場合、１層目の半導体チップ３００の電源部３０１はノイズを発生しやすくノイズ発生源となる。また、２層目の半導体チップ４００のアナログ回路部４０１は微小信号が流れており、ノイズの影響を受け易い。１層目の半導体チップ３００の電源部３０１と２層目の半導体チップ４００のアナログ回路部４０１は、積層された状態で重複部４０２において隣接している。従って２層目の半導体チップ４００のアナログ回路部４０１は、重複部４０２において１層目の半導体チップ３００の電源部３０１からのノイズにより影響を受けてしまう。その様子を図７に示す。１層目の半導体チップ３００の電源部３０１が図７（ａ）に示すのような電流の変動を有する場合、本来図７（ｂ）に示すような一定の電流値を有するアナログ回路部４０１の信号電流は、図７（ｃ）に示すように電源部３０１の電流の変動によるノイズの影響を大きく受けてしまい、部分的にピークを持つ信号となってしまう。
【０００８】
また図８は、１層目の半導体チップ３００に配線されたデジタル信号線３１０と、２層目の半導体チップ４００に配線されたアナログ信号線４１０が、お互いが平行で重なって配置されている場合を示した模式図である。この場合、２層目の半導体チップ４００のアナログ信号線４１０は、１層目の半導体チップ３００のデジタル信号線３１０からのノイズにより影響を受けてしまう。その様子を図９に示す。１層目の半導体チップ３００のデジタル信号線３１０が図９（ａ）に示すようなクロック信号の場合、本来図９（ｂ）に示すような一定の電流値を有するアナログ信号線４１０の信号電流は、図９（ｃ）に示すようにデジタル信号線３１０の影響を大きく受けてしまい、瞬間的にピークを持つ信号となってしまう。
【０００９】
このような問題を解決する方法として、１層目の半導体チップ３００の動作と、２層目の半導体チップ３００の動作のタイミングを制御し、互いの干渉を避ける事が考えられている。すなわち、１層目の半導体チップ３００が動作中には２層目の半導体チップ４００の動作を停止し、また２層目の半導体チップ３００の動作中には１層目の半導体チップ４００の動作を停止することで、隣接するチップが同時に動作することがないようしお互いの干渉を避ける事ができる。しかしながら、各半導体チップを同時に動作させることができない等、各半導体チップの動作を非常に制約する事となり高速動作を行うことが困難となっていた。
【００１０】
【課題を解決するための手段】
前述の課題を解決するために本発明においては、複数の半導体回路を積層して形成した積層形半導体装置において、隣接する層に配置された、ノイズの発生源となる回路もしくは配線と、ノイズの影響を受けやすい回路もしくは配線を、積層した状態でお互いが重ならないように配置している積層形半導体装置を提案している。
【００１１】
また本発明において前記半導体回路は、半導体チップである積層形半導体装置を提案している。
【００１２】
また本発明においては、前記ノイズの発生源となる回路もしくは配線は電源部、出力アンプ部、デジタル回路部、デジタル配線の少なくとも１つからなり、前記ノイズの影響を受けやすい回路もしくは配線はアナログ回路、アナログ配線の少なくとも１つからなる積層形半導体装置を提案している。
【００１３】
また本発明においては、前記ノイズの発生源となる配線がデジタル配線であり、前記ノイズの影響を受けやすい配線がアナログ配線であり、該デジタル配線とアナログ配線はほぼ垂直に配置されている積層形半導体装置を提案している。
【００１４】
【発明の実施の形態】
次に本発明の実施の形態を図面を参照して説明する。
【００１５】
（第１の実施の形態）
図１は本発明の第１の実施の形態を示しており、１つのＩＣパッケージのＩＣ基板上に複数の半導体チップを重ね合わせて配置するチップ積層型半導体装置である。図１（ａ）は１層目の半導体チップ１０の平面図、図１（ｂ）は２層目の半導体チップ２０の平面図である。図１（ｃ）は１層目の半導体チップ１０と２層目の半導体チップ２０を積層したチップ積層形半導体装置を示した模式図である。
【００１６】
図１において１層目の半導体チップ１０に形成された１１は電源部、１２は出力アンプ部であり、ともにノイズの発生源となる回路である。２層目の半導体チップ２０に形成された２１はアナログ回路部であり、ノイズの影響を受けやすい回路である。
【００１７】
図１（ｃ）から分かるように、１層目の半導体チップ１０に形成された電源部１１及び出力アンプ部１２と、２層目の半導体チップ２０に形成されたアナログ回路部２１は、積層した状態でお互いが上下に重ならない位置に配置されている。
【００１８】
このような配置とする事により、ノイズの発生源となる電源部１１及び出力アンプ部１２に高速のデジタル信号や大電流が伝播された場合において、ノイズの影響を受けやすいアナログ回路部２１は隣接して配置されないため、静電容量により容量結合する事により発生するクロストークノイズの影響を受ける事がない。
【００１９】
また、１層目の半導体チップ１０の電源部１１及び出力アンプ部１２において高速のデジタル信号や大電流が伝播された場合、電源部１１及び出力アンプ部１２がアンテナとして機能する事で放射ノイズも発生する。２層目の半導体チップ２０のアナログ回路２１のアナログ配線はアンテナとして機能する事で、放射ノイズを受信しアナログ回路２１のアナログ信号は影響される。しかしながら電界の強度は発生源からの距離の２乗に反比例する為、図１に示すようにノイズ源となる電源部１１及び出力アンプ部１２と、ノイズの影響を受け易いアナログ回路２１との距離を離すことにより、電源部１１及び出力アンプ部１２がアンテナとして機能し発生する放射ノイズの影響を飛躍的に抑制することができる。
【００２０】
（第２の実施の形態）
図２は本発明の第２の実施の形態を示しており、１つのＩＣパッケージのＩＣ基板上に複数の半導体チップを重ね合わせて配置するチップ積層型半導体装置である。図２（ａ）は１層目の半導体チップ１０の平面図、図２（ｂ）は２層目の半導体チップ２０の平面図である。図２（ｃ）は１層目の半導体チップ１０と２層目の半導体チップ２０を積層したチップ積層形半導体装置を示した模式図である。図２において第１の実施の形態である図１と同じ部材には同じ符号を付し、その説明は省略する。
【００２１】
本実施の形態において第１の実施の形態と異なるのは、図２（ａ）に示した１層目の半導体チップ１０には、電源部１１、出力アンプ部１２の代わりに、デジタル回路部１３が形成されている。図２（ｃ）から分かるように、１層目の半導体チップ１０に形成されたデジタル回路部１３と、２層目の半導体チップ２０に形成されたアナログ回路部２１は、積層した状態でお互いが上下に重ならない位置に配置されている。
【００２２】
このような配置とする事により、ノイズの発生源となるデジタル回路部１３に高速のデジタル信号が伝播された場合において、ノイズの影響を受けやすいアナログ回路部２１は隣接して配置されないため、静電容量により容量結合する事により発生するクロストークノイズの影響を受ける事がない。
【００２３】
また、デジタル回路部１３に高速のデジタル信号が伝播された場合、１層目の半導体チップ１０のデジタル回路部１３がアンテナとして機能する事で放射ノイズも発生する。２層目の半導体チップ２０のアナログ回路２１のアナログ配線はアンテナとして機能する事で、放射ノイズを受信しアナログ回路２１のアナログ信号は影響される。しかしながら電界の強度は発生源からの距離の２乗に反比例する為、図１に示すようにノイズ源となるタル回路部１３と、ノイズの影響を受け易いアナログ回路２１との距離を離すことにより、タル回路部１３がアンテナとして機能し発生する放射ノイズの影響を飛躍的に抑制することができる。
【００２４】
（第３の実施の形態）
図３は本発明の第３の実施の形態を示しており、１つのＩＣパッケージのＩＣ基板上に複数の半導体チップを重ね合わせて配置するチップ積層型半導体装置である。図３（ａ）は１層目の半導体チップ１０の平面図、図３（ｂ）は２層目の半導体チップ２０の平面図である。図３（ｃ）は１層目の半導体チップ１０と２層目の半導体チップ２０を積層したチップ積層形半導体装置を示した模式図である。図３において第１の実施の形態である図１と同じ部材には同じ符号を付し、その説明は省略する。
【００２５】
本実施の形態において第１の実施の形態と異なるのは、図３（ａ）に示した１層目の半導体チップ１０には、電源部１１、出力アンプ部１２の代わりに、デジタル信号線１４が形成されて、２層目の半導体チップ２０には、アナログ回路部２１の代わりに、アナログ信号線２２が形成されている。図２（ｃ）から分かるように、１層目の半導体チップ１０に形成されたデジタル回路部１３と、２層目の半導体チップ２０に形成されたアナログ回路部２１は、積層した状態でお互いがほぼ垂直になるように配置されている。
【００２６】
１層目の半導体チップ１０のデジタル信号線１４と２層目の半導体チップ２０のアナログ信号線２２が垂直になるように配置することで、１層目の半導体チップ１０のデジタル信号線１４によるノイズが、２層目の半導体チップ２０のアナログ信号２２に干渉することを抑制することができる。尚、デジタル信号線１４とアナログ信号２２は、積層した状態で全く重ならないように配置すれば、デジタル信号線１４によるノイズのアナログ信号２２への干渉を更に抑制できる事は言うまでもない。また、デジタル信号線１４とアナログ信号２２はお互いが垂直になるように配置されているが、必ずしも垂直である必要でない。ただし、垂直に配置することにより最も効率良くその効果を発揮することができる。
【００２７】
また本実施の形態においてチップ積層形半導体装置は、２層構成のものを用いて説明したが、本発明はそれに限られるものではなく、３層以上の複数層のチップ積層形半導体装置に適応できるものである。
【００２８】
また本実施の形態においてチップ積層形半導体装置は、１つのＩＣ内に複数のＩＣチップを重ね合わせて配置するチップ積層型半導体装置を用いて説明したが、本発明はそれに限られるものではなく、複数の半導体回路を層間絶縁膜を介して積層した積層型半導体装置にも適応できることは言うまでもない。ただし、複数の半導体回路を層間絶縁膜を介して積層した積層型半導体装置においては、回路設計の規制が多くが、チップ積層型半導体装置の場合は、既存のＩＣチップを積層するだけなので、設計の自由度が高く、本発明をより有効に適応することが可能である。
【００２９】
【発明の効果】
本発明においては、隣接する層に配置されたノイズの発生源となる回路もしくは配線と、ノイズの影響を受けやすい回路もしくは配線を、積層した状態でお互いが重ならないように配置している。そのため、ノイズの発生源となる回路もしくは配線からのクロストークノイズよる、影響を受けやすい回路もしくは配線への影響をなくすことができる。また、ノイズの発生源となる回路もしくは配線がアンテナとして機能し発生する放射ノイズによる影響も飛躍的に抑制することができる。
【００３０】
また、ノイズの発生源となる配線がデジタル配線であり、ノイズの影響を受けやすい配線がアナログ配線である場合、デジタル配線とアナログ配線をほぼ垂直に配置することにより、輻射ノイズの影響を効率良く抑制することができる。
【図面の簡単な説明】
【図１】（ａ）は第１の実施の形態における１層目の半導体チップの平面図、（ｂ）は第１の実施の形態における２層目の半導体チップの平面図、（ｃ）は第１の実施の形態におけるチップ積層型半導体装置の模式図
【図２】（ａ）は第２の実施の形態における１層目の半導体チップの平面図、（ｂ）は第２の実施の形態における２層目の半導体チップの平面図、（ｃ）は第２の実施の形態におけるチップ積層型半導体装置の模式図
【図３】（ａ）は第３の実施の形態における１層目の半導体チップの平面図、（ｂ）は第３の実施の形態における２層目の半導体チップの平面図、（ｃ）は第３の実施の形態におけるチップ積層型半導体装置の模式図
【図４】従来の技術におけるチップ積層型半導体装置の断面図
【図５】従来の技術における積層型半導体装置の断面図
【図６】従来の技術における積層型半導体装置の模式図
【図７】従来の技術における積層型半導体装置の輻射ノイズの影響を示したグラフ
【図８】従来の技術における積層型半導体装置の模式図
【図９】従来の技術における積層型半導体装置の輻射ノイズの影響を示したグラフ
【符号の説明】
１０ １層目の半導体チップ
１１ 電源部
１２ 出力アンプ部
１３ デジタル回路部
１４ デジタル信号線
２０ ２層目の半導体チップ
２１ アナログ回路部
２２ アナログ信号線
１００ ＩＣパッケージ
１０１ 第１のＩＣチップ
１０２ 第２のＩＣチップ
１０３ ダイフレーム
１０４ リード
１０６、１０７ ワイヤー
１０８ 絶縁性の樹脂
２０１、２０２、２０３、２０４ 半導体回路
２０５、２０６、２０７ 導電層
２１１ ｐ型シリコン基板
２１２ フィールド酸化膜、
２１３、２１４ ｎ型シリコン領域
２１５ ゲート電極
２１６ 絶縁膜
２１７ 配線
２１８ 層間絶縁膜
２１９ ｐ型シリコン
３００、４００ 半導体チップ
３０１ 電源部
３１０ デジタル信号線
４０１ アナログ回路
４０２ 重複部
４１０ アナログ信号線
Claims (4)
- 複数の半導体回路を積層して形成した積層形半導体装置において、隣接する層に配置された、ノイズの発生源となる回路もしくは配線と、ノイズの影響を受けやすい回路もしくは配線とを、積層した状態でお互いが重ならないように配置している事を特徴とする積層形半導体装置。
- 前記半導体回路は、半導体チップであることを特徴とする請求項１に記載の積層形半導体装置。
- 前記ノイズの発生源となる回路もしくは配線は電源部、出力アンプ部、デジタル回路部、デジタル配線の少なくとも１つからなり、前記ノイズの影響を受けやすい回路もしくは配線はアナログ回路、アナログ配線の少なくとも１つからなることを特徴とする請求項１または２に記載の積層形半導体装置。
- 前記ノイズの発生源となる配線がデジタル配線であり、前記ノイズの影響を受けやすい配線がアナログ配線であり、該デジタル配線とアナログ配線はほぼ垂直に配置されていることを特徴とする請求項１または２に記載の積層形半導体装置。
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060207 |