JP2016529702A - モノリシック３次元（３ｄ）集積回路（ｉｃ）（３ｄｉｃ）技術を使用した完全システムオンチップ（ｓｏｃ） - Google Patents

モノリシック３次元（３ｄ）集積回路（ｉｃ）（３ｄｉｃ）技術を使用した完全システムオンチップ（ｓｏｃ） Download PDF

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Abstract

発明を実施するための形態で開示する実施形態は、モノリシック３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）集積技術を使用した完全システムオンチップ（ＳＯＣ）ソリューションを含む。本開示は、システムオンチップを作成するためにモノリシック３ＤＩＣ内の層と、モノリシックティア間ビア（ＭＩＶ）を介したティア間で可能な付随する短い相互接続とをカスタマイズする能力の例を含む。特に、３ＤＩＣの異なるティアが、異なる機能をサポートし、異なる設計基準に適合するように構築される。したがって、３ＤＩＣは、アナログ層、より高い電圧しきい値をもつ層、より低い漏れ電流をもつ層、異なるベース材料を必要とする構成要素を実装するための異なる材料の層などを有することができる。積層ダイとは異なり、外部配線接続が必要とされないので、上側層は下側層と同じサイズになり得る。

Description

優先権出願
[0001]本出願は、その全体が参照により本明細書に組み込まれる、２０１３年７月１６日に出願された「COMPLETE SYSTEM-ON-CHIP (SOC) USING MONOLITHIC THREE DIMENSIONAL (3D) INTEGRATED CIRCUIT (IC) (3DIC) TECHNOLOGY」と題する米国仮特許出願第６１／８４６，６４８号の優先権を主張する。
[0002]本出願はまた、その全体が参照により本明細書に組み込まれる、２０１３年８月２９日に出願された「COMPLETE SYSTEM-ON-CHIP (SOC) USING MONOLITHIC THREE DIMENSIONAL (3D) INTEGRATED CIRCUIT (IC) (3DIC) TECHNOLOGY」と題する米国特許出願第１４／０１３，３９９号の優先権を主張する。
[0003]本開示の技術は、一般にシステムオンチップ（ＳＯＣ）集積回路（ＩＣ）に関する。
[0004]モバイル通信デバイスは現在の社会において一般的になっている。これらのモバイルデバイスの普及は、部分的に、そのようなデバイス上で現在使用可能である多くの機能によって促進される。そのような機能の需要は、処理能力要件を増加させ、より強力なバッテリーの必要性を生じる。モバイル通信デバイスのハウジングの限られたスペース内で、バッテリーは処理回路と競合する。限られたスペースは回路内の構成要素および電力消費量の継続的な縮小化への圧力となる。縮小化はモバイル通信デバイスの集積回路（ＩＣ）において特に重要であったが、他のデバイス中のＩＣの縮小化の取り組みも進んでいる。
[0005]デジタル構成要素を縮小化し、一層多くのデジタル機能を単一の集積回路（ＩＣ）に詰め込む取り組みが増加している。しかしながら、現在まで、たとえば、セルラー電話または他のモバイル通信デバイスのための無線周波数（ＲＦ）トランシーバおよび信号処理要素を設計するときなど、アナログ構成要素とデジタル構成要素の両方を単一のＩＣ内に含めることが困難であることがわかっている。同様に、デジタル／アナログコインの同じ側内でさえ、異なる物理要件を有する構成要素を単一のＩＣに組み込むことが時々困難になることがある。たとえば、高速要件を有する要素は、低い電流漏れを必要とする要素とともに同じチップに一体化することが困難であり得る。そのような要素を単一のチップに一体化することのこの困難が真のシステムオンチップ（ＳＯＣ）ソリューションを実行不可能にした。たいていのデバイスでは、アナログチップが作成され、デジタルチップに電気的に結合される。結合は、電気導体を必要とし、デバイス内のスペースがこれらの導体に充てられるので厳しいエリアペナルティを生じる。導体のためのそのようなスペースの使用は一般的な縮小化目的と競合する。
[0006]これらの競合する設計基準に対する１つの妥協ソリューションはダイ積層設計または他のシステムインパッケージ（ＳＩＰ：system in package）構成であった。そのようなダイ積層構成では、デジタルダイがアナログダイ上に積層されるか、またはその逆である。しかしながら、スペースは、依然として、ダイを相互結合することに費やされる。同様に、上側ダイは、通常、下側ダイよりも小さく、ジッグラト（ziggurat）のような形状を形成する。３つものダイが互いに積層された商業的実装形態があるが、これらの実装形態は大幅なスペース節約を有しない。したがって、真に集積されたＳＯＣが依然として必要である。
[0007]発明を実施するための形態で開示する実施形態は、モノリシック３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）集積技術を使用した完全システムオンチップソリューションを含む。本開示は、両方とも（ＳＯＣ）と呼ばれる「システムオンチップ（system on a chip）」または「システムオンチップ（system-on-chip）」を作成するためにモノリシック３ＤＩＣ内の層と、モノリシックティア間ビア（ＭＩＶ：monolithic intertier vias）を介したティア間で可能な付随する短い相互接続とをカスタマイズする能力の例を含む。特に、３ＤＩＣの異なるティア（tier）が、異なる機能をサポートし、異なる設計基準に適合するように構築される。したがって、３ＤＩＣは、１つまたは複数のアナログ層、デジタル層、より高い電圧しきい値をもつ層、より低い漏れ電流をもつ層、電源層、異なるベース材料を必要とする構成要素を実装するための異なる材料の層などを有することができる。システムインパッケージ（ＳＩＰ）構成の積層ダイとは異なり、外部配線接続が必要とされないので、上側層は下側層と同じサイズになり得る。単一の３ＤＩＣ内に無数の層を有することによって、システム全体が単一のＩＣ中に与えられ、したがってＳＯＣを与え得る。
[0008]この点について一実施形態では、モノリシック３ＤＩＣシステムが与えられる。本モノリシック３ＤＩＣシステムは、重ねて配置された複数のティアを備える。本システムは、計算、デジタル処理、アナログ処理、無線周波数（ＲＦ）信号処理、アナログ／混合信号処理、電力管理、センサー、電源、バッテリー、メモリ、デジタル論理、低漏れ、低雑音／高利得、クロック、組合せ論理、および順序論理からなるグループから選択された複数の機能要素をも備える。本システムは、複数のティアの間に分散された複数の機能要素をも備える。本システムは、複数のティアを電気的に結合する複数のＭＩＶをも備える。本システムは、完全自己充足型（complete self-contained）ＳＯＣを与える複数の機能要素をも備える。
[0009]別の実施形態では、モノリシック３ＤＩＣシステムが開示される。本モノリシック３ＤＩＣシステムは、重ねて配置された複数のティアを備える。本システムは、計算、デジタル処理、アナログ処理、ＲＦ信号処理、アナログ／混合信号処理、電力管理、センサー、電源、バッテリー、メモリ、デジタル論理、低漏れ、低雑音／高利得、クロック、組合せ論理、および順序論理からなるグループから選択された複数の機能を与えるための手段をも含む。本システムは、複数のティア間に分散された複数の機能を与えるための手段をも含む。本システムは、複数のティアを電気的に相互接続するための手段をも含む。本システムは、完全自己充足型ＳＯＣを与える複数の機能を与えるための手段をも含む。
[0010]別の実施形態では、３ＤＩＣシステムを実装する方法が開示される。本方法は、３ＤＩＣ内の複数のティアを与えることを含む。本方法は、複数のティアにわたる複数の機能要素を与えることをも含む。本方法は、ＭＩＶを使用して複数のティアを相互結合することをも含む。本方法は、３ＤＩＣを用いた完全自己充足型ＳＯＣを与えることをも含む。
[0011]図１は、その中に集積回路（ＩＣ）を使用する従来のモバイル端末のブロック図。 [0012]図２は、その中にＩＣを使用する従来のコンピューティングデバイスのブロック図。 [0013]図３Ａは、システムインパッケージ（ＳＩＰ）を作成する例示的な従来のダイ積層取り組みの斜視図。 図３Ｂは、システムインパッケージ（ＳＩＰ）を作成する例示的な従来のダイ積層取り組みの斜視図。 図３Ｃは、システムインパッケージ（ＳＩＰ）を作成する例示的な従来のダイ積層取り組みの斜視図。 [0014]図４は、本開示の例示的な実施形態による３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）システムオンチップ（ＳＯＣ）の側面図。 [0015]図５は、３ＤＩＣ ＳＯＣを設計するための例示的なプロセスを示すフローチャート。 [0016]図６は、の中に３ＤＩＣ ＳＯＣを有するモバイル端末のブロック図。 [0017]図７は、その中に３ＤＩＣ ＳＯＣを有するコンピューティングデバイスのブロック図。
[0018]次に図面を参照すると、本開示のいくつかの例示的な実施形態について説明する。「例示的」という単語は、本明細書では、「例、事例、または例示の働きをすること」を意味するために使用する。本明細書で「例示的」と記載されたいかなる実施形態も、必ずしも他の実施形態よりも好ましいまたは有利であると解釈されるべきであるとは限らない。
[0019]発明を実施するための形態で開示する実施形態は、モノリシック３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）集積技術を使用した完全システムオンチップソリューションを含む。本開示は、両方とも（ＳＯＣ）と呼ばれる「システムオンチップ（system on a chip）」または「システムオンチップ（system-on-chip）」を作成するためにモノリシック３ＤＩＣ内の層と、モノリシックティア間ビア（ＭＩＶ）を介したティア間で可能な付随する短い相互接続とをカスタマイズする能力の例を含む。特に、３ＤＩＣの異なるティアが、異なる機能をサポートし、異なる設計基準に適合するように構築される。したがって、３ＤＩＣは、１つまたは複数のアナログ層、デジタル層、より高い電圧しきい値をもつ層、より低い漏れ電流をもつ層、電源層、異なるベース材料を必要とする構成要素を実装するための異なる材料の層などを有することができる。システムインパッケージ（ＳＩＰ）構成の積層ダイとは異なり、外部配線接続が必要とされないので、上側層は下側層と同じサイズになり得る。単一の３ＤＩＣ内に無数の層を有することによって、システム全体が単一のＩＣ中に与えられ、したがってＳＯＣを与え得る。
[0020]本開示の詳細を扱う前に、本明細書で提案するＳＯＣの進歩により恩恵を受け得る従来のデバイスの簡単な説明を与える。この点について、図１および図２に、所望の機能を実現するために複数のＩＣを使用する従来のデバイスを示す。図３Ａ〜図３Ｃは、従来のデバイスのうちのいくつか中で現在使用されているＳＩＰソリューションを示す。本開示の実施形態の説明は、以下で図４を参照しながら開始する。
[0021]機能を実装するために複数のＩＣを現在使用している多くのデバイスがある。ほんのいくつかを本明細書で示すが、本開示は、本明細書で示すデバイス以外のデバイスに適用可能であることを諒解されたい。この点について、図１に従来の無線周波数（ＲＦ）モバイル端末１０を示す。セルラー電話、スマートフォン、ページャなどのモバイル端末が一般的である。モバイル端末１０は、受信機１２と、送信機１４と、アンテナ１６と、スイッチ１８と、ベースバンドプロセッサ２０と、制御システム２２と、周波数合成器２４と、ユーザインターフェース２６とを含み得る。
[0022]受信機１２は、基地局（図示せず）によって与えられる１つまたは複数のリモート送信機からの情報担持ＲＦ信号を受信する。低雑音増幅器（ＬＮＡ）２８が信号を増幅する。フィルタ３０は、受信信号中の広帯域干渉を最小限に抑え、ダウンコンバージョンおよびデジタル化回路３２は、フィルタ処理された受信信号を中間またはベースバンド周波数信号にダウンコンバートし、中間またはベースバンド周波数信号は、次いで、１つまたは複数のデジタルストリームにデジタル化される。受信機フロントエンド２２は、一般に、周波数合成器２４によって生成された１つまたは複数の混合周波数を使用する。ベースバンドプロセッサ２０は、信号中で搬送される情報またはデータビットを抽出するためにデジタル化受信信号を処理する。したがって、ベースバンドプロセッサ２０は、一般に、１つまたは複数のデジタル信号プロセッサ（ＤＳＰ）において実装される。
[0023]引き続き図１を参照すると、送信側で、ベースバンドプロセッサ２０は、それが送信のために符号化する、制御システム２２から、音声、データ、または制御情報を表し得るデジタル化データを受信する。符号化データはＲＦ送信機１４に出力され、そこで符号化データは、所望の送信周波数においてキャリア信号を変調するために変調器３４によって使用される。ＲＦ電力増幅器３６は、変調キャリア信号を送信に適したレベルに増幅し、増幅され、変調されたキャリア信号をスイッチ１８を通してアンテナ１６に配信する。
[0024]引き続き図１を参照すると、ユーザは、マイクロフォン、スピーカー、キーパッド、およびディスプレイに関連する回路３８を含み得るユーザインターフェース２６を介して、モバイル端末１０と対話し得る。インターフェース回路３８は、一般に、アナログデジタル変換器、デジタルアナログ変換器、増幅器などを含む。さらに、インターフェース回路３８はボイスエンコーダ／デコーダを含み得、その場合、それはベースバンドプロセッサ２０と直接通信し得る。受信信号中の符号化されたオーディオ情報は、ベースバンドプロセッサ２０によって復元され、インターフェース回路３８によって、スピーカーを駆動するために好適なアナログ信号に変換される。キーパッドおよびディスプレイは、ユーザがモバイル端末１０と対話することを可能にする。たとえば、キーパッドおよびディスプレイは、ユーザがダイヤルされるべき数字を入力すること、アドレス帳情報にアクセスすることなど、ならびに呼進行情報を監視することを可能にし得る。
[0025]実際には、モバイル端末１０は、モバイル端末１０の異なる機能のための１つまたは複数のＩＣを有し得る。たとえば、スイッチ１８は１つのＩＣであり、受信機１２は別のＩＣであり、ベースバンドプロセッサ２０は第３のＩＣであり、送信機１４は第４のＩＣであり、インターフェース回路３８は第５のＩＣであり得る。様々なＩＣは、アナログ、デジタルに設計されるか、またはさもなければ、一見したところ互換性のない技術タイプがそれぞれのＩＣ上に配設されるように設計され得る。これらの様々なＩＣが、一般的であるように２次元レイアウトで構成された場合、様々なＩＣを相互接続するために必要とされる配線の量は大容量のスペースを必要とし、このことは業界の縮小化目的と矛盾する。
[0026]図２を参照すると、図２はプロセッサベースシステム６０の一例を示している。プロセッサベースシステム６０は、各々が１つまたは複数のプロセッサ６４を含む、１つまたは複数の中央処理ユニット（ＣＰＵ）６２を含む。（１つまたは複数の）ＣＰＵ６２は、一時的に記憶されたデータへの高速アクセスのために（１つまたは複数の）プロセッサ６４に結合されたキャッシュメモリ６６を有し得る。（１つまたは複数の）ＣＰＵ６２は、システムバス６７に結合され、プロセッサベースシステム６０に含まれるデバイスを相互結合し得る。よく知られているように、（１つまたは複数の）ＣＰＵ６２は、システムバス６７を介してアドレス、制御、およびデータ情報を交換することによって、これらの他のデバイスと通信する。
[0027]引き続き図２を参照すると、（１つまたは複数の）ＣＰＵ６２は、例として、メモリシステム６８、１つまたは複数の入力デバイス７０、１つまたは複数の出力デバイス７２、１つまたは複数のネットワークインターフェースデバイス７４、および１つまたは複数のディスプレイコントローラ７８を含むこれらの他のデバイスと通信し得る。（１つまたは複数の）入力デバイス７０は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む、任意のタイプの入力デバイスを含むことができる。（１つまたは複数の）出力デバイス７２は、限定はしないが、オーディオ、ビデオ、他の視覚的インジケータなどを含む、任意のタイプの出力デバイスを含むことができる。（１つまたは複数の）ネットワークインターフェースデバイス７４は、ネットワーク７６との間でデータの交換を可能にするように構成された任意のデバイスであり得る。ネットワーク７６は、限定はしないが、ワイヤードネットワークまたはワイヤレスネットワーク、プライベートネットワークまたは公衆ネットワーク、ローカルエリアネットワーク（ＬＡＮ）、ワイドローカルエリアネットワーク（ＷＬＡＮ）、およびインターネットを含む、任意のタイプのネットワークであり得る。（１つまたは複数の）ネットワークインターフェースデバイス７４は、所望の任意のタイプの通信プロトコルをサポートするように構成され得る。
[0028]（１つまたは複数の）ＣＰＵ６２はまた、１つまたは複数のディスプレイ８０に送られる情報を制御するためにシステムバス６７を介して（１つまたは複数の）ディスプレイコントローラ７８にアクセスするように構成され得る。（１つまたは複数の）ディスプレイコントローラ７８は、１つまたは複数のビデオプロセッサ８２を介して表示されるべき情報を（１つまたは複数の）ディスプレイ８０に送り、１つまたは複数のビデオプロセッサ８２は、表示されるべき情報を（１つまたは複数の）ディスプレイ８０に好適なフォーマットに処理する。（１つまたは複数の）ディスプレイ８０は、限定はしないが、陰極線管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイなどを含む、任意のタイプのディスプレイを含むことができる。
[0029]再び、図２の機能ブロックのうちの多くは別個のＩＣで実施され得ることを諒解されたい。これらのＩＣの各々は、デバイスのプリント回路板（ＰＣＢ）へのそれ自体の接続、ならびにデバイス中の他のＩＣへの通信を可能にするための配線接続を有する。上述のように、多くの配線接続の存在は、デバイス内のスペースを消費し、場合によっては望ましくない。
[0030]上記のように、ただ２つのデバイスが図１および図２に示されているが、限定はしないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、およびポータブルデジタルビデオプレーヤを含む、本開示の実施形態から恩恵を受け得る多くのプロセッサベースデバイスがあることを諒解されたい。
[0031]そのようなデバイス中の複数のＩＣよって消費されるスペースを最小限に抑えるための従来の取り組みは、これまでＳＩＰ構成に集中していた。すなわち、ＩＣの数は維持されるが、パッケージ中に積層される。図３Ａ〜図３Ｃを参照すると、３つのそのような積層構成が与えられている。単一のＩＣ内に異なる技術を集積する際に経験される困難のために、個々の別々のＩＣが維持される。たとえば、製造技法はアナログ構成要素とデジタル構成要素との間で大幅に異なり、したがって、両方の構成要素を単一のＩＣ中に含めることは困難である。同様に、高速回路をサポートするための製造技法は、低い電流漏れを与えるために使用される技法とは異なり、両方のタイプの構成要素を単一のＩＣ中に含めることは困難である。要するに、ＩＣ内に異なる機能を達成するための多くの相反する技術要件がある。
[0032]この点について、図３Ａにダイ積層システム９０Ａを示す。ダイ積層システム９０Ａは、第１のＩＣ９４Ａから形成された第１の層９２Ａと、第２のＩＣ９８Ａから形成された第２の層９６Ａとを有する。この構成は、第１のＩＣ９４Ａと第２のＩＣ９８Ａとの間に直接的ワイヤ接続が存在しないという点でワイヤレス接合と呼ばれることがある。第１のＩＣ９４Ａは、外部配線１００Ａを用いて第２のＩＣ９８Ａに相互結合される。外部配線１００Ａに適応するために、第２の層９６Ａは第１の層９２Ａよりも小さい。同様に、第１のＩＣ９４Ａは、外部配線１０２Ａによってデバイス（図示せず）内の他の要素に結合される。外部配線１００Ａおよび１０２Ａの必要が、ダイ積層システム９０Ａを実装するために必要とされるエリアを拡大する。同様に、外部配線１００Ａと第２の層９６Ａの対応するより小さいエリアとの存在は、より少ないオプションが第２のＩＣ９８Ａ内の構成要素のために利用可能であることを意味する。代替的に、第２のＩＣ９８Ａ内の要素があるサイズである場合、第１のＩＣ９４Ａ内の要素がそのエリアすべてを必要としない場合でも、第１の層９２Ａは対応して大きくならなければならない。要するに、ダイ積層システム９０Ａは、フルシステムを与えるための最適ソリューションではなく、本明細書で使用するＳＯＣソリューションではないと明確に定義される。
[0033]図３Ｂを参照すると、ダイ積層システム９０Ｂはダイ積層システム９０Ａと同様であるが、外部配線１００Ａの代わりに、第１のＩＣ９４Ｂを第２のＩＣ９８Ｂと相互接続するためにはんだバンプ１００Ｂが使用される。この構成はフリップチップ構成と呼ばれることがある。対面接合が達成されるが、２つの層の場合のみである。３つ以上の層が使用される場合、（図３Ａ中で使用される外部配線などの）外部配線が必要とされる。しかしながら、ただ２つの層の場合でも、ダイ積層システム９０Ｂをデバイス内の他の要素に相互接続するために外部配線１０２Ｂが依然として存在する。第１のＩＣ９４Ｂの上側表面上の外部配線１０２Ｂの配置は、まさに説明した同じ欠点とともに、第２のＩＣ９８Ｂが第１のＩＣ９４Ｂよりも小さくなることを強いる。再び、そのようなダイ積層構成は、本明細書で使用するＳＯＣではないと明確に定義される。
[0034]図３Ｃを参照すると、ダイ積層システム９０Ｃは、同様に、ダイ積層システム９０Ａ、９０Ｂと同様であるが、外部配線１００Ａの代わりに、はんだバンプ１００Ｃが第１のＩＣ９４Ｃを第２のＩＣ９８Ｃと相互結合する。同様に、（スルーシリコンビア（ＴＳＶ：through silicon vias）であり得る）ビア１０４Ｃが第１のＩＣ９４Ｃを通って延びる。ＴＳＶは、一般的にかなり大きく（たとえば、〜ミクロン）、第１のＩＣ９４Ｃ内の配線がＴＳＶの周りにルーティングされなければならないので、対応して大きいエリアペナルティを課す。能動構成要素のためのこのルーティングおよびスペースの要件は、この場合も第１のＩＣ９４Ｃが第２のＩＣ９８Ｃよりも大きくなることを強いる。再び、そのようなダイ積層構成は、本明細書で使用するＳＯＣではないと明確に定義される。
[0035]ダイ積層システム９０Ａ〜９０Ｃの各々の場合、精密なアナログおよび／またはＲＦ信号処理ユニットの潜在的障害につながる他の電磁干渉（ＥＭＩ）に対する望ましくないクロストークが存在することがある。同様に、比較的大きいチップサイズは、高い歩留まり損失を生じ、他のパッケージング問題を引き起こす。
[0036]ＳＩＰのサイズペナルティおよび他の欠点とは対照的に、本開示は、モノリシック３ＤＩＣ技術を使用した真の単一チップＳＯＣを与える。したがって、ＳＯＣは、３ＤＩＣ内の複数のティアにわたって異種機能を有する単一の３ＤＩＣから製造され得る。いくつかの機能は単一のティア内にコロケートされ得、いくつかの機能は複数のティアにわたって拡散され得る。したがって、本開示のＳＯＣは、異なる技術または特色の異なるティア中でのシステム機能の異種区分と、異なる技術または特色の異なるティア中で回路機能を異種区分することと、異なる技術または特色の異なるティア中で異なる機能を異種区分することとを可能にする。
[0037]この点について、図４に３ＤＩＣ ＳＯＣ１１０の簡略断面図を示す。３ＤＩＣ ＳＯＣ１１０は複数のティア１１２を有する。ティア１１２は水素切断または他のモノリシックティア形成方法によって形成され得る。例示的な水素切断プロセスの詳細について、関心がある読者は、その全体が参照により本明細書に組み込まれる、２０１３年２月１２日に出願された米国特許出願第１３／７６５，０８０号を参照されたい。
[0038]上述のように、３ＤＩＣ技術の使用は、３ＤＩＣ ＳＯＣ１１０内のティア１１２の異なるティアが、異なる機能を実行し、特定のデバイスのすべての機能を単一の３ＤＩＣ ＳＯＣ１１０中に与えることを可能にする。たとえば、３ＤＩＣ ＳＯＣ１１０は、図１を参照しながら上記で説明したモバイル端末１０などのモバイル端末のためのＲＦトランシーバまたはコントローラであり得る。したがって、第１のティア１１４はセンサーおよび他の大きいフィーチャサイズ要素を含む。
[0039]引き続き図４を参照すると、第２のティア１１６が、受信機２２、送信機２４、およびデュプレクサ／スイッチ２８などの無線周波数、アナログおよび／または電力管理集積回路（ＰＭＩＣ）構成要素を含み得る。第２のティア１１６は、着信ＲＦアナログ信号がひずまないように比較的低雑音であるように設計され得る。
[0040]引き続き図４を参照すると、電磁（ＥＭ）シールド１１８が第２のティア１１６と第３のティア１２０との間に配置され得る。ＥＭシールド１１８はグラフェン層などの導電性材料から形成され得る。３ＤＩＣ中のグラフェンシールドの詳細について、関心がある読者は、その開示全体が参照により本明細書に組み込まれる、２０１３年２月１２日に出願された米国特許出願第１３／７６５，０６１号を参照されたい。
[0041]ＥＭシールド１１８の存在は、第１のティア１１４および第２のティア１１６からの雑音が第３のティア１２０の低雑音特性に影響を及ぼすことを防ぐのを助ける。第３のティア１２０はモデムまたは他のコントローラを有し得る。第３のティア１２０上の機能に適応するために、第３のティア１２０の材料および設計は、中間速度アーキテクチャを促進するように選択され得る。
[0042]引き続き図４を参照すると、第４のティア１２２および第５のティア１２４は、ダイナミックＲＡＭ（ＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）などを含むランダムアクセスメモリ（ＲＡＭ）を用いたメモリビットセルアレイであり得る。両方のティア１２２、１２４は、ＲＡＭの動作を改善するために低漏れ回路を与えるように設計され得る。
[0043]引き続き図４を参照すると、第６のティア１２６および第７のティア１２８は一般的な処理ユニットティアであり得る。第６のティア１２６は、組合せ論理を使用したベースバンドプロセッサ３０（図１）などのデジタル信号プロセッサ（ＤＳＰ）を含み得、第７のティア１２８は、順序論理に依拠するＤＳＰを含み得る。両方のティア１２６、１２８は、漏れに関する問題に優先して高速をサポートするように設計され得る。
[0044]例示的な実施形態では、ティアはＭＩＶ１３０によって電気的に相互結合される。ＭＩＶの詳細については、関心がある読者は、その全体が参照により本明細書に組み込まれる、ＩＥＥＥ／ＡＣＭアジア南太平洋設計自動化会議（Asia South Pacific Design Automation Conference）、２０１３年の議事録、６８１〜６８６ページにおけるＳｈｒｅｅｄｐａｄ Ｐａｎｔｈらによる「High-Density Integration of Functional Modules Using Monolithic 3D-IC Technology」を参照されたい。ＴＳＶとは対照的に、ＭＩＶは、直径がサブ１００ｎｍ程度であり（すなわち、ＴＳＶのミクロン寸法よりもはるかに小さく）、２００ｎｍ以下の深度であり得る。さらに、例示的な実施形態では、複数のティア１１２の各々は約４００ｎｍの厚さにまたはより薄くなり得る。これらの寸法は図４のインサートに示されている。
[0045]異なるティアに異なる機能を与えることおよび／または、異なるティアにわたって回路を分割することが可能であることによって、フルシステムＩＣは、バッテリー、センサー、メモリ、エネルギーハーベスティング（energy harvesting）機能、ＰＭＩＣ、プロセッサ、デジタルおよびアナログ構成要素などを含むことが可能である。各ティアは、その上に配置された機能に適応するように最適化され得る。さらに、ティアツーティアリンク（すなわち、ＭＩＶ）の極めて高い密度は高度のウエハレベル集積を可能にする。３ＤＩＣ ＳＯＣは、同種セルレベル３Ｄ区分順序組合せ論理、マルチティアメモリビットセルアレイを有し得る。同様に、３ＤＩＣ ＳＯＣは、メモリデジタルコア間ビットセルアレイ制御論理区分などのファイングレイン異種３Ｄ区分を有し得る。このフレキシビリティは最適システム機能のための広範囲の技術特徴を可能にする。
[0046]上述のように、例示的な実施形態では、３ＤＩＣ ＳＯＣは、図６に示されているように完全ＲＦトランシーバおよびベースバンドプロセッサオールインワンＩＣであり得る。特に、図６は、モバイル端末１５０の回路要素が単一の３ＤＩＣ１５２内に含まれていることを除いて、モバイル端末１０と同様のモバイル端末１５０を示す。アンテナ１６およびユーザインターフェース２６は３ＤＩＣ１５２とは別個であるが、必要な場合、アンテナを３ＤＩＣに組み込むことが可能である。回路要素の機能は同じままであり、したがって同じ番号を使用して参照される。同様に、プロセッサとバッテリーとメモリとを有する制御システムが単一の３ＤＩＣ ＳＯＣ中にあり得る。そのような３ＤＩＣ ＳＯＣは、個々のティアが、その上に配置された機能に合わせて調整されるので、優れたシステム性能を依然として可能にしながら、スペース節約設計を可能にする。シールドまたは他の分離技法の使用は信号分離の改善を可能にする。さらに、異なる層間または異なるＩＣ間に外部配線接続が必要とされないので、複雑さが全体的に低減される。例示的な実施形態では、全３ＤＩＣ ＳＯＣはサブ１ｍｍ3であり得る。
[0047]図７を参照すると、プロセッサベースシステム６０と同様のプロセッサベースシステム１５４が、プロセッサベースシステムの回路要素を組み込む単一の３ＤＩＣ１５６を含み得る。回路要素の機能は同じままであり、したがって同じ番号を使用して参照される。
[0048]上述のように、複数のティア１１２をもつ３ＤＩＣ１１０を与えることの他の利益のうちの１つは、特定のティアの動作特性が特定の必要または要望に合わせて調整され得ることである。そのような動作特性は、異なる材料（たとえば、Ｓｉ対ＧａＡｓ）を使用することによって、あるいは内部レイテンシまたはメモリ電流漏れのようなパラメータを変化させるために異なるタイプのマスクを使用することによって実現され得る。パラメータまたは特性と、それらがメモリの動作プロファイルをどのように変化させるのかとの例示的な概要が以下の表１に与えられている。たとえば、（１つまたは複数の）メモリ部分のメモリセルトランジスタの（１つまたは複数の）トランジスタ特性は、低減された電流漏れのために、増加した内部レイテンシをトレードオフするように変更され得る。この点について、以下の表１に、（１つまたは複数の）メモリ部分の電流漏れおよび内部レイテンシに影響を及ぼすように変更され得る、様々なトランジスタ特性を示す。表１に、メモリセルトランジスタチャネル長（Ｌ）と、メモリセルトランジスタチャネル幅（Ｗ）と、メモリセルトランジスタしきい値電圧（Ｖｔ）とを変更することの効果を示す。さらに、表１に、（１つまたは複数の）メモリ部分を与えるためにＨＶｔ、ＮＶｔ、またはＬＶｔメモリセルトランジスタの中から選択することの効果を示す。表１に、メモリセルトランジスタの本体（Ｂ）端末をバイアスすることの効果をも示す。表１に、変更が（１つまたは複数の）メモリ部分のメモリセルトランジスタの誘起されたチャネルのドレインソースコンダクタンス（ＧDS）を増加させる（＋）のか減少させる（−）のか、変更が（１つまたは複数の）メモリ部分のメモリセルトランジスタの誘起されたチャネルのドレインソース抵抗（ＲDS）を増加させる（＋）のか減少させる（−）のか、変更が（１つまたは複数の）メモリ部分の電流漏れを増加させる（＋）のか減少させる（−）のか、および変更が（１つまたは複数の）メモリ部分の内部レイテンシを増加させる（＋）のか減少させる（−）のかを含む、上述の特性を変更することの様々な効果を示す。
Figure 2016529702
[0049]例示的な実施形態では、３ＤＩＣを実装する方法が図５にプロセス１４０によって示されている。プロセスは、複数のティア１１２を与えることによって開始する（ブロック１４２）。プロセスは、ティア１１２にわたる複数の機能要素を与えることによって続く（ブロック１４４）。プロセスは、ＭＩＶ１３０を使用してティアを相互結合することによって続く（ブロック１４６）。したがって、ＭＩＶ１３０相互結合をもつ複数のティア１１２と複数の機能とがＳＯＣ１１０を形成する（ブロック１４８）。
[0050]また、本明細書の例示的な実施形態のいずれかにおいて説明した動作ステップは、例および説明を与えるために説明したものであることに留意されたい。説明した動作は、図示したシーケンス以外の多数の異なるシーケンスで実行され得る。さらに、単一の動作ステップで説明した動作は、実際はいくつかの異なるステップで実行され得る。さらに、例示的な実施形態において説明した１つまたは複数の動作ステップは組み合わせられ得る。フローチャート図に示した動作ステップは、当業者には容易に明らかになるように、多数の様々な修正を受け得ることを理解されたい。情報および信号が様々な異なる技術および技法のいずれかを使用して表され得ることも当業者は理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。
[0051]本開示についての以上の説明は、いかなる当業者でも本開示を作成または使用することができるように与えたものである。本開示への様々な修正は当業者には容易に明らかになり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明した例および設計に限定されるものではなく、本明細書で開示した原理および新規の特徴に合致する最も広い範囲を与えられるべきである。
[0051]本開示についての以上の説明は、いかなる当業者でも本開示を作成または使用することができるように与えたものである。本開示への様々な修正は当業者には容易に明らかになり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明した例および設計に限定されるものではなく、本明細書で開示した原理および新規の特徴に合致する最も広い範囲を与えられるべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
重ねて配置された複数のティアと、
計算、デジタル処理、アナログ処理、無線周波数（ＲＦ）信号処理、アナログ／混合信号処理、電力管理、センサー、電源、バッテリー、メモリ、デジタル論理、低漏れ、低雑音／高利得、クロック、組合せ論理、および順序論理からなるグループから選択された複数の機能要素と、
前記複数のティアの間に分散された前記複数の機能要素と、
前記複数のティアを電気的に結合する複数のモノリシックティア間ビア（ＭＩＶ）と、
完全自己充足型システムオンチップ（ＳＯＣ）を与える前記複数の機能要素と
を備える、モノリシック３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）システム。
［Ｃ２］
前記複数のティアの各々が同等の水平寸法を有する、Ｃ１に記載の３ＤＩＣシステム。
［Ｃ３］
前記複数のティアのうちの少なくとも１つのティアが高速動作のために最適化される、Ｃ１に記載の３ＤＩＣシステム。
［Ｃ４］
前記複数のティアのうちの少なくとも１つのティアが低電流漏れのために最適化される、Ｃ１に記載の３ＤＩＣシステム。
［Ｃ５］
前記複数の機能要素のうちの異なる機能要素が前記複数のティアのうちの異なるティア上に配置される、Ｃ１に記載の３ＤＩＣシステム。
［Ｃ６］
前記複数のティアの第１のティアが、前記グループからの第１の機能を最適化するように構成された第１の技術タイプを備える、Ｃ１に記載の３ＤＩＣシステム。
［Ｃ７］
前記複数のティアの第２のティアが、前記グループからの第２の機能を最適化するように構成された第２の技術タイプを備える、Ｃ６に記載の３ＤＩＣシステム。
［Ｃ８］
前記複数のティアが第３のティアをさらに備える、Ｃ１に記載の３ＤＩＣシステム。
［Ｃ９］
前記システムがＲＦトランシーバとして動作する、Ｃ１に記載の３ＤＩＣシステム。
［Ｃ１０］
前記ＩＣがそこに一体化される、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、およびポータブルデジタルビデオプレーヤからなるグループから選択されたデバイスをさらに備える、Ｃ１に記載の３ＤＩＣ。
［Ｃ１１］
重ねて配置された複数のティアと、
計算、デジタル処理、アナログ処理、無線周波数（ＲＦ）信号処理、アナログ／混合信号処理、電力管理、センサー、電源、バッテリー、メモリ、デジタル論理、低漏れ、低雑音／高利得、クロック、組合せ論理、および順序論理からなるグループから選択された複数の機能を与えるための手段と、
前記複数のティア間に分散された前記複数の機能を与えるための前記手段と、
前記複数のティアを電気的に相互結合するための手段と、
完全自己充足型システムオンチップ（ＳＯＣ）を与える前記複数の機能を与えるための前記手段と
を備える、モノリシック３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）システム。
［Ｃ１２］
前記複数のティアを電気的に相互結合するための前記手段が、モノリシックティア間ビア（ＭＩＶ）を備える、Ｃ１１に記載の３ＤＩＣシステム。
［Ｃ１３］
前記システムがＲＦトランシーバとして動作する、Ｃ１１に記載の３ＤＩＣシステム。
［Ｃ１４］
３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）システムを実装する方法であって、
前記３ＤＩＣ内の複数のティアを与えることと、
前記複数のティアにわたる複数の機能要素を与えることと、
モノリシックティア間ビア（ＭＩＶ）を使用して前記複数のティアを相互結合することと、
前記３ＤＩＣを用いた完全自己充足型システムオンチップ（ＳＯＣ）を与えることと
を備える方法。
［Ｃ１５］
前記複数のティアを与えることが、同等の水平寸法を有する複数のティアを備える、Ｃ１４に記載の方法。
［Ｃ１６］
前記複数のティアを与えることが、高速動作のために最適化された少なくとも１つのティアを与えることを備える、Ｃ１４に記載の方法。
［Ｃ１７］
前記複数のティアを与えることが、低電流漏れのために最適化された少なくとも１つのティアを与えることを備える、Ｃ１４に記載の方法。
［Ｃ１８］
前記複数の機能要素のうちの異なる機能要素が、前記複数のティアのうちの異なるティアの上に配置される、Ｃ１４に記載の方法。
［Ｃ１９］
前記複数のティアの第１のティアが、前記グループからの第１の機能を最適化するように構成された第１の技術タイプを備える、Ｃ１４に記載の方法。
［Ｃ２０］
前記複数のティアの第２のティアが、前記グループからの第２の機能を最適化するように構成された第２の技術タイプを備える、Ｃ１９に記載の方法。

Claims (20)

  1. 重ねて配置された複数のティアと、
    計算、デジタル処理、アナログ処理、無線周波数（ＲＦ）信号処理、アナログ／混合信号処理、電力管理、センサー、電源、バッテリー、メモリ、デジタル論理、低漏れ、低雑音／高利得、クロック、組合せ論理、および順序論理からなるグループから選択された複数の機能要素と、
    前記複数のティアの間に分散された前記複数の機能要素と、
    前記複数のティアを電気的に結合する複数のモノリシックティア間ビア（ＭＩＶ）と、
    完全自己充足型システムオンチップ（ＳＯＣ）を与える前記複数の機能要素と
    を備える、モノリシック３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）システム。
  2. 前記複数のティアの各々が同等の水平寸法を有する、請求項１に記載の３ＤＩＣシステム。
  3. 前記複数のティアのうちの少なくとも１つのティアが高速動作のために最適化される、請求項１に記載の３ＤＩＣシステム。
  4. 前記複数のティアのうちの少なくとも１つのティアが低電流漏れのために最適化される、請求項１に記載の３ＤＩＣシステム。
  5. 前記複数の機能要素のうちの異なる機能要素が前記複数のティアのうちの異なるティア上に配置される、請求項１に記載の３ＤＩＣシステム。
  6. 前記複数のティアの第１のティアが、前記グループからの第１の機能を最適化するように構成された第１の技術タイプを備える、請求項１に記載の３ＤＩＣシステム。
  7. 前記複数のティアの第２のティアが、前記グループからの第２の機能を最適化するように構成された第２の技術タイプを備える、請求項６に記載の３ＤＩＣシステム。
  8. 前記複数のティアが第３のティアをさらに備える、請求項１に記載の３ＤＩＣシステム。
  9. 前記システムがＲＦトランシーバとして動作する、請求項１に記載の３ＤＩＣシステム。
  10. 前記ＩＣがそこに一体化される、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、およびポータブルデジタルビデオプレーヤからなるグループから選択されたデバイスをさらに備える、請求項１に記載の３ＤＩＣ。
  11. 重ねて配置された複数のティアと、
    計算、デジタル処理、アナログ処理、無線周波数（ＲＦ）信号処理、アナログ／混合信号処理、電力管理、センサー、電源、バッテリー、メモリ、デジタル論理、低漏れ、低雑音／高利得、クロック、組合せ論理、および順序論理からなるグループから選択された複数の機能を与えるための手段と、
    前記複数のティア間に分散された前記複数の機能を与えるための前記手段と、
    前記複数のティアを電気的に相互結合するための手段と、
    完全自己充足型システムオンチップ（ＳＯＣ）を与える前記複数の機能を与えるための前記手段と
    を備える、モノリシック３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）システム。
  12. 前記複数のティアを電気的に相互結合するための前記手段が、モノリシックティア間ビア（ＭＩＶ）を備える、請求項１１に記載の３ＤＩＣシステム。
  13. 前記システムがＲＦトランシーバとして動作する、請求項１１に記載の３ＤＩＣシステム。
  14. ３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）システムを実装する方法であって、
    前記３ＤＩＣ内の複数のティアを与えることと、
    前記複数のティアにわたる複数の機能要素を与えることと、
    モノリシックティア間ビア（ＭＩＶ）を使用して前記複数のティアを相互結合することと、
    前記３ＤＩＣを用いた完全自己充足型システムオンチップ（ＳＯＣ）を与えることと
    を備える方法。
  15. 前記複数のティアを与えることが、同等の水平寸法を有する複数のティアを備える、請求項１４に記載の方法。
  16. 前記複数のティアを与えることが、高速動作のために最適化された少なくとも１つのティアを与えることを備える、請求項１４に記載の方法。
  17. 前記複数のティアを与えることが、低電流漏れのために最適化された少なくとも１つのティアを与えることを備える、請求項１４に記載の方法。
  18. 前記複数の機能要素のうちの異なる機能要素が、前記複数のティアのうちの異なるティアの上に配置される、請求項１４に記載の方法。
  19. 前記複数のティアの第１のティアが、前記グループからの第１の機能を最適化するように構成された第１の技術タイプを備える、請求項１４に記載の方法。
  20. 前記複数のティアの第２のティアが、前記グループからの第２の機能を最適化するように構成された第２の技術タイプを備える、請求項１９に記載の方法。
JP2016527009A 2013-07-16 2014-07-14 モノリシック３次元（３ｄ）集積回路（ｉｃ）（３ｄｉｃ）技術を使用した完全システムオンチップ（ｓｏｃ） Pending JP2016529702A (ja)

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