KR100569590B1 - 고주파 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 고주파 반도체 장치 및 그 제조방법에 관한 것으로, 제 1 웨이퍼에는 비아 콘택 플러그를 포함하는 인덕터를 형성하고, 제 2 웨이퍼에는 다층 배선 구조를 갖는 로직 소자를 형성하고, 제 2 웨이퍼의 로직 소자에 비아 콘택 플러그를 통해 전기적으로 연결되도록 제 1 웨이퍼를 제 2 웨이퍼에 접합하여 고주파 반도체 장치를 제조하므로, 소자가 형성된 기판과 인덕터와의 거리를 충분히 늘리는 것이 용이하여 고주파 반도체 장치의 전기적 특성 및 성능을 향상시킬 수 있다.
구리 인덕터, CIP, RF-CMOS, 버티컬 비아

Description

고주파 반도체 장치 및 그 제조방법{Radio frequency semiconductor device and method of manufacturing the same}
도 1a 내지 도 1g는 본 발명의 실시예에 따른 고주파 반도체 장치의 제조방법을 설명하기 위해 제 1 웨이퍼에 비아 콘택 플러그를 포함하는 인덕터를 형성하는 방법을 설명하기 위한 소자의 단면도;
도 2는 본 발명의 실시예에 따른 고주파 반도체 장치의 제조방법을 설명하기 위해 제 2 웨이퍼에 다층 배선 구조를 갖는 로직 소자를 형성한 소자의 단면도; 및
도 3은 도 1g의 제 1 웨이퍼와 도 2의 제 2 웨이퍼를 접합한 본 발명의 실시예에 따른 고주파 반도체 장치의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
11: 제 1 반도체 기판 12: 대형 수직 비아홀
13: 절연층 14: 포토레지스트층
14P: 포토레지스트 패턴 15: 다마신 패턴
16: 확산 장벽층 17: 시드층
18: 인덕터 19: 비아 콘택 플러그
100: 제 1 웨이퍼 21: 제 2 반도체 기판
22: 소자 분리막 23: PMOS 트랜지스터
24: NMOS 트랜지스터 25 내지 29: 제 1 내지 제 5 금속배선
30: 인덕터 연결 배선 200: 제 2 웨이퍼
본 발명은 고주파 반도체 장치 및 그 제조방법에 관한 것으로, 특히 소자가 형성된 기판과 인덕터와의 거리를 충분히 늘려 기생 캐패시턴스를 최소화할 수 있는 고주파 반도체 장치 및 그 제조방법에 관한 것이다.
정보통신분야의 패러다임 변화에 따라서 시간과 장소에 구애받지 않는 통신방식의 요구가 증대되어 오고 있고, 무선이동통신 분야는 이러한 요구에 가장 적합한 분야로 급속한 발전이 이루어지고 있다. 무선통신의 발달에 따라서 고주파 자원이 필요하게 되었고, 고주파에서 동작하는 재료, 소자 및 회로의 요구가 증대되고 있으며, 이러한 것들은 주파수가 높은 영역에서 사용되므로 RF(Radio Frequency) 부품 및 IC로 분류되고 있다.
RF IC기술은 소자 제작기술, 회로 설계기술 및 고주파 패키지 기술의 조합으로 이루어지며, 각 기술이 균형적으로 발전하여야 만 경쟁력 있는 RF-CMOS소자를 개발할 수 있으며, 가장 중요한 것 중의 하나가 제작 단가의 절감에 관한 연구가 필요하다. 이를 위하여 공정을 단순화하고 안정화하여 공정 단가를 줄이는 저가의 고주파 RF-CMOS 개발이 필요하다. RF-CMOS 또는 Bipolar/BiCMOS 소자의 주 구성요소들은 RF MOSFET, Inductor, Varactor, MIM Capacitor, Resistor로 되어 있으며, 이 중에서 RF-CMOS, Bipolar/BiCMOS 소자 모두 인덕터의 충실도(quality factor; 이하 Q로 칭함)가 낮다는 단점이 있다. 이러한 RF Inductor의 Q값을 높이기 위해서는 소자 형태 이외에 저 저항의 금속을 두껍게 증착하는 방법이 제시되고 있다. Inductor는 감은 회수(turns), 금속배선 폭, 금속배선 두께, 금속배선 사이의 간격, 반경(radius), 모양(shape)에 따라 Q값이 다르게 나타난다.
일반적으로 인덕터 디자인의 가이드 라인(guide line)은 다음과 같다.
1) 금속배선 사이의 간격을 최소화하여야 한다. 이를 통하여 인덕터 지역(area)을 최소화하고 상호 인덕턴스(mutual inductance)를 최대화해서 Q값을 높일 수 있다.
2) 인덕터는 다층 금속배선 구조일 경우 최상층에서 구현되어야 한다. 이는 기판으로의 기생 캐패시턴스를 최소화할 수 있기 때문이다.
3) 가능한 넓고 두꺼운 금속배선을 구현하여야 한다. 즉, 낮은 직렬 저항(series resistance)을 확보해야 한다는 의미이다. 그러나 폭이 너무 커지면 인덕터 지역의 증가를 유발하고, 이는 기생 캐패시턴스를 증가시키고, 기판 손실을 증대시키기 때문에 적정 조건이 도출되어야 한다.
4) 할로우 인덕터(hollow inductor)가 구현되어야 한다. 이를 통해 와상전류 효과(negative mutual coupling)를 감소시킬 수 있기 때문에 내부 직경(inner diameter)이 금속배선 폭의 5배 이상은 되어야 한다.
5) 감는 회수(number of turns)가 증가하면 할수록 인덕터 지역은 증가하고 저항 효과(resistance effect)가 증가하여 기생 캐패시턴스 증가의 원인이 되어 Q값을 떨어뜨리는 원인이 되므로, 감는 회수에 대한 적정 조건이 도출되어야 한다.
상기한 다섯 가지 요구들 외에 디커플링(decoupling) 문제 때문에 인덕터 하부에 트렌치를 삽입하고 절연층 두께를 증가시키거나, 접지판을 삽입하는 연구도 진행되고 있다.
상기한 인덕터 디자인의 가이드 라인과 디커플링 문제를 해결하기 위하여 RF-CMOS 소자와 같은 고주파 반도체 장치의 수동 부품(passive component)인 인덕터는 다마신 공정을 적용하여 형성하고 있다. 그런데, 다마신 공정을 이용한 인덕터 형성방법은 소자와 인덕터와의 거리를 늘리는데 한계가 있고, 이에 따라 기판으로의 기생 캐패시턴스를 최소화하기 어려움이 있다.
한편, 발명이 이루고자 하는 기술적 과제를 논하기에 앞서 본 발명의 구성에 필요한 3차원 집적 기술(3D integration technology)을 간략히 설명하기로 한다.
세계적으로 가속화되는 국제 기술 경쟁으로 인하여 미세전자기기(micro-electronic system)의 소형화를 위한 막대한 연구 노력이 집중되고 있다. 칩 스케일 패키징(chip scale packaging), 플립 칩(flip chip), 다중칩 모듈(multichip module)은 현재 모빌 폰(mobile phone), 핸드-헬드 컴퓨터(hand-held computers), 칩 카드(chip card) 등의 많은 다양한 전자제품군에 통상적인 적용방법이 되고 있다. 미래 전자기기의 응용에는 매우 다양한 기능을 지닌 매우 복잡한 소자가 요구되고 있어서 이러한 상황을 만족시키기 위해서 칩 영역(chip area)이 급격히 증가되고 있다. 이러한 의미는 다기능 소자의 집적으로 인한 수율(yield) 문제, 소자 구현의 복잡성으로 인한 비용 증가 및 기술적인 한계에 직면해 있다. 또한, 미세전자기기의 성능과 다기능성, 신뢰성 등으로 인하여 서브 시스템(sub system)간의 배선(wiring)이 한계에 직면해 있다. 이러한 요인들은 미래 IC 세대의 크리티컬 퍼포먼스 버털넥(critical performance bottleneck)으로 인식이 되고 있다. 3차원 집적 기술(3D integration technology)은 임베디드 시스템 온 칩(embedded SoC) 기술을 대체할 가장 높은 잠재력을 지닌 기술로 기대되고 있다.
따라서, 본 발명에 적용하려 하는 RF-CMOS, Bipolar/SiGe, BiCMOS 소자와 같은 고주파 반도체 장치에 수동 부품(passive component)을 적용하는 가이드 라인의 하나로서 인덕터는 기판으로의 기생 캐패시턴스를 최소화하기 위하여 다층 금속배선 구조일 경우 최상층(top metal layer)에서 구현되어야 하며, 이러한 가이드 라인 이외에 디커플링 문제 때문에 인덕터 하부에 트렌치를 삽입하고 절연층 두께를 증가시키고 있는데, 본 발명은 3차원 집적 기술(3D integration technology)인 CIP(chip scale integrated process)를 이용하여 인덕터 만을 별도의 웨이퍼에 형성하고, 이 웨이퍼를 로직 소자가 구현된 다른 웨이퍼에 접합시키므로, 소자가 형 성된 기판과 인덕터와의 거리를 충분히 늘릴 수 있어, 기생 캐패시턴스를 최소화할 수 있는 고주파 반도체 장치 및 그 제조방법을 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 측면에 따른 고주파 반도체 장치는 제 1 반도체 기판에 관통되는 비아 콘택 플러그를 포함하는 인덕터가 형성된 제 1 웨이퍼; 제 2 반도체 기판에 로직 소자가 형성되며 상부면에 인덕터 연결 배선이 형성된 제 2 웨이퍼; 및 제 1 웨이퍼를 제 2 웨이퍼 상에 접합시켜 비아 콘택 플러그와 인덕터 연결 배선이 전기적으로 연결된 구성을 갖는다.
또한, 상기한 목적을 달성하기 위한 본 발명의 다른 측면에 따른 고주파 반도체 장치 제조방법은 제 1 반도체 기판에 대형 수직 비아홀을 형성하는 단계; 비아홀이 형성된 전체 상부 표면을 따라 절연층을 형성하는 단계; 절연층 상에 포토레지스트층을 형성하고, 패터닝하여 포토레지스트 패턴에 의해 정의되는 비아홀을 포함하는 다마신 패턴을 형성하는 단계; 비아홀 및 다마신 패턴을 포함한 전제 구조 상부의 표면을 따라 확산 장벽층 및 시드층을 순차적으로 형성하는 단계; 비아홀 및 다마신 패턴 내에 도전성 물질을 채워 제 1 반도체 기판의 전면에 비아 콘택 플러그 및 이를 포함하는 인덕터를 형성하는 단계; 백사이드 그라인딩 공정을 실시하고, 이로 인하여 제 1 반도체 기판의 후면에 비아 콘택 플러그의 저면부가 노출되는 제 1 웨이퍼가 제조되는 단계; 제 2 반도체 기판에 다층 금속배선 구조의 로직 소자를 형성하는 단계; 금속배선을 포함한 전체 구조의 상부에 인덕터 연결 배 선을 형성하여 제 2 웨이퍼를 제조하는 단계; 및 제 1 웨이퍼를 제 2 웨이퍼 상부에 접합시키는 단계를 포함한다.
상기에서, 대형 수직 비아홀은 0.5 내지 50㎛의 사이즈와 1 내지 300㎛의 깊이로 형성한다.
제 1 웨이퍼의 비아 콘택 플러그와 상기 제 2 웨이퍼의 인덕터 연결 배선이 전기적으로 연결된다.
접합 공정은 웨이퍼와 웨이퍼 사이에 100 내지 10000mbar의 압력을 가하여 Ar, N2, H2+Ar 또는 H2+N2 가스 분위기에서 1분 내지 2시간 동안 200 내지 500℃의 온도로 열처리한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면상에서 동일 부호는 동일 요소를 지칭한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 RF-CMOS, Bipolar/SiGe, BiCMOS 소자와 같은 고주파 반도체 장치의 제조방법을 설명하기 위해 제 1 웨이퍼에 비아 콘택 플러그를 포함하는 인덕터를 형성하는 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 제 1 반도체 기판(11)의 일부분을 식각하여 대형 수직 비아홀(large vertical via hole; 12)을 형성한다. 대형 수직 비아홀(12)은 CIP를 이용한 고성능 인덕터 구조를 형성하기 위해 본 발명에서 필요한 요소이다. 대형 수직 비아홀(12)의 깊이는 통상적으로 소자가 형성된 기판과 인덕터와의 거리로 인한 기생 캐패시턴스의 발생을 억제할 수 있을 정도의 거리를 고려하여 설정된다. 다시 말해서 대형 수직 비아홀(12)의 깊이는 후에 형성될 인덕터와 새로운 웨이퍼에 형성된 기판과의 거리를 결정하는 요소로 작용하게 된다. 이에 따라, 대형 수직 비아홀(12)은 0.5 내지 50㎛의 사이즈와 1 내지 300㎛의 깊이로 형성한다.
도 1b를 참조하면, 대형 수직 비아홀(12)을 포함한 제 1 반도체 기판(11)의 표면을 따라 절연층(13)을 형성한다. 절연층(13)은 LTO(Low Temperature Oxide)막 HTO(High Temperature Oxide)막으로 형성한다. 절연층(13)을 형성하는 이유는 후속 공정으로 확산 장벽층이나 시드층을 증착할 경우 금속 이온이 제 1 반도체 기판(11)으로 바로 침투하여 문제를 야기시키는 것을 방지하기 위해서이다.
도 1c를 참조하면, 절연층(13)이 형성된 제 1 반도체 기판(11) 상에 인덕터 구조를 형성하기 위한 포토레지스트층(14)을 형성한다. 포토레지스트층(14)의 도포 두께는 인덕터를 이루는 금속배선의 두께를 결정한다.
도 1d를 참조하면, 다마신 공정으로 대형 수직 비아홀(12)이 위치된 부분을 포함한 포토레지스트층(14)의 일부분을 패터닝하여 포토레지스트 패턴(14P)으로 정의되는 다마신 패턴(15)을 형성한다. 다마신 패턴(15)은 구조적으로 대형 수직 비아홀(12)과 연결된다.
도 1e를 참조하면, 대형 수직 비아홀(12) 및 다마신 패턴(15)을 포함한 전제 구조 상부의 표면을 따라 확산 장벽층(16) 및 시드층(17)을 순차적으로 형성한다.
상기에서, 확산 장벽층(16)은 ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, CVD WN, PVD TiAlN, PVD TiSiN, PVD TaSiN, CVD TiAlN, CVD TiSiN, CVD TaSiN 중 어느 하나 또는 이들의 적층시켜 100 내지 400 Å의 두께로 형성한다. 시드층(16)은 Cu, Ag, Au, Ti, Al 등의 금속 중 어느 하나를 PVD법이나, CVD법이나 ALD법이나, 전기 도금법이나 무전해 도금법중 어느 한 방법으로 50 내지 3000 Å의 두께로 형성한다.
도 1f를 참조하면, 대형 수직 비아홀(12) 및 다마신 패턴(15) 내에 도전성 물질을 채우고 화학적 기계적 연마(CMP) 공정을 포토레지스트 패턴(14P)의 상단면이 노출될 때까지 실시하고, 이로 인하여 다마신 패턴(15)에는 인덕터(18)가 형성되고, 대형 수직 비아홀(12)에는 비아 콘택 플러그(19)가 형성된다.
상기에서, 인덕터(18) 및 비아 콘택 플러그(19)를 형성하는 도전성 물질로는 Cu, Al, W 등의 반도체 장치에서 인덕터로 사용되는 모든 물질이 가능하다. 도전성 물질을 채우는 공정은 일반적 도금 공정, 선택적 도금 공정, 일반적 증착 공정, 선택적 증착 공정 등 여러 가지 방법으로 진행할 수 있다.
도 1g를 참조하면, 인덕터(18) 및 비아 콘택 플러그(19)가 형성된 상태에서 백사이드 그라인딩(backside grinding) 공정을 실시하여 비아 콘택 플러그(19)의 저면부가 노출되는 시점까지 반도체 기판(11)의 후면을 갈고, 이로 인하여 반도체 기판(11)의 전면(frontside)에는 비아 콘택 플러그(19)와 연결된 인덕터(18)가 형성되고, 반도체 기판(11)의 후면(backside)에는 비아 콘택 플러그(19)의 저면부가 노출된 상태의 제 1 웨이퍼(100)가 제조된다.
도 2는 본 발명의 실시예에 따른 RF-CMOS, Bipolar/SiGe, BiCMOS 소자와 같은 고주파 반도체 장치의 제조방법을 설명하기 위해 제 2 웨이퍼에 다층 배선 구조를 갖는 로직 소자를 형성한 소자의 단면도이다. 도 2에 도시된 바와 같이, 웰 형성 공정 등이 실시된 제 2 반도체 기판(21)에 소자분리 공정을 실시하여 소자 분리막(22)을 형성하고, 게이트 형성 공정, 소오스/드레인 형성 공정, 콘택 공정 등을 실시하여 PMOS 트랜지스터(23) 및 NMOS 트랜지스터(24)를 형성하고, 다층 금속배선 공정을 실시하여 제 1, 제 2, 제 3, 제 4 및 제 5 금속배선들(25, 26, 27, 28 및 29)을 형성한다. 여기서는 5층 금속배선 구조를 설명하였지만 그 이하 또는 그 이상의 금속배선 구조도 적용할 수 있다. 인덕터를 최상층(top metal layer)에서 구현시키기 위해 최종적으로 인덕터 연결 배선(30)을 형성하고, 이로 인하여 인덕터 만 형성되지 않고 고주파 반도체 장치를 구성하는 로직 소자 등 모든 구성 요소들이 형성된 제 2 웨이퍼(200)가 제조된다.
한편, 제 2 웨이퍼(200)에도 제 1 웨이퍼(100)와 마찬가지로 대형 수직 비아홀을 적용할 수 있는데, 이때 제 1 웨이퍼(100)의 비아 콘택 플러그를 갖는 인덕터 공정을 그대로 적용하여 인덕터 연결 배선(30)과 동시에 형성할 수 있다.
도 3은 도 1g의 제 1 웨이퍼(100)와 도 2의 제 2 웨이퍼(200)를 접합하여 본 발명의 고주파 반도체 장치를 완성한 단면도이다. 고주파 반도체 장치는 제 1 웨이퍼(100)의 비아 콘택 플러그(19)와 제 2 웨이퍼(200)의 인덕터 연결 배선(30)이 전기적으로 연결된 구성을 갖는다. 제 1 웨이퍼(100)와 제 2 웨이퍼(200)의 접합은 Ar 또는 N2 가스나, H2+Ar 또는 H2+N2와 같은 포밍 가스(forming gas) 분위기에서 1분 내지 2시간 동안 200 내지 500 ℃의 온도로 열처리한다. 열처리 동안 웨이퍼와 웨이퍼 사이(wafer to wafer)에 100 내지 10000mbar의 압력을 가한다.
상술한 바와 같이, 본 발명은 웨이퍼 대 웨이퍼 본딩(wafer to wafer bonding) 방법을 이용하여, 인덕터가 형성된 웨이퍼와 로직 소자가 형성된 웨이퍼를 형성하고, CIP로 형성한 대형 수직 비아홀을 형성하여 웨이퍼 대 웨이퍼를 연결하는 3차원 집적 기술(3D integration technology)을 적용하여 RF-CMOS, Bipolar/SiGe, BiCMOS 소자와 같은 고주파 반도체 장치를 형성하므로, 고주파 반도체 장치에서 소자가 형성된 기판과 인덕터와의 거리를 충분히 늘려 기생 캐패시턴스를 최소화할 수 있어 고주파 반도체 장치의 성능을 더욱 향상시킬 수 있다.

Claims (9)

  1. 제 1 반도체 기판에 관통되는 비아 콘택 플러그를 포함하는 인덕터가 형성된 제 1 웨이퍼;
    제 2 반도체 기판에 로직 소자가 형성되며 상부면에 인덕터 연결 배선이 형성된 제 2 웨이퍼; 및
    상기 제 1 웨이퍼를 상기 제 2 웨이퍼 상에 접합시켜 상기 비아 콘택 플러그와 상기 인덕터 연결 배선이 전기적으로 연결된 구성을 갖는 고주파 반도체 장치.
  2. 제 1 반도체 기판에 대형 수직 비아홀을 형성하는 단계;
    상기 비아홀이 형성된 전체 상부 표면을 따라 절연층을 형성하는 단계;
    상기 절연층 상에 포토레지스트층을 형성하고, 패터닝하여 포토레지스트 패턴에 의해 정의되는 상기 비아홀을 포함하는 다마신 패턴을 형성하는 단계;
    상기 비아홀 및 상기 다마신 패턴을 포함한 전제 구조 상부의 표면을 따라 확산 장벽층 및 시드층을 순차적으로 형성하는 단계;
    상기 비아홀 및 상기 다마신 패턴 내에 도전성 물질을 채워 상기 제 1 반도체 기판의 전면에 비아 콘택 플러그 및 이를 포함하는 인덕터를 형성하는 단계;
    백사이드 그라인딩 공정을 실시하고, 이로 인하여 상기 제 1 반도체 기판의 후면에 상기 비아 콘택 플러그의 저면부가 노출되는 제 1 웨이퍼가 제조되는 단계;
    제 2 반도체 기판에 다층 금속배선 구조의 로직 소자를 형성하는 단계;
    상기 금속배선을 포함한 전체 구조의 상부에 인덕터 연결 배선을 형성하여 제 2 웨이퍼를 제조하는 단계; 및
    상기 제 1 웨이퍼를 상기 제 2 웨이퍼 상부에 접합시키는 단계를 포함하는 고주파 반도체 장치 제조방법.
  3. 제 2 항에 있어서, 상기 대형 수직 비아홀은 0.5 내지 50㎛의 사이즈와 1 내지 300㎛의 깊이로 형성하는 고주파 반도체 장치 제조방법.
  4. 제 2 항에 있어서, 상기 절연층은 LTO나 HTO를 이용하여 형성하는 고주파 반도체 장치 제조방법.
  5. 제 2 항에 있어서, 상기 확산 장벽층은 ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, CVD WN, PVD TiAlN, PVD TiSiN, PVD TaSiN, CVD TiAlN, CVD TiSiN, CVD TaSiN 중 어느 하나 또는 이들의 적층시켜 형성하는 고주파 반도체 장치 제조방법.
  6. 제 2 항에 있어서, 상기 시드층은 Cu, Ag, Au, Ti, Al 중 어느 하나를 PVD법이나, CVD법이나 ALD법이나, 전기 도금법이나 무전해 도금법중 어느 한 방법을 사용하여 형성하는 고주파 반도체 장치 제조방법.
  7. 제 2 항에 있어서, 상기 도전성 물질은 Cu, Al, W와 같은 인덕터로 사용되는 물질인 고주파 반도체 장치 제조방법.
  8. 제 2 항에 있어서, 상기 제 1 웨이퍼의 비아 콘택 플러그와 상기 제 2 웨이퍼의 인덕터 연결 배선이 전기적으로 연결되는 고주파 반도체 장치 제조방법.
  9. 제 2 항에 있어서, 상기 접합 공정은 웨이퍼와 웨이퍼 사이에 100 내지 10000mbar의 압력을 가하여 Ar, N2, H2+Ar 또는 H2+N2 가스 분위기에서 1분 내지 2시간 동안 200 내지 500℃의 온도로 열처리하는 고주파 반도체 장치 제조방법.
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