JP2010067916A - 集積回路装置 - Google Patents

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Abstract

【課題】能動素子用の基板と受動素子用の基板とを接続した集積回路装置において、重ね合わせ精度の要求緩和、素子形成領域の有効活用等を可能とする。
【解決手段】集積回路装置１００は、第１基板５１と第２基板３１とを備える。第１基板５１は半導体基板からなり、第１基板５１における一方の面に能動素子部５２が形成されると共に、能動素子部５２に電気的に接続され且つ第１基板５１を貫通する第１貫通電極５７が形成されている。第２基板３１における一方の面にスパイラルインダクタ３３等の受動素子が形成されると共に、スパイラルインダクタ３３等の受動素子に電気的に接続され且つ第２基板３１を貫通する第２貫通電極３７が形成されている。第１基板５１における他方の面と、第２基板３１における他方の面とが対向するように配置され、第１貫通電極５７と、第２貫通電極３７とが電気的に接続されている。
【選択図】図１

Description

本発明は、三次元的に積層された複数の半導体チップを有する半導体集積回路装置に関するものである。
半導体基板上に、トランジスタ等の能動素子と、抵抗、キャパシタ、インダクタ等の受動素子とを集積化し、アンプ、フィルタ等の回路を形成したモノリシックＩＣは、生産コストを低くできる、消費電力を低減できる、小型化できる等の理由から、ワンチップ化が進んでいる。
しかしながら、半導体基板上にインダクタを形成する場合、インダクタを構成する導電体と半導体基板との間に寄生容量及び寄生抵抗（渦電流損）が生じるという問題がある。したがって、Ｑ値の高いインダクタを得るためには、寄生容量及び寄生抵抗を低減する必要がある。
寄生容量及び寄生抵抗を低減する方法としては、トランジスタ等の能動素子と、抵抗、キャパシタ、インダクタ等の受動素子とをそれぞれ別の基板に作製し、両基板を接続することが提案されている。これにより、インダクタと半導体基板との距離を遠くすることができ、その結果、寄生容量及び寄生抵抗を低減することができる。
また、近年、集積回路が搭載された複数の半導体チップを高密度に実装し、高機能なシステムを短期間で実現するシステム・イン・パッケージ技術が注目されており、各社から多様な実装構造が提案されている。特に、複数の半導体チップを三次元的に積層することにより大幅な小型化を実現できる積層型パッケージの開発が盛んに進められている。
複数の半導体チップを三次元的に積層してパッケージングする方法としては、ワイヤボンディングを用いた方法が主流である。しかし、配線長の長さが高速伝送に対してボトルネックとなり、また、ボンディングエリアの確保が小型、薄型化に対してボトルネックとなることが予想されている。そのため、ワイヤボンディングに替わる方法として、貫通電極を用いた最短長配線により、チップ間を三次元接続する方法が提案されている。
特許第４００５７６２号 特許第３３８１６０１号
以上に説明した、従来の構造によると、能動素子用の半導体基板と受動素子との距離を、受動素子用の基板の厚さ以上にすることができるため、受動素子に対する半導体基板の影響を十分に低減することが可能ではある。しかしながら、能動素子用の半導体基板における能動素子が形成された面側に、受動素子が形成された基板との接続部分（パッド）が形成されている。このため、パッドの領域を確保する必要があると共に、接続のための重ね合わせマージンも必要である。その結果、素子形成領域を有効活用できず、チップサイズの縮小にも限界がある。この点の解決が課題となっている。
以上に鑑み、本発明の目的は、能動素子が形成された半導体基板と受動素子が形成された基板とを接続した集積回路装置において、素子形成領域を有効活用することが可能な集積回路装置を提供することである。
前記の目的を達成するため、本発明の集積回路装置は、第１基板と第２基板とを備え、第１基板は半導体基板からなり、第１基板における一方の面に能動素子が形成されると共に、能動素子に電気的に接続され且つ第１基板を貫通する第１貫通電極が形成され、第２基板における一方の面に受動素子が形成されると共に、受動素子に電気的に接続され且つ第２基板を貫通する第２貫通電極が形成され、第１基板における他方の面と、第２基板における他方の面とが対向するように配置され、第１貫通電極と、第２貫通電極とが電気的に接続されている。
本発明の集積回路装置によると、第１基板と第２基板とが互いに素子形成面（能動素子、受動素子が形成されている側の面）とは逆の面（裏面）を向かい合わせるように配置されている。
このため、従来の構成と同様に、第１基板と、第２基板に形成された受動素子との距離を少なくとも第２基板の厚さとすることができ、受動素子に対する第１基板の影響を十分に低減することができる。また、第１基板に形成された能動素子と、第２基板に形成された受動素子との距離については、少なくとも、第１基板の厚さと第２基板の厚さとの合計とすることができる。これにより、従来よりも第１基板の厚さだけ素子間距離（受動素子と能動素子との距離）が増加しており、受動素子が発する磁場の能動素子に対する影響を従来よりも更に低減することができる。
更に、素子形成面において、第１基板の能動素子と第２基板の受動素子との電気的な接続のために占められるのは、貫通電極を設けるために最低限必要な領域のみである。このため、素子形成面に電極パッドを設けることが必要であった従来の構成に比べて、素子形成面を有効に活用できる。これは、装置の小型化に有利である。
尚、第１基板における他方の面上及び第２基板における他方の面上のうちの少なくとも一方に裏面電極を備え、第１貫通電極と第２貫通電極とは、裏面電極を介して電気的に接続されていることが好ましい。
つまり、第１基板の側に裏面電極が形成されて第２貫通電極と電気的に接続されているか、第２基板の側に裏面電極が形成されて第１貫通電極と電気的に接続されているか、第１基板及び第２基板の両方にそれぞれ裏面電極が形成されて裏面電極同士が電気的に接続されているか、のいずれかである。
裏面電極は、第１基板の裏面に露出する部分の第１貫通電極、第２基板の裏面に露出する部分の第２貫通電極に比べて大きくすることができる。このような裏面電極を設けると、第１貫通電極と第２貫通電極との電気的接続に関し、要求される重ね合わせ精度を低減することができる。この際、裏面電極は基板の裏面に設けられるのであるから、素子形成面を占有して装置の縮小を妨げることもない。
また、受動素子は、インダクタであることが好ましい。
第２基板に設けられる受動素子がインダクタである場合、特にスパイラルインダクタである場合に、能動素子及び第１基板と受動素子との距離を増加させる効果が顕著になる。
また、インダクタは、Ｃｕ、Ａｕ、Ａｇ及びＡｌの少なくとも一つを含む導電材料からなることが好ましい。
また、第２基板は、半導体基板であることが好ましい。更に、第２基板の抵抗率は、第１基板の抵抗率よりも高いことが好ましい。具体的な半導体基板の例としては、高抵抗のＳｉ基板、ＧａＡｓ基板等が挙げられる。
また、第２基板は、絶縁基板であることも好ましい。
具体的な絶縁基板の例としては、ポリイミド、ＢＣＢ（ベンゾシクロブタン）、エポキシ等の絶縁性樹脂基板（有機絶縁基板）を挙げることができる。更に、石英基板、セラミック基板等を用いても良い。
また、第１基板と第２基板とは、バンプを介して電気的に接続されていることが好ましい。
このような構成を取ると、第１基板と第２基板とが更に離れることになり、受動素子が発する磁場の能動素子に対する影響を更に低減することができる。
また、第１貫通電極及び第２貫通電極について、いずれも、第１基板及び第２基板に形成された接続孔に導電体を埋め込むことにより形成されたものを用いることができる。
本発明によると、第１基板と第２基板とが裏面同士を対向させて電気的に接続されるため、素子形成面を有効に活用できる。更に、受動素子と能動素子との距離を大きくすることができ、受動素子の発する磁場が能動素子に及ぼす影響を小さくすることができる。特に高周波領域において、第１基板と受動素子との距離を充分に取ることにより寄生キャパシタンスを最小化し、集積回路装置の性能を向上することができる。
（第１の実施形態）
以下、第１の実施形態に係る集積回路装置について、図面を参照しながら説明する。
図１は、本実施形態の集積回路装置１００の要部断面を示す図である。集積回路装置１００は、一方の基板（第１基板５１）上にＭＯＳ（Metal Oxide Semiconductor）トランジスタ等の能動素子部５２を形成すると共に、他方の基板（第２基板３１）にスパイラルインダクタ３３等の受動素子を形成し、両基板を接続して形成したモノリシックＩＣである。尚、能動素子部としては、ＭＯＳ以外にも、バイポーラトランジスタ、ダイオード等があり、また、受動素子としては、スパイラルインダクタ以外にも抵抗、キャパシタ等がある。
能動素子用である第１基板５１は、ｎ型又はｐ型のシリコン基板であり、その一方の面（素子形成面、図１では上側の面）上に能動素子部５２が設けられている。また、第１基板５１には、スルーホール（接続孔）５５内に絶縁膜５６を介して第１貫通電極５７が形成されている。能動素子部５２と第１貫通電極５７とは、配線７１及び絶縁膜７２を含む多層配線層７０を介して電気的に接続されている。
また、受動素子用である第２基板３１は、抵抗率の高い（言い換えると絶縁性の高い）真性シリコン基板（不純物をほとんど含まない高抵抗シリコン基板）である。このような第２基板３１の一方の面（素子形成面、図１では下側の面）の上に、絶縁膜３２を介してスパイラルインダクタ３３が形成されている。スパイラルインダクタ３３の平面構成を図２に示す。スパイラルインダクタ３３の両端には端子３４が設けられている。
スパイラルインダクタ３３の端子３４の直下には、第２基板３１を貫通するスルーホール（接続孔）３５内に絶縁膜３６を介して第２貫通電極３７が形成されている。更に、第２基板３１における素子形成面とは反対の面（裏面）に、第２貫通電極３７と接続された裏面電極４１が形成されている。スパイラルインダクタ３３の端子３４と裏面電極４１とは、第２貫通電極３７を介して電気的に接続されていることになる。
第１基板５１と第２基板３１とは裏面同士を対向させる配置であり、第１基板５１の裏面に露出した部分の第１貫通電極５７と、第２基板３１の裏面に設けられた裏面電極４１とがバンプ５４によって接続されている。このため、第１基板５１の能動素子部５２と、第２基板３１のスパイラルインダクタ３３とは電気的に接続されている。
尚、スパイラルインダクタ３３は電解メッキ法により形成され、本実施形態の例では、Ｃｕからなるシード層３３ａ上に、Ｃｕ膜３３ｂが形成された構成を有する。また、スパイラルインダクタ３３は、この例では配線幅が８μｍ、配線間のスペースが２μｍ、厚さ５μｍであり、５００μｍ角の領域に形成されている。
次に、図１及び図２に示した集積回路装置１００（モノリシックＩＣ）の製造方法について説明する。始めに、受動素子用の第２基板３１にスパイラルインダクタ３３等を形成する工程について、図３（ａ）〜（ｅ）及び図４（ａ）〜（ｄ）を参照して説明する。
まず、図３（ａ）に示す通り、高抵抗シリコン基板である第２基板３１に、深さ５０〜３００μｍ、直径２０〜５０μｍの接続孔３５を形成する。続いて、接続孔３５内及び第２基板３１上を覆うように絶縁膜３６を形成し、更に、絶縁膜３６上を覆うように金属膜３７ａを形成する。
次に、図３（ｂ）に示すように、ＣＭＰ（Chemical Mechanical Polishing ）法を用い、接続孔３５の外に形成されている部分の金属膜３７ａ及び絶縁膜３６を除去し、接続孔３５内には残す。このように接続孔３５内に残された金属膜３７ａは、第２貫通電極３７となる。
次に、図３（ｃ）に示す工程を行なう。ここでは、第２貫通電極３７上を含む第２基板３１上を覆うように絶縁膜３２を形成した後、第２貫通電極３７及びその周囲上の部分の絶縁膜３２を選択的に除去して第２貫通電極３７を露出させる。
続いて、スパイラルインダクタ３３となる金属膜を以下のようにして形成する。ここでは、電解メッキ法を用いる。
まず、図３（ｄ）に示すように、絶縁膜３２、第２貫通電極３７等の下地を覆うように、無電解メッキ法によりシード層３３ａ（給電部）となるＣｕ層を０．１μｍ程度の厚さに成膜する。この際、下地に対するシード層３３ａの密着性を向上するために、下地を覆うバリア層を形成した後、該バリア層上にシード層３３ａを形成するようにしても良い。バリア層としては、Ｃｒ、Ｎｉ、Ｐｔ等を用いることができる。続いて、シード層３３ａ上に、レジスト３８をパターン形成する。レジスト３８は、図２に示すスパイラルインダクタ３３（端子３４を含む）を形成するための平面パターンとする。
次に、図３（ｅ）に示すように、メッキ液に浸してシード層３３ａとメッキ液との間に電界を印加することにより、シード層３３ａ上にＣｕ膜３３ｂを形成する。この際、レジスト３８が形成されている部分にはＣｕ膜３３ｂは形成されないため、Ｃｕ膜３３ｂはレジスト３８のパターン間に露出している部分のシード層３３ａ上に選択的に形成される。この際、同じＣｕ膜として端子３４も形成される。
次に、図４（ａ）に示すように、レジスト３８を剥離液によって剥離し、更にシード層３３ａをウェットエッチングにより除去する。この際、Ｃｕ膜３３ｂについても多少のエッチングを受けることがあるが、そのような場合には、あらかじめＣｕ膜３３ｂの幅及び厚さを大きめに設定しておけばよい。このようにして、シード層３３ａ及びＣｕ膜３３ｂからなるスパイラルインダクタ３３が形成される。
次に、図４（ｂ）に示すように、スパイラルインダクタ３３を覆うように第２基板３１上にパッシベーション膜３９を形成する。
次に、第２基板３１を裏面（スパイラルインダクタ３３が形成されているのと反対側の面）側から研磨し、第２貫通電極３７を露出させる。この際、研磨の条件等により、図４（ｃ）のように第２貫通電極３７を覆う絶縁膜３６が残っていても良いし、絶縁膜３６が除去されて実際に第２貫通電極３７が露出していても良い。この違いによる影響は無視しうるものである。
その後、図４（ｄ）に示すように第２貫通電極３７に対応するよう、裏面電極４１を形成するためには、先に露出させた第２貫通電極３７を含む第２基板３１の裏面全面を覆うように絶縁膜４０を形成した後、研磨を行なって第２貫通電極３７を露出させる。更に、第２基板３１の裏面にアルミニウム等の金属を成膜した後、フォトリソグラフィ技術によってパターン化し、第２貫通電極３７と接続された裏面電極４１を形成する。この際、裏面電極４１同士が互いに接触することのない大きさ及び形状に形成する。
尚、ここでは、第２基板３１の表面パターンを基準として第２基板３１の裏面マスクパターンを形成する両面アライメント法を用いている。また、裏面電極４１の材料としては、アルミニウムの他に、銅、金等を用いることもできる。
続いて、能動素子用の基板である第１基板５１に第１貫通電極５７等を形成する工程について、図５（ａ）〜（ｄ）及び図６（ａ）〜（ｄ）を参照して説明する。
図５（ａ）に示すように、能動素子用の基板である第１基板５１に、所定の能動素子部５２を形成し、更に該能動素子部５２を覆うように絶縁膜５３を形成する。
次に、図５（ｂ）に示すように、第１基板５１及び絶縁膜５３に対し、深さ５０μｍ〜３００μｍ、直径２０〜５０μｍの接続孔５５を形成し、その内側を含む第１基板５１上の全面に絶縁膜５６を形成する。更に、接続孔５５内を含む絶縁膜５６上の全面に金属膜５７ａを形成する。
次に、図５（ｃ）に示すように、ＣＭＰ法を用いて、接続孔５５の外に形成されている部分の金属膜５７ａ及び絶縁膜５６を除去し、接続孔５５内には残す。このように接続孔５５内に残された金属膜５７ａは、第１貫通電極５７となる。
次に、図５（ｄ）に示すように、絶縁膜５３に対して能動素子部５２に接続するための接続孔５８を形成する。更に、図６（ａ）に示すように、接続孔５８内を埋め込み且つ絶縁膜５３上を覆うように、金属膜５９ａを形成する。
次に、図６（ｂ）に示すように、ＣＭＰ法を用いて接続孔５８の外に形成されている部分の金属膜５９ａを除去し、接続孔５８内には残す。接続孔５８内の金属膜５９ａは、能動素子部５２に対する電気的接続を得るためのコンタクトプラグ５９となる。
次に、図６（ｃ）に示すように、複数層の配線７１及び絶縁膜７２を含む多層配線層７０を形成する。多層配線層７０により、能動素子部５２と第１貫通電極５７とは電気的に接続される。
次に、図６（ｄ）に示すように、第１基板５１を裏面（能動素子部５２が形成されているのと反対側の面）側から研磨し、第１貫通電極５７を露出させる。その後、第１基板５１の裏面全面に絶縁膜６１を形成し、研磨を行なって第１貫通電極５７を露出させる。更に、第１基板５１の裏面において、第１貫通電極５７の露出部分にハンダを用いたバンプ５４を形成する。
以上により、能動素子用の第１基板５１及び受動素子用の第２基板３１について、個別の工程が完了する。この後、第１基板５１と第２基板３１とを組み合わせて集積回路装置１００を得る。
このためには、第１基板５１と第２基板３１とを互いに裏面同士が対向するように配置し、位置合わせを行なう。このとき、スプリットミラーを利用して、接続面の画像を重ね合わせ処理することにより正確にＸＹθの位置合わせを行なう。更に、第１基板５１の第１貫通電極５７上に形成されたバンプ５４を、第２基板３１に形成された裏面電極４１に対して圧着接続する。これにより、図１及び図２に示すモノリシックＩＣである集積回路装置１００が完成する。
このように、本実施形態の集積回路装置１００において、第１基板５１及び第２基板３１の素子形成面と逆側の面同士を対向させて電気的な接続を行なう。このため、大きな接続部分を確保することが可能であり、接続時に要求される重ね合わせ精度は比較的低い。このとき、素子形成面については第１貫通電極５７又は第２貫通電極３７を設けるために必要な最低限の面積が必要とされるのみであり、素子形成面の有効活用が可能となっている。
また、受動素子（スパイラルインダクタ３３等）と能動素子（能動素子部５２）との距離を、少なくとも、能動素子用の第１基板５１の厚さと受動素子用の第２基板３１の厚さとの合計とすることができる。更に、図１に示す通り、裏面電極４１、バンプ５４等の厚さも能動素子と受動素子との距離として加わる。このように、能動素子と受動素子との距離が、能動素子用の第１基板５１の厚さに相当するだけ従来の構造に比べて増加している。この結果、受動素子が発する磁場が能動素子に与える影響を従来構造よりも低減することができる。
更に、高周波領域において、能動素子部５２の形成された第１基板５１と、スパイラルインダクタ３３との距離を十分に取ることにより、第１基板５１とスパイラルインダクタ３３とによって生じる寄生キャパシタンスを最小化することができる。このことからも、集積回路装置１００の性能をさらに向上させることができる。
一方、高周波領域で動作するデバイスでは、バンプ５４及び裏面電極４１と、能動素子用の第１基板５１との間の容量をできるだけ小さくすることが望ましい。このため、バンプ５４や裏面電極４１の大きさを必要以上に大きくすることは避けるべきである。
尚、上述した例の場合、バンプ５４を能動素子用の第１基板５１側に形成したが、受動素子用の第２基板３１側に形成しても良い。更に、第１基板５１及び第２基板３１の両方に形成するようにしてもよい。また、別の接続方法として、樹脂接着剤が塗布された基板にバンプ付き基板を押圧することで接続する方法も提案されている（例えば、特許文献２）。
また、上述した例の場合、裏面電極４１を受動素子用の第２基板３１側に形成したが、図７に示すように、能動素子用の第１基板５１側に形成してもよい。図７は、裏面電極４１が第１基板５１側に形成されている点を除いて図１と同様である。
また、上述したのと同様の手法により、図８に示すように貫通電極及びバンプによって複数の基板を積層することが可能である。つまり、第３基板７５を用い、第１基板５１と同様に能動素子、貫通電極、多層配線層等を形成して、その裏面側に露出した部分の貫通電極を第１基板の多層配線層７０に対して接続する。
また、上述した例の場合、スパイラルインダクタ３３の端子３４に対応した位置に第２貫通電極３７が配置されているが、これには限らない。図９に示すように、第２貫通電極３７から端子３４まで延びる配線８０を形成することにより、第２貫通電極３７と異なる位置に端子３４を配置する構成であっても良い。但し、図９では、受動素子用の第２基板３１が上側になっている。尚、配線８０はシード層８０ａ及びＣｕ膜８０ｂからなり、スパイラルインダクタ３３と同様にメッキにより形成する。また、配線８０を覆うように絶縁膜８１が形成されている。
このようにすると、裏面電極４１を図１の場合よりも大きくすることができる。つまり、図１の構成の場合、裏面電極４１の大きさは、スパイラルインダクタ３３の両端に設けられている端子３４間の距離に依存する。これに対し、図９の場合、そのような制限は無い。このように裏面電極４１を大きくすることができると、第１基板５１と第２基板３１との重ね合わせマージンが増すことになる。更に、スパイラルインダクタ３３自体の領域が小さい場合にも、本実施形態の構造を適用することができる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る集積回路装置について、図面を参照しながら説明する。図１０は、本実施形態の集積回路装置１０１の要部断面を示す図である。集積回路装置１０１は、第１の実施形態の場合には第１基板５１及び第２基板３１のどちらか一方のみに裏面電極が備えられていたのに対し、両方の基板にそれぞれ裏面電極４１、６２を備えている。この場合、貫通電極上にバンプを形成する構成に比べ、位置合わせ等についての精度の要求が緩和される。また、裏面電極をパッドとして使用することもできる。
尚、図１では受動素子用の第２基板３１を下に、能動素子用の第１基板５１を上に示しているのに対し、図１０ではその逆に第１基板５１を下に、第２基板３１を上に示している。
次に、図１０に示す集積回路装置１０１の製造方法について説明する。ここで、受動素子用の第２基板３１にスパイラルインダクタ３３等を形成する工程については、第１の実施形態にて説明したのと同様であるから、ここでは省略する。
能動素子用の第１基板５１に第１貫通電極５７等を形成する工程について、図１１（ａ）〜（ｅ）及び図１２（ａ）〜（ｄ）を参照して説明する。
始めに、図１１（ａ）に示すように、能動素子用の基板である第１基板５１に、所定の能動素子部５２を形成し、更に該能動素子部５２を覆うように絶縁膜５３を形成する。次に、図１１（ｂ）に示すように、第１基板５１及び絶縁膜５３に対し、深さ５０μｍ〜３００μｍ、直径２０〜５０μｍの接続孔５５を形成し、その内側を含む第１基板５１上の全面に絶縁膜５６を形成する。更に、接続孔５５内を含む絶縁膜５６上の全面に金属膜５７ａを形成する。
次に、図１１（ｃ）に示すように、ＣＭＰ法を用いて、接続孔５５の外に形成されている部分の金属膜５７ａ及び絶縁膜５６を除去し、接続孔５５内には残す。このように接続孔５５内に残された金属膜５７ａは、第１貫通電極５７となる。
次に、図１１（ｄ）に示すように、絶縁膜５３に対して能動素子部５２に接続するための接続孔５８を形成する。更に、図１１（ｅ）に示すように、接続孔５８内を埋め込み且つ絶縁膜５３上を覆うように、金属膜５９ａを形成する。
次に、図１２（ａ）に示すように、ＣＭＰ法を用いて接続孔５８の外に形成されている部分の金属膜５９ａを除去し、接続孔５８内には残す。接続孔５８内の金属膜５９ａは、能動素子部５２に対する電気的接続を得るためのコンタクトプラグ５９となる。
次に、図１２（ｂ）に示すように、多層配線層７０を形成する。多層配線層７０により、能動素子部５２と第１貫通電極５７とは電気的に接続される。更に、多層配線層７０を覆うように、パッシベーション膜６０を形成する。
次に、図１２（ｃ）に示すように、第１基板５１を裏面側から研磨し、第１貫通電極５７を露出させる。その後、第１基板５１の裏面全面に絶縁膜６１を形成し、研磨を行なって第１貫通電極５７の裏面を露出させる。更に、第１貫通電極５７及び絶縁膜６１を覆うように裏面全面にアルミニウム等の金属膜を成膜した後、フォトリソグラフィ法によりパターン化して裏面電極６２を形成する。
尚、ここでは、シリコン基板である第１基板５１の表面パターンを基準として第１基板５１の裏面マスクパターンを形成する両面アライメント法を用いている。
また、ここでは裏面電極６２の材料としてアルミニウムを用いる例を示しているが、銅、金等の他の材料であっても良い。
また、裏面電極４１及び裏面電極６２の大きさによっては、第１基板５１と第２基板３１との位置合わせがずれた場合に、例えば隣り合う裏面電極６２同士が裏面電極４１によって電気的に接続される（ショートする）可能性がある。よって、このようなことを避けることできる大きさ及び形状に裏面電極４１及び裏面電極６２を形成する。
裏面電極６２を形成した後、その上に、ハンダを用いたバンプ５４を形成する。以上により、能動素子用の第１基板５１に対する製造工程が完了する。
この後、第１基板５１と第２基板３１とを互いに裏面同士が対向するように配置し、第１の実施形態の場合と同様に位置合わせを行なう。更に、第１基板５１の裏面電極６２上に形成されたバンプを第２基板３１に形成された裏面電極４１に対して圧着接続する。これにより、モノリシックＩＣである集積回路装置１０１が完成する。
本実施形態の集積回路装置１０１においても、第１基板５１及び第２基板３１を裏面同士が対向するように電気的接続を行なう。このため、第１の実施形態の場合と同様の効果が得られる。つまり、両基板の接続時に要求される重ね合わせ精度は比較的低く、また、素子形成面の有効活用が可能である。また、受動素子が発する磁場が能動素子に与える影響を従来構造よりも低減することができる。
更に、高周波領域において、第１基板５１とスパイラルインダクタ３３との距離を充分に取ることができ、寄生キャパシタンスを最小化できること、バンプ及び裏面電極と第１基板５１との間の容量を小さくするために、バンプ及び裏面電極を必要以上に大きくするのは避けるべきであること等についても、第１の実施形態の場合と同様である。
尚、以上の例において、バンプ５４については能動素子用の第１基板５１側に形成したが、受動素子用の第２基板３１側に形成しても良いし、更には両基板にそれぞれ形成するようにしても良い。また、本実施形態の場合にも、樹脂接着剤を用いる特許文献２のような接続方法を取ることもできる。更に、図９に示すように第２貫通電極３７から端子３４まで延びる配線を設けることにより、第２貫通電極３７と異なる位置に端子３４を配置する構造とすることもできる。
また、裏面電極６２をパッドとしても用いる一例として、図１３に集積回路装置１０２を示す。図１０の集積回路装置１０１の場合には第１基板５１と第２基板３１とが同じ寸法（図としては、同じ幅）を有しているのに対し、集積回路装置１０２では、第１基板５１は第２基板３１よりも大きい。第２基板３１よりも突き出している部分の第１基板５１には、第２基板３１に対する接続を行なうための第１貫通電極５７とは別の第１貫通電極５７及び裏面電極６２が備えられ、集積回路装置１０２を他の装置と電気的に接続するためのパッドとして用いることが可能となっている。
また、第１及び第２の実施形態においては、四角形のスパイラル形状を有するインダクタで説明したが、これには限定されず、三角形、五角形以上の多角形、円形等であってもよい。更に、インダクタの製造方法としてデュアルダマシン法を説明したが、これに限定されるものではなく、他の形成方法でも良い。また、第１及び第２の実施形態において、バンプのみで第１基板５１と第２基板３１とを接続しているが、絶縁性接着剤を基板間に充填することで強度を高めることが可能である。更に、第１、第２の実施形態において、また、スパイラルインダクタ３３のターン数等の細かな点について、本願の趣旨及び範囲に含まれる変更を加えることができる。
以上説明したように、本発明は、能動素子が形成された基板と受動素子が形成された基板とを適当な手段によって接続した集積回路装置において、高い重ね合わせ精度を要求されないこと、表面のデバイス形成領域を有効活用できること等の利点があり、三次元的に積層された複数のチップを有する集積回路装置に有用である。
図１は、本発明の第１の実施形態に係る集積回路装置の一例について、要部の断面を模式的に示した図である。 図２は、本発明の第１の実施形態に係る集積回路装置の一例について、受動素子の平面構成を模式的に示す図である。 図３（ａ）〜（ｅ）は、図１の集積回路装置のうちの受動素子用の基板にインダクタ等を形成する工程を示す図である。 図４（ａ）〜（ｄ）は、図３（ｅ）に続き、図１の集積回路装置のうちの受動素子用の基板にインダクタ等を形成する工程を示す図である。 図５（ａ）〜（ｄ）は、図１の集積回路装置のうちの能動素子用の基板に能動素子等を形成する工程を示す図である。 図６（ａ）〜（ｄ）は、図５（ｄ）に続き、図１の集積回路装置のうちの能動素子用の基板に能動素子等を形成する工程を示す図である。 図７は、図１は、本発明の第１の実施形態に係る集積回路装置の別の一例について、要部の断面を模式的に示した図である。 図８は、図１は、本発明の第１の実施形態に係る集積回路装置の更に別の一例について、要部の断面を模式的に示した図である。 図９は、図１は、本発明の第１の実施形態に係る集積回路装置の更に別の一例について、要部の断面を模式的に示した図である。 図１０は、本発明の第２の実施形態に係る集積回路装置の一例について、要部の断面を模式的に示した図である。 図１１（ａ）〜（ｅ）は、図１０の集積回路装置のうちの能動素子用の基板に能動素子等を形成する工程を示す図である。 図１２（ａ）〜（ｄ）は、図１１（ｅ）に続き、図１０の集積回路装置のうちの能動素子用の基板に能動素子等を形成する工程を示す図である。 図１３は、本発明の第２の実施形態に係る集積回路装置の別の一例について、要部の断面を模式的に示したものである。
符号の説明
３１ 第２基板
３２ 絶縁膜
３３ スパイラルインダクタ
３３ａ シード層
３３ｂ Ｃｕ膜
３４ 端子
３５ 接続孔
３６ 絶縁膜
３７ 第２貫通電極
３７ａ 金属膜
３８ レジスト
３９ パッシベーション膜
４０ 絶縁膜
４１ 裏面電極
５１ 第１基板
５２ 能動素子部
５３ 絶縁膜
５４ バンプ
５５ 接続孔
５６ 絶縁膜
５７ 第１貫通電極
５７ａ 金属膜
５８ 接続孔
５９ コンタクトプラグ
５９ａ 金属膜
６０ パッシベーション膜
６１ 絶縁膜
６２ 裏面電極
７０ 多層配線層
７１ 配線
７２ 絶縁膜
７５ 第３基板
８０ 配線
８０ａ シード層
８０ｂ Ｃｕ膜
８１ 絶縁膜
１００ 集積回路装置
１０１ 集積回路装置
１０２ 集積回路装置

Claims (8)

  1. 第１基板と第２基板とを備え、
    前記第１基板は半導体基板からなり、
    前記第１基板における一方の面に能動素子が形成されると共に、前記能動素子に電気的に接続され且つ前記第１基板を貫通する第１貫通電極が形成され、
    前記第２基板における一方の面に受動素子が形成されると共に、前記受動素子に電気的に接続され且つ前記第２基板を貫通する第２貫通電極が形成され、
    前記第１基板における他方の面と、前記第２基板における他方の面とが対向するように配置され、
    前記第１貫通電極と、前記第２貫通電極とが電気的に接続されていることを特徴とする集積回路装置。
  2. 請求項１において、
    前記第１基板における前記他方の面上及び前記第２基板における前記他方の面上のうちの少なくとも一方に裏面電極を備え、
    前記第１貫通電極と前記第２貫通電極とは、前記裏面電極を介して電気的に接続されていることを特徴とする集積回路装置。
  3. 請求項１又は２において、
    前記受動素子は、インダクタであることを特徴とする集積回路装置。
  4. 請求項３において、
    前記インダクタは、Ｃｕ、Ａｕ、Ａｇ及びＡｌの少なくとも一つを含む導電材料からなることを特徴とする集積回路装置。
  5. 請求項１〜４のいずれか一つにおいて、
    前記第２基板は、半導体基板であることを特徴とする集積回路装置。
  6. 請求項５において、
    前記第２基板の抵抗率は、前記第１基板の抵抗率よりも高いことを特徴とする集積回路装置。
  7. 請求項１〜４のいずれか一つにおいて、
    前記第２基板は、絶縁基板であることを特徴とする集積回路装置。
  8. 請求項１〜７のいずれか一つにおいて、
    前記第１基板と前記第２基板とは、バンプを介して電気的に接続されていることを特徴とする集積回路装置。
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