KR101850121B1 - 용장성 실리콘 관통 비아를 구비한 반도체 칩 및 그 제조방법 - Google Patents

용장성 실리콘 관통 비아를 구비한 반도체 칩 및 그 제조방법 Download PDF

Info

Publication number
KR101850121B1
KR101850121B1 KR1020137007011A KR20137007011A KR101850121B1 KR 101850121 B1 KR101850121 B1 KR 101850121B1 KR 1020137007011 A KR1020137007011 A KR 1020137007011A KR 20137007011 A KR20137007011 A KR 20137007011A KR 101850121 B1 KR101850121 B1 KR 101850121B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
conductive
conductor
conductive vias
layer
Prior art date
Application number
KR1020137007011A
Other languages
English (en)
Other versions
KR20130097766A (ko
Inventor
브라이언 블랙
마이클 제트. 수
자말 레파이-아메드
조 시겔
세트 프리진
Original Assignee
어드밴스드 마이크로 디바이시즈, 인코포레이티드
에이티아이 테크놀로지스 유엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어드밴스드 마이크로 디바이시즈, 인코포레이티드, 에이티아이 테크놀로지스 유엘씨 filed Critical 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Publication of KR20130097766A publication Critical patent/KR20130097766A/ko
Application granted granted Critical
Publication of KR101850121B1 publication Critical patent/KR101850121B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H01L2224/05095—Disposition of the additional element of a plurality of vias at the periphery of the internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05169—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05669—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

도전성 비아들을 구비한 반도체 칩과 이를 제조하기 위한 방법이 제공된다. 방법은 제1반도체 칩(15)의 층(80)에 제1 다수의 도전성 비아(115, 120, 125)를 형성하는 단계를 포함한다. 제1 다수의 도전성 비아는 제1단부(127)들과 제2단부(129)들을 포함한다. 제1도체 패드(65)는 제1 다수의 도전성 비아의 제1단부(127)들과 옴 접촉으로 형성된다.

Description

용장성 실리콘 관통 비아를 구비한 반도체 칩 및 그 제조방법{SEMICONDUCTOR CHIP WITH REDUNDANT THRU-SILICON-VIAS AND MANUFACTURING METHOD THEROF}
본 발명은 대체로 반도체 공정에 관한 것으로, 특히 실리콘 관통 비아(혹은 실리콘 관통 전극)(thru-silicon-via)들을 내포하는 반도체 칩 및 이를 제조하는 방법에 관한 것이다.
일전에, 반도체 칩 설계자들은 요구된 패키지 기판 또는 회로 기판 면적에서 수반되는 증가없이 보다 많은 기능성을 얻기 위하여 다중의 반도체 다이스(소위 "다이"로 불림)들을 수직으로 적층하기 시작했다. 다양한 기술이 이러한 적층 배열에 있는 인접한 다이스를 전기적으로 연결하도록 사용되었다. 하나의 기술은 하나의 다이 상의 접촉 패드들로부터 인접한 다이 상의 대응하는 접촉 패드들로 통하는 와이어 본드의 사용을 필연적으로 수반하였다. 보다 최근에 도입된 다른 기술은 소위 실리콘 관통 비아(TSV)의 사용을 수반한다. 전형적인 TSV는 칩의 주면(principal surface)들의 한쪽 또는 다른 쪽에서 임의의 중간 도체 패드들의 존재 또는 부재에 의존하여 반도체 칩을 거의 또는 아마도 완전히 관통하여 연장하는 도전성 비아(conductive via)이다.
전형적인 종래의 TSV는 반도체 칩의 마주한 주면들 사이에 전기 경로(electrical routing)를 제공한다. 일 측면에서, 종래의 TSV는, 플립-칩 솔더 리플로우(flip-chip solder reflow) 동안 때때로 패키지 기판과의 솔더 조인트(solder joint)를 형성하도록 설계되는 임의의 형태의 입력/출력 구조물(I/O structure)에 연결된다. TSV는 솔더 범프(solder bump)에 직접 연결되지 않고, 범프 패드(bump pad) 같은 최외측 금속화 구조물과 같은 일부 중간 구조물에 직접 연결된다. TSV의 다른 또는 백사이드(backside) 단부는 전형적으로 일부 중간 도체 구조물을 통하여 임의의 형태의 백사이드 I/O 구조물에 연결된다. 종래의 TSV 배열은 단일 범프 패드에 야금학적으로 연결된 단일 TSV를 포함한다.
종래의 TSV들은 전력 레벨, 열 관리, 다이 사이즈 및 다른 인자들에 의존하여 강도가 변하는 줄열 가열(Joule heating) 및 전자 이동 문제가 있다. 범프 패드에 대한 일대일 TSV는 이러한 환경적 고려 사항의 대상이 된다.
본 발명은 이전의 결점들의 많은 영향을 극복하거나 또는 감소시키는데 있다.
본 발명의 한 양태에 따라서, 제1반도체 칩의 층에 제1 다수의 도전성 비아를 형성하는 단계를 포함하는 제조 방법이 제공된다. 제1 다수의 도전성 비아는 제1단부들과 제2단부들을 포함한다. 제1도체 패드는 제1 다수의 도전성 비아의 제1단부들과 옴 접촉(ohmic contact)으로 형성된다.
본 발명의 다른 양태에 따라서, 제1반도체 칩의 층에 제1 다수의 도전성 비아를 형성하는 단계를 포함하는 제조 방법이 제공된다. 제1 다수의 도전성 비아는 제1단부들과 제2단부들을 포함한다. 제1반도체 칩은 제1 측면과 제2 또는 반대측면을 가진다. 제1도체는 제1 측면에 근접하고 제1 다수의 도전성 비아의 제1단부들과 옴 접촉으로 형성된다. 제2도체는 제2측면에 근접하고 제1 다수의 도전성 비아의 제2단부들과 옴 접촉으로 형성된다.
본 발명의 또 다른 양태에 따라서, 층을 가지는 제1반도체 칩과, 제1반도체 칩에 결합된 제1도체 패드를 포함하는 장치가 제공된다. 제1 다수의 도전성 비아는 상기 층을 횡단하고, 제1단부들과 제2단부들을 가진다. 제1단부들은 제1도체 패드와 옴 접촉한다.
본 발명의 이전 및 다른 이점들은 다음의 상세한 설명을 읽고 도면을 참조하는 것으로 명백하게 될 것이다.
도 1은 회로 기판 상에 장착된 반도체 칩을 포함하는 반도체 칩 디바이스의 예시적인 실시예의 분해 사시도;
도 2는 섹션 2-2에서 취해진 도 1의 단면도;
도 3은 섹션 3-3에서 취해진 도 2의 단면도;
도 4는 도 3과 유사하지만, 밑에 있는 도체 패드에 연결된 다수의 TSV의 대안적인 예시적 실시예의 단면도;
도 5는 도 3과 유사하지만, 다수의 TSV가 밑에 있는 도체 패드에 연결되는 대안적인 예시적 실시예의 단면도;
도 6은 도 2와 유사하지만, 다수의 TSV가 멀티 부품(multi-component)인 반도체 칩의 대안적인 예시적 실시예의 단면도;
도 7은 예시적인 리소그래피 공정을 받는 반도체 칩의 단면도;
도 8은 도 7과 유사하지만, TSV 트렌치들의 예시적 형성을 도시하는 단면도;
도 9는 보다 큰 크기로 도 8의 일부를 도시하는 단면도;
도 10은 도 8과 유사하지만, 예시적 TSV 형성을 도시하는 단면도;
도 11은 도 10과 유사하지만, 반도체 칩의 예시적 박형화(thinning)를 도시하는 단면도;
도 12는 도 11과 유사하지만, 박형화 이후에 반도체 칩을 도시하는 단면도;
도 13은 도 2와 유사하지만, 도전성 필러(conductive pillar) 입력/출력들을 구비한 다수의 TSV를 통합하는 대안적인 예시적 반도체 칩을 도시하는 단면도
2개 이상 적층된 기판을 포함하는 반도체 칩 디바이스의 다양한 실시예가 본 명세서에 기술된다. 한 예는 다수의 TSV를 구비하는 적어도 하나의 반도체 칩을 포함한다. 그러나, 다수의 TSV는 범프 또는 필러 패드와 같은 주어진 도체 구조물과 옴 접촉으로 형성된다. TSV 대 패드 연결들에서의 용장성으로, 주어진 TSV의 고장이 패드를 개로(open circuit)하는 것을 필요로 하지 않는다. 추가의 상세가 이제 기술된다.
다음에 기술된 도면에서, 도면 부호들은 하나 이상의 도면에서 동일한 요소들이 나타나는 경우에 대체로 반복된다. 도면, 특히 도 1을 참조하여, 회로 기판(20) 상에 장착된 반도체 칩(15)을 포함하는 반도체 칩 디바이스(10)의 예시적 실시예의 분해 사시도가 도시된다. 반도체 칩(15)은 적층 배열로 그 위에 장착되는 하나 이상의 다른 반도체 칩들을 가지도록 적응되며, 다른 반도체 칩들 중 하나는 도면 부호 25로 지시된다. 반도체 칩(15)은, 도전성 필러들, 솔더 조인트들 또는 다른 형태의 상호 연결부들일 수도 있는 다수의 상호 연결 구조물을 경유하여 회로 기판(20)과 전기적으로 접속할 수 있다. 이러한 예시적인 실시예에서, 반도체 칩(15)은, 회로 기판(20)의 대응하는 솔더 구조물(30)들에 야금학적으로 연결되는 반도체 칩(15)의 각각의 솔더 구조물들(보이지 않음)로 이루어질 수 있는 다수의 솔더 조인트를 경유하여 회로 기판(20)과 전기적으로 접속할 수 있다. 회로 기판(20)은 차례로, 다수의 입력/출력 구조물을 경유하여 다른 회로 기판 또는 다른 디바이스와 같은 또 다른 전자 디바이스와 전기적으로 접속할 수 있다. 이러한 예시적인 실시예에서, 입력/출력 구조물들은 솔더 볼(solder ball)(35)들의 어레이로 이루어진다. 그러나, 당업자는 핀 그리드 어레이(pin grid array)들, 랜드 그리드 어레이(land grid array)들과 같은 다른 형태의 상호 연결 구조물들 또는 다른 상호 연결 구조물들이 마찬가지로 사용될 수 있다는 것을 예측할 것이다.
본 명세서에 개시된 반도체 칩(15)의 예시적인 구조들은 특정의 전자적 기능성에 의존하지 않는다. 그러므로, 반도체 칩(15)과 반도체 칩(25)은 예를 들어 마이크로프로세서들, 그래픽 프로세서들, 조합된 마이크로프로세서/그래픽 프로세서들, 애플리케이션 지정 집적회로들, 메모리 디바이스들, 레이저 등과 같은 능동형 광 디바이스들과 같은 전자 기기에서 사용되는 무수히 많은 다른 형태의 회로 디바이스들 중 어느 것일 수 있고, 단일 또는 다중 코어일 수 있거나 또는 심지어 추가의 다이스와 함께 측면으로 적층될 수 있다. 또한 반도체 칩(15 및 25)들 중 하나 또는 둘 모두는 임의의 논리 회로를 구비하거나 또는 구비하지 않는 인터포저(interposer)로서 구성될 수 있다. 그러므로, 용어 "칩"은 인터포저를 포함한다. 반도체 칩(15 및 25)들은 실리콘 또는 게르마늄과 같은 벌크 반도체(bulk semiconductor), 또는 실리콘 온 인슐레이터 재료(silicon-on-insulator material)와 같은 인슐레이터 재료 상의 반도체, 또는 다른 칩 재료로 구성될 수 있다.
본 명세서에 개시된 반도체 칩(15)의 예시적인 구조들은 특정의 전자 회로 기판 기능성에 의존하지 않는다. 그러므로, 회로 기판(20)은 반도체 칩 패키지 기판, 회로 카드, 또는 임의의 사실상 다른 형태의 인쇄 회로 기판일 수 있다. 모놀리식 구조가 회로 기판(20)을 위해 사용될 수 있을지라도, 보다 전형적인 구성은 빌드업 디자인(buildup design)을 이용할 것이다. 이에 관하여, 회로 기판(20)은 중앙 코어로 이루어질 수 있으며, 중앙 코어 위에 하나 이상의 빌드업 층들이 형성되며, 중앙 코어 아래에 추가의 하나 이상의 빌드업 층들이 형성된다. 코어 자체는 하나 이상의 층들의 스택으로 이루어질 수 있다. 반도체 칩 패키지 기판으로서 실시되면, 회로 기판(20)에 있는 층들의 수는 4개 미만이 사용될 수 있을지라도 4개에서 16개 이상으로 변할 수 있다. 소위 "코어리스(coreless)" 디자인들이 마찬가지로 사용될 수 있다. 회로 기판(20)의 층들은 금속 상호 연결부들이 개재된 널리 공지된 다양한 에폭시와 같은 절연재로 이루어질 수 있다. 빌드업과 다른 다층 구성이 사용될 수 있다. 선택적으로, 회로 기판(20)은 널리 공지된 세라믹, 또는 패키지 기판들 또는 다른 인쇄 회로 기판들에 적절한 다른 재료들로 구성될 수 있다. 회로 기판(20)은 반도체 칩(15 및 25)들과 예를 들어 다른 회로 기판과 같은 다른 디바이스 사이에 전력, 접지 및 신호 중계를 제공하기 위하여 다수의 도체 트레이스 및 비아와 다른 구조물들(보이지 않음)을 구비한다. 회로 기판(20)은 도시된 볼 그리드 어레이와 같은 입력/출력 어레이를 경유하여 다른 디바이스(도시되지 않음)에 전기적으로 연결될 수 있다. 볼 그리드 어레이는 각각의 볼 패드(도시되지 않음)들에 야금학적으로 결합된 상기 다수의 솔더 볼(35)을 포함한다. 볼 패드(도시되지 않음)들은 다수의 상호 연결 트레이스 및 비아와 도시되지 않은 다른 구조물들을 경유하여 회로 기판(20)에 있는 다양한 도체 패드에 상호 연결된다.
반도체 칩(15)의 추가의 상세는 섹션 2-2에서 취해진 도 1의 단면도인 도 2와 관련하여 기술될 것이다. 도 2의 설명을 참조하기 전에, 도 1의 섹션 2-2가 반도체 칩(15)의 작은 부분을 통과한다는 것을 유념하여야 한다. 그 배경으로, 이제 도 2를 참조한다. 위에서 간단히 기술한 바와 같이, 반도체 칩(15)은 회로 기판(20)의 상호 연결 구조물(30)들과 야금학적으로 연결되도록 설계된 다수의 입력/출력 구조물을 포함할 수 있다. 한 쌍의 이러한 예시적 상호 연결 구조물들은 각각의 솔더 범프(40 및 45)들로 이루어질 수 있다. 솔더 범프(40 및 45)들은 무연(lead-free) 또는 납 기반 솔더들과 같은 다양한 형태의 솔더로 구성될 수 있다. 적절한 무연 솔더들의 예는 주석-은(약 97.3% Sn 2.7% Ag), 주석-구리(약 99% Sn 1% Cu), 주석-은-구리(약 96.5% Sn 3% Ag 0.5% Cu) 등을 포함한다. 납 기반 솔더들의 예는 공정 비율(eutectic proportions)인 또는 거의 공정 비율 등인 주석-납 솔더를 포함한다. 상기된 바와 같이, 솔더 볼(40 및 45)들은 필요에 따라서 도전성 필러들 또는 다른 형태의 상호 연결 구조물들로 대체될 수 있다. 여기에서, 솔더 범프(40 및 45)들은 각각 언더범프 금속화(underbump metallization, UBM) 구조물(50 및 55)들에 결합된다. UBM 구조물(50 및 55)들은 절연재의 모놀리식 또는 박층 필름일 수 있는 패시베이션 구조물(60) 상에 및 패시베이션 구조물에 형성된다. UBM 구조물(50 및 55)들은 차례로 도체 구조물 또는 패드(65 및 70)들에 연결된다. 도체 패드(65 및 70)들은 인터레벨 유전체(interlevel dielectric) 및 금속화 층(도시되지 않음)들의 다수의 교호층(alternating layer)을 포함하는 금속화층(75)인 부분을 실제로 형성하는 도체 패드들로 이루어질 수 있다. 도체 패드(65 및 70)들과 금속화 층(75)이 축척으로 도시되지 않았기 때문에 도 2가 사실상 다소 개략적이라는 것을 이해하여야 한다. 어떠한 경우에도, 금속화 층(75)을 위해 사용되는 인터레벨 유전체 층들(도시되지 않음)은 널리 공지된 이산화 규소, 다른 형태의 실리케이트 유리들, 저유전 상수 절연막(low-K dielectric film)들 등으로 이루어질 수 있다. 층(75)에서의 금속화 구조물들뿐만 아니라 금속 패드(65 및 70)들과 UBM 구조물(50 및 55)들은 구리, 은, 니켈, 백금, 금, 알루미늄, 팔라듐, 이러한 것들의 합금 또는 박층 등과 같은 다양한 도체로 구성될 수 있다. 도체 패드(65 및 70)들은 도금, 화학증착(CVD) 등과 같은 널리 공지된 재료 배치 및 패턴화 기술, 및 화학적 에칭 레이저 융제(chemical etching laser ablation) 등과 함께 리소그래피에 의해 형성될 수 있다.
반도체 칩(15)은 벌크 지층(bulk stratum) 또는 층(80), 많은 수의 트랜지스터, 캐패시터 및 다른 회로 디바이스들이 형성될 수 있는 디바이스 지층 또는 층(85), 및 금속화 지층 또는 층(75)이 있을 수 있는 멀티 지층 구조이다. 금속화 층(75)은 디바이스 층(85)에서 연속적으로 빌드업되는 인터레벨 유전체 층들 사이에 샌드위치된 일련의 금속화 층들로서 형성될 수 있다. 반도체 칩(15)이 그 위에 적층되는 반도체 칩(25)과 같은 또 다른 반도체 칩을 가지도록 설계되기 때문에, 백사이드 금속화 계획이 제공된다. 이에 관하여, 재분배 층(redistribution layer: RDL)(90)은 반도체 층(80) 상에 형성될 수 있다. RDL 층(90)은, 동일 또는 다른 레벨들에 있을 수 있는 하나 이상의 RDL 금속화 구조물과 혼합되는, 빌드업(build-up) 또는 그렇지 않으면 증착된 절연재의 하나 이상의 층들의 모놀리식 또는 박층 구조물일 수 있다. 이러한 예시적인 실시예에서, RDL 금속화 구조물(95 및 100)들은 가시적이다. RDL 층(90)은 절연 또는 패시베이션 층(105)과 다수의 입력/출력 구조물(110)이 올려질 수 있다. 패시베이션 층(105)은 다수의 절연막의 모놀리식 또는 박층일 수 있으며, 본 명세서 다른 곳에 기술되는 패시베이션 구조 층(60)을 위해 사용되는 동일한 형태의 재료들로 구성될 수 있다. 입력/출력 구조물(110)은 도전성 필러들, 패드들, 솔더 조인트들 등일 수 있으며, 도 2에 도시된 반도체 칩(25)과의 전기 접속을 만들도록 사용된다. 상호 연결 구조물(110)들은 구리, 은, 니켈, 백금, 금, 알루미늄, 팔라듐, 이들의 합금 또는 박층, 솔더 등과 같은 다양한 도체로 구성될 수 있다. RDL 구조물(95 및 100)들은 하나 이상의 상호 연결 구조물(110)들에 연결될 수 있다.
반도체 칩(15)의 양쪽 측면(112 및 113)들 사이, 특히 RDL 구조물(95 및 100)들과 도체 패드(65 및 70)들 사이의 전도 경로들을 확립하도록, 그 중 3개가 보이고 도면 부호 (115), (120) 및 (125)로 지시되는, 다수의 TSV는 디바이스 층(85)과 금속화 층(75)을 통하여 연장하고 RDL 구조물(95)을 도체 패드(65)에 연결하기 위해 반도체 층(80)에 형성될 수 있다. 이러한 방식에서, TSV들의 각각의 단부(127)들은 도체 패드(65)를 접촉하고, 그 반대편 단부(129)들은 RDL 구조물(95)을 접촉한다. 유사한 다수의 TSV(130, 135 및 140)는 RDL 구조물(100)을 도체 패드(70)에 전기적으로 연결할 수 있다. 유사한 다수의 TSV(130, 135 및 140)는 제3단부들과 그 반대편인 제4단부들을 가질 수 있다. 상기 다수의 TSV(130, 135 및 140)들의 제3단부들은 콘택 패드(70)에 접촉한다. 용어 "TSV"와 "반도체"는 본 명세서에서 총칭적으로 사용되고, 반도체 층(80)이 실리콘과 다른 재료(들)로, 심지어 이산화 규소, 테트라-에틸-오쏘-실리케이트 등과 같은 절연재들로 구성될 수 있다는 것을 이해하여야 한다. 패드 당 단일의 TSV를 이용하는 종래의 반도체 칩 설계와 달리, 본 명세서에 개시된 실시예들은 TSV(115, 120 및 125) 및 도체 패드(65)와 같은 주어진 도체 패드에 대해 다수의 TSV를 이용한다. 주어진 도체 패드에 대해 다중의 TSV들의 사용은 열 응력의 개선된 확산을 제공하고 전류 밀도, 그러므로 줄열 가열을 낮추며, 이러한 것은 전자 이동 수명을 향상시킬 수 있다. 주어진 도체 패드에 연결된 다중의 TSV들에 의해, 예를 들어 응력 이동 파열로 인한 TSV들 중 하나의 고장은 다른 나머지 TSV들에 의해 보상될 수 있다. TSV(115, 120, 125, 130, 135 및 140)들은 구리, 텅스텐, 그래핀(graphene), 알루미늄, 백금, 금, 팔라듐, 이들의 합금 등으로 구성될 수 있다. 클래드 구조물들이 구성된다.
TSV(115, 120 및 125)들의 추가의 상세는 섹션 3-3에서 취해진 도 2의 단면도인 도 3을 이제 참조하는 것에 의해 이해될 수 있다. 본격적으로 섹션 3-3을 설명하기 전에, 섹션 3-3이 도체 패드(65) 가까이에서 TSV(115, 120 및 125)들을 통과한다는 것을 유념하여야 한다. 이제 도 3을 참조한다. 섹션 3-3의 위치 때문에, TSV(115, 120 및 125)들이 단면으로 보이지만, 밑에 있는 도체 패드(65)는 금속화 층(75)에 의해 은폐되고, 그러므로 점선으로 도시되는 것을 유념하여야 한다. 도체 패드(65)에 연결된 TSV들은 3개의 TSV(115, 120 및 125)보다 훨씬 많을 수 있으며, 여기에서 사실은 대체로 도면 부호 145로 지시되는 6개 이상의 TSV들을 포함할 수 있다. 이러한 예시적인 실시예에서, TSV(115, 120, 125 및 145)들은 밑에 있는 도체 패드(65)의 풋프린트(footprint)를 대체로 추적하는 어레이로 배열될 수 있다. 그러나, 당업자는 주어진 도체 패드에 연결된 TSV들의 실제 공간적 배열이 도체 패드(65)가 할 수 있는 다양한 상이한 형상을 취할 수 있다는 것을 예측할 것이다. TSV(115, 120, 125 및 145)들이 구조에 있어서 대체로 모놀리식일 수 있다는 것을 또한 유념하여야 한다. 그러나, 도 4에 도시된 대안적인 실시예와 관련하여 기술되는 바와 같이, 다른 배열이 마찬가지로 사용될 수 있다.
도 3과 유사한 단면도이지만 밑에 있는 도체 패드(65)에 연결된 다수의 TSV(115')의 대안적인 예시적 실시예의 단면도인 도 4를 이제 참조한다. 여기에서, 도체 패드(65)는 이것이 실제로 금속화 층(75) 아래에 위치되기 때문에 다시 점선으로 도시된다. 방금 기술된 바와 같이, 모놀리식 배열과 다른 배열이 주어진 TSV를 위해 사용될 수 있다. 그러므로, TSV(115')들은 자켓(150)과 폴리머 코어(155)로 이루어질 수 있다. 자켓(150)은 구리, 텅스텐, 그래핀, 알루미늄, 백금, 금, 팔라듐, 이들의 합금 등으로 구성될 수 있다. 폴리머 코어(155)는 필요에 따라서 도전성 또는 비도전성일 수 있는 다양한 폴리머로 구성될 수 있다. 예들은 Namics 119, 널리 공지된 에폭시 등을 포함한다. 이러한 소위 고리 형상의 TSV들은 도금 공정 동안 긴밀하게 제어된 전기장 발생의 방식에 의해 신중하게 적응된 도금에 의해 형성될 수 있다.
상기된 바와 같이, 주어진 도체 패드에 결부된 TSV들의 배열은 큰 변화를 겪을 수 있다. 이에 관하여, 도 3과 유사한 단면도이지만, 금속화 층(75) 밑에 있는 그 위치로 인하여 다시 점선으로 도시된 밑에 있는 도체 패드(65)에 다중의 TSV(115")들이 연결되는 대안적인 예시적 실시예의 단면도인 도 5를 이제 참조한다. 여기에서, TSV(115")들은 도체 패드(65)의 다소 직사각형 풋프린트에 반드시 조화되지 않는 십자형 배열로 배열된다. 다시, 매우 다양한 배열이 사용될 수 있으며, 여전히 주어진 도체 패드에 결부된 다수의 TSV의 기술적인 이점을 달성할 수 있다.
이전의 예시적인 실시예들에서, 다양한 TSV는, 즉 도 2에 도시된 반도체 디바이스 층(85)과 금속화 층(75)을 통하여 위로부터 아래로 연속적인 구조로서 제조된다. 그러나, 당업자는 다층 구조들이 TSV들을 위해 사용될 수 있다는 것을 예측할 것이다. 이에 관하여, 도 2와 유사한 단면도이지만, 약간의 주목할 만한 예외를 제외하면 실질적으로 상기된 반도체 칩(15)처럼 구성되는 반도체 칩(15')의 대안적인 예시적 실시예의 단면도인 도 6을 이제 참조한다. 여기에서, 다수의 TSV(160, 162 및 164)는 UBM 구조물(50)에 연결될 수 있으며, 다수의 TSV(166, 168 및 169)는 UBM 구조물(55)에 연결될 수 있다. 그러나, TSV(160 및 164)들은 각각의 TSV 연장부(170 및 172)를 경유하여 연결되고, TSV(166 및 169)들은 각각의 TSV 연장부(174 및 176)를 경유하여 연결된다. 여기에서, TSV 연장부(170, 172, 174 및 176)들은 패시베이션 구조물(60)를 관통하여 형성될 수 있다.
다수의 TSV를 형성하기 위한 예시적인 공정은 도 7, 도 8, 도 9, 도 10, 도 11 및 도 12를 이제 참조하는 것에 의해, 먼저 공정의 예비 단계에 있는 반도체 칩(15)의 단면도인 도 7을 참조하는 것에 의해 이해될 수 있다. 이 단계에서, 디바이스 층(85)은 널리 공지된 다수의 단계를 사용하여 제조되었다. 금속화 층(75)은 TSV 형성에 앞서 완전히 또는 부분적으로 완성되거나 완성되지 않을 수 있다. 이 시점에서, 반도체 칩(15)은 도 2에 도시된 바와 같은 TSV들 및 RDL(90)의 형성 후의 최종 두께보다 두꺼운, 반도체 층(80)에 의해 주로 취해지는 두께(Z)를 가진다. 이 시점에서, 적절한 리소그래피 마스크(178)는 디바이스 층(85)에 도포되고, 개구(180, 184, 188, 192, 196 및 198)들을 만들도록 리소그래피 기술로(lithographically) 패턴화될 수 있으며, 상기 개구들은 연속적으로 형성된 TSV(115, 120, 125, 130, 135 및 140)들에 필요한 위치들에 대응한다. 마스크(178)는 포지티브 또는 네거티브 톤의 널리 공지된 포토레지스트 재료로 구성될 수 있다. 선택적으로, 비접촉 또는 심지어 하드 마스크(hard mask)가 사용될 수 있다.
이제 도 8을 참조하여, 마스크(178)의 패턴화에 이어서, 반도체 층(80)에서 딥 트렌치(deep trench)(200, 205, 210, 215, 220 및 225)들을 형성하도록 재료 제거 공정이 사용될 수 있다. 트렌치(200, 205, 210, 215, 220 및 225)들은 플라즈마 강화와 함께 또는 플라즈마 강화없이 화학 에칭에 의해 또는 다른 재료 제거 기술들에 의해 형성될 수 있다. 과도한 열 가열을 피하도록 주의해야 하지만 레이저 융제를 사용하는 것이 가능할 수 있다. 물론, 마스크(178)에 있는 개구(180, 184, 188, 192, 196 및 198)들은 궁극적으로 형성된 트렌치(200, 205, 210, 215, 220 및 225)들을 위해 필요한 풋프린트를 가지도록 패턴화된다. 추후에 형성된 TSV들의 조성에 의존하여, 반도체 층(80)에 대한 양면 접착을 용이하게 할 뿐만 아니라 반도체 층(80)과 디바이스 층(85)내로 TSV들의 원자들, 분자들 또는 더욱 큰 부분들의 이동을 방지하기 위하여 트렌치(200, 205, 210, 215, 220 및 225)들에 라이너 필름(liner film)을 도포하는 것이 필요할 수 있다. 도 9는 보다 큰 크기로 도시된 트렌치(200)의 단면도를 도시한다. 라이너 층(230)은 트렌치(200)에 형성될 수 있으며, 트렌치(200)의 측벽들뿐만 아니라 디바이스 층(85)의 측벽들을 코팅할 수 있다. 라이너 층(230)은 이산화 규소와 같은 다양한 재료로 구성될 수 있다. 플라즈마 강화와 함께 또는 플라즈마 강화없이 널리 공지된 CVD 기술들이 라이너 층(230)을 증착시키도록 사용될 수 있다. 다른 트렌치(205, 210, 215, 220 및 225)들에 관하여 동일한 것이 행해질 수 있다. 도 8에 도시된 마스크(178)는 애싱(ashing), 용매 제거(solvent stripping) 등에 의해 라이너 층(230)의 형성 전후에 제거될 수 있거나, 또는 비접촉 마스크가 사용되면 리프트 오프(lift off)될 수 있다.
도 7 및 도 8에 도시된 에칭 마스크(178)의 제거에 이어서, TSV(115, 120, 125, 130, 135 및 140)들은 도 10에 도시된 바와 같이 각각의 트렌치(200, 205, 210, 215, 220 및 225)들에 형성될 수 있다. 본 명세서에 기술된 바와 같이, TSV(115, 120, 125, 130, 135 및 140)들은 필요에 따라서 완전히 형성된 기둥 또는 고리 형상의 TSV들로서 각각의 트렌치(200, 205, 210, 215, 220 및 225)들에 형성될 수 있다. 도금 공정은 단일 단계 바이어스 도금 공정(single step biased plating process)일 수 있거나, 또는 필요에 따라서 바이어스 도금 공정이 이어지는 언바이어스 시드 층 도금 공정(unbiased seed layer plating process)일 수 있다.
TSV(115, 120, 125, 130, 135 및 140)들을 도 2에 도시된 추후-형성된 RDL(90)에 있는 구조물들과 옴 접촉시킬 수 있도록, 반도체 층(80)은 도 11에 도시된 바와 같이 박형화될 수 있다. 여기에서, 반도체 층(80)의 부분(227)들은 다른 재료 제거 기술들이 화학 기계적 평탄화(chemical mechanical planarization, CMP) 대신에 또는 CMP와 함께 사용될 수 있을지라도 유익하게 CMP에 의해 제거될 수 있다. 도 12에 도시된 바와 같이 노출된 TSV(115, 120, 125, 130, 135 및 140)들에 의해, 도 2에 도시된 RDL(90)은 RDL(90)의 복잡도에 의존하는 다중 층들 이상의 수에 달할 수 있는 널리 공지된 절연재 증착과 도체 재료 증착 및 패턴화 기술을 사용하여 제조될 수 있다. 유사하게, 패시베이션 층(95)과 상호 연결 구조물(110)의 제조는 RDL(90)의 형성 뒤에 따를 수 있다.
도 1을 다시 참조하여, 반도체 칩(25)은 반도체 칩(15) 상에 적층되고, 사용되는 칩 대 칩 접속의 형태에 의존하여 솔더 리플로우, 압축 본딩 또는 다른 기술에 의해 상기 반도체 칩에 전기적으로 연결될 수 있다. 당업자는 반도체 칩(25)이 필요에 따라서 웨이퍼 레벨 또는 다이 레벨로 반도체 칩(15) 상에 적층될 수 있다는 것을 예측할 것이다. 반도체 칩(15 및 25)들은 단독으로 또는 함께 회로 기판(20)에 장착될 수 있다.
본 명세서에 개시된 임의의 예시적인 실시예들은 예를 들어 반도체, 자기 디스크, 광 디스크 또는 다른 저장 매체와 같은 또는 컴퓨터 데이터 신호로서 컴퓨터 판독가능한 매체에 배치되는 명령으로 구현될 수 있다. 명령 또는 소프트웨어는 본 명세서에 개시된 회로 구조를 동기화 및/또는 시뮬레이팅할 수 있다. 예시적인 실시예에서, Cadence APD, Cadence Spectra, Encore와 같은 전자 설계 자동화 프로그램이 개시된 회로 구조를 동기화하도록 사용될 수 있다. 얻어지는 코드는 개시된 회로 구조를 제조하도록 사용될 수 있다.
도13은 도2와 유사한 단면도로서, 반도체 칩(15'')의 대안적인 실시예를 도시한다. 반도체 칩(15'')은 복수의 TSV들(115, 120, 125, 130, 135, 140)과 도전성 필러 입력/출력들(240, 245)을 포함한다. TSV들(115, 120, 125)은 도체 패드(65)에 연결되고, 도체 패드(65)는 도전성 필러(240)에 연결된다. TSV들(130, 135, 140)은 도체 패드(70)에 연결되고, 도체 패드(70)는 도전성 필러(245)에 연결된다.
본 발명은 다양한 변형 및 대안적인 형태를 허용하는 한편, 특정 실시예들이 도면에서 예로써 도시되었으며 본 명세서에 상세히 기술되었다. 그러나, 본 발명이 개시된 특정 형태로 제한되도록 의도되지 않았다는 것을 이해하여야 한다. 오히려, 본 발명은 다음의 첨부된 청구항들에 의해 한정된 바와 같은 본 발명의 사상 및 범위 내에 놓인 모든 변형, 등가물 및 대안을 커버하는 것이다.

Claims (25)

  1. 용장성 실리콘 관통 비아를 구비한 반도체 칩의 제조 방법으로서,
    제 1 단부(127)들과 제 2 단부(129)들을 포함하는 제 1 다수의 도전성 비아들(115, 120, 125)을 제 1 반도체 칩(15)의 층(80)에 형성하는 단계;
    상기 제 1 도전성 비아들의 상기 제 1 단부들 상에 도전성 비아 연장부들을 각각 형성하는 단계; 및
    상기 도전성 비아 연장부들과 옴 접촉(ohmic contact)하는 제 1 도체 패드(65)를 형성하는 단계를 포함하는 반도체 칩의 제조 방법.
  2. 제1항에 있어서,
    제 3 단부들과 제 4 단부들을 포함하는 제 2 다수의 도전성 비아(130, 135, 140)를 상기 층(80)에 형성하는 단계, 및 상기 제 3 단부들과 옴 접촉하는 제 2 도체 패드(70)를 형성하는 단계를 포함하는 반도체 칩의 제조 방법.
  3. 제1항에 있어서,
    상기 제 1 다수의 도전성 비아의 제 2 단부들과 옴 접촉하는 도체 구조물(90)을 형성하는 단계를 포함하는 반도체 칩의 제조 방법.
  4. 제3항에 있어서,
    상기 도체 구조물은 재분배 층 구조물을 포함하는 것인 반도체 칩의 제조 방법.
  5. 제1항에 있어서,
    상기 제 1 도체 패드에 입력/출력 구조물(40)을 결합하는 단계를 포함하는 반도체 칩의 제조 방법.
  6. 제5항에 있어서,
    상기 입력/출력 구조물은 솔더 범프(40) 또는 도전성 필러(240)를 포함하는 반도체 칩의 제조 방법.
  7. 제1항에 있어서,
    상기 제 1 반도체 칩 상에 제 2 반도체 칩(25)을 적층하는 단계를 포함하는 반도체 칩의 제조 방법.
  8. 제1항에 있어서,
    회로 기판(20) 상에 상기 제 1 반도체 칩을 장착하는 단계를 포함하는 반도체 칩의 제조 방법.
  9. 제1항에 있어서,
    상기 제 1 다수의 도전성 비아는 상기 제 1 반도체 칩에 트렌치(200, 205, 210)들을 형성하고 상기 트렌치들에 도체 재료를 배치함으로써 형성되는 것인 반도체 칩의 제조 방법.
  10. 용장성 실리콘 관통 비아를 구비한 반도체 칩의 제조 방법으로서,
    제 1 단부(127)들과 제 2 단부(129)들을 포함하는 제 1 다수의 도전성 비아들(115, 120, 125)을, 제 1 측면(112)과 제 2 또는 반대측면(113)을 가지는 제 1 반도체 칩(15)의 층(80)에 형성하는 단계;
    상기 제 1 도전성 비아들의 상기 제 1 단부들 상에 도전성 비아 연장부들을 각각 형성하는 단계;
    상기 제 1 측면에 근접하고 상기 도전성 비아 연장부들과 옴 접촉하는 제 1 도체 구조물(65)을 형성하는 단계; 및
    상기 제 2 측면에 근접하고 상기 제 1 다수의 도전성 비아들의 제 2 단부들과 접촉하는 제 2 도체 구조물(90)을 형성하는 단계를 포함하는 반도체 칩의 제조 방법.
  11. 제10항에 있어서,
    상기 제 1 도체 구조물은 도체 패드를 포함하고, 상기 제 2 도체 구조물은 재분배층 구조물을 포함하는 반도체 칩의 제조 방법.
  12. 제10항에 있어서,
    상기 제 1 도체 구조물에 입력/출력 구조물(40)을 결합하는 단계를 포함하는 반도체 칩의 제조 방법.
  13. 제12항에 있어서,
    상기 입력/출력 구조물은 솔더 범프(40) 또는 도전성 필러(240)를 포함하는 반도체 칩의 제조 방법.
  14. 제10항에 있어서,
    상기 제 1 반도체 칩 상에 제 2 반도체 칩(25)을 적층하는 단계를 포함하는 반도체 칩의 제조 방법.
  15. 용장성 실리콘 관통 비아를 구비한 반도체 칩으로서,
    층(80)을 포함하는 제1반도체 칩(15);
    상기 제 1 반도체 칩에 결합된 제 1 도체 패드(65); 및
    상기 층을 횡단하고 제 1 단부(127)들 및 제 2 단부(129)를 가지는 제 1 다수의 도전성 비아들(115, 120, 125); 및
    상기 제 1 도전성 비아들의 상기 제 1 단부들 상에 각각 형성되며 상기 제 1 도체 패드와 옴 접촉(ohmic contact)하는 도전성 비아 연장부들을 포함하는 반도체 칩.
  16. 제15항에 있어서,
    상기 제 1 반도체 칩에 결합되는 제 2 도체 패드(70)와, 상기 층을 횡단하고 제 3 단부들과 제 4 단부들을 가지며 상기 제 3 단부들이 상기 제 2 도체 패드와 옴 접촉하는 제 2 다수의 도전성 비아(130, 135, 140)를 포함하는 반도체 칩.
  17. 제15항에 있어서,
    상기 제 1 다수의 도전성 비아의 제 2 단부들과 옴 접촉하는 도체 구조물(90)을 포함하는 반도체 칩.
  18. 제17항에 있어서,
    상기 도체 구조물은 재분배 층 구조물을 포함하는 반도체 칩.
  19. 제15항에 있어서,
    상기 제 1 도체 패드에 결합된 솔더 범프(40) 또는 도전성 필러(240)를 포함하는 반도체 칩.
  20. 제15항에 있어서,
    상기 제 1 반도체 칩 상에 적층되는 제 2 반도체 칩(25)을 포함하는 반도체 칩.
  21. 제15항에 있어서,
    상기 제 1 반도체 칩에 결합되는 회로 기판(20)을 포함하는 반도체 칩.
  22. 용장성 실리콘 관통 비아를 구비한 반도체 칩으로서,
    층(80)을 포함하는 제1반도체 칩(15);
    상기 제 1 반도체 칩에 결합되는 제 1 도체 패드(65);
    상기 층을 횡단하고 제 1 단부(127)들과 제 2 단부(129)들을 가지며 상기 제 1 단부들이 상기 제 1 도체 패드와 옴 접촉하는 제 1 다수의 도전성 비아들(115, 120, 125); 및
    상기 제 1 도전성 비아들의 상기 제 1 단부들 상에 각각 형성되며 상기 제 1 도체 패드와 옴 접촉(ohmic contact)하는 도전성 비아 연장부들을 포함하되;
    상기 반도체 칩은 컴퓨터 판독가능한 매체에 저장된 명령으로 구현되는 것을 특징으로 하는 반도체 칩.
  23. 제1항에 있어서,
    상기 제 1 도전성 비아들은 폴리머 코어 및 상기 폴리머 코어 주위의 도체 자켓(conductor jacket)을 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  24. 제10항에 있어서,
    상기 제 1 도전성 비아들은 폴리머 코어 및 상기 폴리머 코어 주위의 도체 자켓을 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  25. 용장성 실리콘 관통 비아를 구비한 반도체 칩의 제조 방법으로서,
    제 1 다수의 도전성 비아들을 제 1 반도체 칩의 층에 형성하는 단계, 상기 제 1 다수의 도전성 비아들은 제 1 단부들, 제 2 단부들, 폴리머 코어, 및 상기 폴리머 코어 주위의 도체 자켓을 포함하며; 그리고
    상기 제 1 다수의 도전성 비아들의 제 1 단부들과 옴 접촉하는 제 1 도체 패드를 형성하는 단계
    를 포함하는 반도체 칩의 제조 방법.
KR1020137007011A 2010-09-09 2011-09-09 용장성 실리콘 관통 비아를 구비한 반도체 칩 및 그 제조방법 KR101850121B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/878,542 2010-09-09
US12/878,542 US9437561B2 (en) 2010-09-09 2010-09-09 Semiconductor chip with redundant thru-silicon-vias
PCT/US2011/051027 WO2012034034A1 (en) 2010-09-09 2011-09-09 Semiconductor chip with redundant thru-silicon-vias

Publications (2)

Publication Number Publication Date
KR20130097766A KR20130097766A (ko) 2013-09-03
KR101850121B1 true KR101850121B1 (ko) 2018-04-19

Family

ID=44653600

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137007011A KR101850121B1 (ko) 2010-09-09 2011-09-09 용장성 실리콘 관통 비아를 구비한 반도체 칩 및 그 제조방법

Country Status (5)

Country Link
US (3) US9437561B2 (ko)
EP (1) EP2614523B1 (ko)
JP (1) JP6013336B2 (ko)
KR (1) KR101850121B1 (ko)
WO (1) WO2012034034A1 (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5826532B2 (ja) * 2010-07-15 2015-12-02 新光電気工業株式会社 半導体装置及びその製造方法
US8314498B2 (en) * 2010-09-10 2012-11-20 Aptina Imaging Corporation Isolated bond pad with conductive via interconnect
WO2013057886A1 (ja) * 2011-10-17 2013-04-25 パナソニック株式会社 集積回路、マルチコアプロセッサ装置及び集積回路の製造方法
US9030010B2 (en) * 2012-09-20 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices and methods
US8866287B2 (en) * 2012-09-29 2014-10-21 Intel Corporation Embedded structures for package-on-package architecture
CN104037149A (zh) * 2013-03-05 2014-09-10 飞思卡尔半导体公司 引线框和基板半导体封装
US20160225694A1 (en) * 2013-06-27 2016-08-04 Hans-Joachim Barth High conductivity high frequency via for electronic systems
JP2015041691A (ja) * 2013-08-21 2015-03-02 株式会社東芝 半導体装置および半導体装置の製造方法
US9405468B2 (en) 2014-05-13 2016-08-02 Globalfoundries Inc. Stacked memory device control
US9389972B2 (en) 2014-05-13 2016-07-12 International Business Machines Corporation Data retrieval from stacked computer memory
KR101640076B1 (ko) * 2014-11-05 2016-07-15 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨의 칩 적층형 패키지 및 이의 제조 방법
US9515017B2 (en) 2014-12-18 2016-12-06 Intel Corporation Ground via clustering for crosstalk mitigation
US9515035B2 (en) 2014-12-19 2016-12-06 International Business Machines Corporation Three-dimensional integrated circuit integration
CN105990282B (zh) * 2015-02-27 2019-03-01 华为技术有限公司 一种转接板及电子组件
US10068181B1 (en) 2015-04-27 2018-09-04 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafer and methods for making the same
US10090251B2 (en) 2015-07-24 2018-10-02 Infineon Technologies Ag Semiconductor chip having a dense arrangement of contact terminals
US10236245B2 (en) * 2016-03-23 2019-03-19 Dyi-chung Hu Package substrate with embedded circuit
WO2018125069A1 (en) * 2016-12-28 2018-07-05 Intel Corporation Methods of forming substrate interconnect structures for enhanced thin seed conduction
US11121301B1 (en) 2017-06-19 2021-09-14 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafers and their methods of manufacture
US11276727B1 (en) 2017-06-19 2022-03-15 Rigetti & Co, Llc Superconducting vias for routing electrical signals through substrates and their methods of manufacture
KR102019355B1 (ko) 2017-11-01 2019-09-09 삼성전자주식회사 반도체 패키지
KR102498883B1 (ko) 2018-01-31 2023-02-13 삼성전자주식회사 전류를 분산시키는 관통 전극들을 포함하는 반도체 장치
TWI705547B (zh) * 2019-03-12 2020-09-21 力成科技股份有限公司 晶片封裝結構及其製造方法
US11515173B2 (en) * 2019-12-27 2022-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing
US11955417B2 (en) 2021-12-14 2024-04-09 Industrial Technology Research Institute Electronic device having substrate with electrically floating vias

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006237524A (ja) * 2005-02-28 2006-09-07 Oki Electric Ind Co Ltd 貫通電極およびその製造方法、並びにその貫通電極を有するパッケージ基台および半導体チップ
WO2007024009A1 (en) 2005-08-26 2007-03-01 Honda Motor Co., Ltd. Semiconductor integrated circuit device and method for manufacturing same
US20080237806A1 (en) 2007-03-28 2008-10-02 Elpida Memory, Inc. Through-electrode and semiconductor device
US20090294983A1 (en) 2008-06-03 2009-12-03 Micron Technology, Inc. Hybrid conductive vias including small dimension active surface ends and larger dimension back side ends, semiconductor devices including the same, and associated methods

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6124240A (ja) 1984-07-13 1986-02-01 Toshiba Corp 半導体基板
US6355950B1 (en) * 1998-09-23 2002-03-12 Intel Corporation Substrate interconnect for power distribution on integrated circuits
US6352923B1 (en) * 1999-03-01 2002-03-05 United Microelectronics Corp. Method of fabricating direct contact through hole type
JP4123682B2 (ja) * 2000-05-16 2008-07-23 セイコーエプソン株式会社 半導体装置及びその製造方法
US7345350B2 (en) * 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
US20070032059A1 (en) * 2005-08-02 2007-02-08 Harry Hedler Method of manufacturing a semiconductor structure having a wafer through-contact and a corresponding semiconductor structure
US20070045844A1 (en) * 2005-08-24 2007-03-01 Andry Paul S Alpha particle shields in chip packaging
JP4415984B2 (ja) 2006-12-06 2010-02-17 ソニー株式会社 半導体装置の製造方法
JP4534096B2 (ja) 2007-04-12 2010-09-01 ローム株式会社 半導体チップおよびその製造方法、ならびに半導体装置
US8134235B2 (en) * 2007-04-23 2012-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional semiconductor device
KR101052870B1 (ko) * 2008-04-21 2011-07-29 주식회사 하이닉스반도체 관통 전극, 이를 갖는 회로 기판, 이를 갖는 반도체 패키지및 반도체 패키지를 갖는 적층 반도체 패키지
JP2009295616A (ja) 2008-06-02 2009-12-17 Philtech Inc シリコン基板、デバイスの製造方法、デバイスおよびテスト方法
US8288872B2 (en) 2008-08-05 2012-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via layout
JP2010135348A (ja) 2008-12-02 2010-06-17 Panasonic Corp 貫通電極形成方法
US8232137B2 (en) * 2009-12-10 2012-07-31 Intersil Americas Inc. Heat conduction for chip stacks and 3-D circuits
US20110193212A1 (en) * 2010-02-08 2011-08-11 Qualcomm Incorporated Systems and Methods Providing Arrangements of Vias

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006237524A (ja) * 2005-02-28 2006-09-07 Oki Electric Ind Co Ltd 貫通電極およびその製造方法、並びにその貫通電極を有するパッケージ基台および半導体チップ
WO2007024009A1 (en) 2005-08-26 2007-03-01 Honda Motor Co., Ltd. Semiconductor integrated circuit device and method for manufacturing same
US20080237806A1 (en) 2007-03-28 2008-10-02 Elpida Memory, Inc. Through-electrode and semiconductor device
US20090294983A1 (en) 2008-06-03 2009-12-03 Micron Technology, Inc. Hybrid conductive vias including small dimension active surface ends and larger dimension back side ends, semiconductor devices including the same, and associated methods

Also Published As

Publication number Publication date
EP2614523A1 (en) 2013-07-17
JP6013336B2 (ja) 2016-10-25
US20160365335A1 (en) 2016-12-15
EP2614523B1 (en) 2020-11-25
CN103098204A (zh) 2013-05-08
KR20130097766A (ko) 2013-09-03
US20230031099A1 (en) 2023-02-02
JP2013538460A (ja) 2013-10-10
WO2012034034A1 (en) 2012-03-15
US9437561B2 (en) 2016-09-06
US11469212B2 (en) 2022-10-11
US20120061821A1 (en) 2012-03-15

Similar Documents

Publication Publication Date Title
KR101850121B1 (ko) 용장성 실리콘 관통 비아를 구비한 반도체 칩 및 그 제조방법
JP2013538460A5 (ko)
TWI416693B (zh) 半導體裝置及其製造方法
JP6263573B2 (ja) 積層電子デバイスとその製造方法
JP5779652B2 (ja) 補強シリコン貫通ビアを備える半導体チップ
JP4575782B2 (ja) ３次元デバイスの製造方法
KR101060862B1 (ko) 인터포저 및 그의 제조방법
TWI517273B (zh) 具有支撐終端墊的半導體晶片
US20080233677A1 (en) Semiconductor device and method of manufacturing the same
US8704353B2 (en) Thermal management of stacked semiconductor chips with electrically non-functional interconnects
TW201709474A (zh) 內建散熱座之散熱增益型面朝面半導體組體及製作方法
JP2005209689A (ja) 半導体装置及びその製造方法
US20130256913A1 (en) Die stacking with coupled electrical interconnects to align proximity interconnects
KR20130140643A (ko) 중합체성 충전재 트렌치를 갖는 반도체 칩 디바이스
KR20100102635A (ko) 언더 범프 라우팅 층 방법 및 장치
TWI736100B (zh) 具高密度線路的基板結構及其製法
CN113658873A (zh) 半导体系统封装及其制造方法
US20110147058A1 (en) Electronic device and method of manufacturing electronic device
US9263376B2 (en) Chip interposer, semiconductor device, and method for manufacturing a semiconductor device
JP2013521669A (ja) 支えられたアンダーフィルを有する回路板
JP2013504862A (ja) 階段配置バンプ構造を伴う半導体チップ
TW200939442A (en) Semiconductor chip having TSV (through silicon via) and stacked assembly including the chips
JP4528018B2 (ja) 半導体装置及びその製造方法
TWI611530B (zh) 具有散熱座之散熱增益型面朝面半導體組體及製作方法
US20130256895A1 (en) Stacked semiconductor components with universal interconnect footprint

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right