JP2013504862A - 階段配置バンプ構造を伴う半導体チップ - Google Patents

階段配置バンプ構造を伴う半導体チップ Download PDF

Info

Publication number
JP2013504862A
JP2013504862A JP2012528203A JP2012528203A JP2013504862A JP 2013504862 A JP2013504862 A JP 2013504862A JP 2012528203 A JP2012528203 A JP 2012528203A JP 2012528203 A JP2012528203 A JP 2012528203A JP 2013504862 A JP2013504862 A JP 2013504862A
Authority
JP
Japan
Prior art keywords
solder
semiconductor chip
conductor
conductor structure
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012528203A
Other languages
English (en)
Inventor
アール． トーパシオ ローデン
セン ロウ イップ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ATI Technologies ULC
Original Assignee
ATI Technologies ULC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ATI Technologies ULC filed Critical ATI Technologies ULC
Publication of JP2013504862A publication Critical patent/JP2013504862A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03612—Physical or chemical etching by physical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03614—Physical or chemical etching by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05016—Shape in side view
    • H01L2224/05018—Shape in side view being a conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H01L2224/1132—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H01L2924/35121—Peeling or delaminating

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

【解決手段】
種々の半導体チップ入力／出力構造及びそれを作製する方法が開示される。ある態様においては、半導体チップの第１の側上に第１の導体構造を形成することと、第１の導体構造に電気的に接触する第２の導体構造を形成することと、を含む製造の方法が提供される。第２の導体構造は、半田構造に結合されるように適合させられており、また少なくとも２つのトレッドを有する階段配置を含む。
【選択図】図４

Description

この発明は概して半導体処理に関し、より特定的には半導体チップ半田バンプパッド及びその作製の方法に関する。
半導体チップを半導体チップパッケージ基板等の回路板に実装するために、フリップチップ実装スキームが何十年にわたり用いられてきた。多種多様な従来のフリップチップにおいて、半導体チップの入力／出力（Ｉ／Ｏ）サイトと回路板の対応するＩ／Ｏサイトとの間で多数の半田接合が確立される。１つの従来の処理においては、半導体チップの所与のＩ／Ｏサイト又はパッドには半田バンプが金属学的に接合され、また回路板の対応するＩ／Ｏサイトには所謂プリ半田(pre-solder)が金属学的に接続される。その後に、半田バンプとプリ半田は接近させられ、そして半田バンプ及びプリ半田の一方又は両方をリフローする熱処理にさらされて、必要な半田接合を確立する。
１つの従来の処理においては、半導体チップの特定のＩ／Ｏサイトへの半田バンプの接続は、そのＩ／Ｏサイトに最も近い半導体チップの最上層誘電体膜に開口を形成すること及びその後に金属を堆積させてアンダーバンプメタライゼーション(under bump metallization)（ＵＢＭ）構造を確立することを伴う。半田バンプは次いで、リフローによってＵＢＭ構造に金属学的に接合される。この従来のＵＢＭ構造は、ベース、側壁、及び誘電体膜上に位置する上部フランジを含む。
フリップチップ半田接合は、熱膨張係数の不整合、延性差、及び回路板の反り等の種々の原因からの機械的な応力にさらされることがある。そのような応力は、上述した従来のＵＢＭ構造を曲げモーメントの影響下に置き得る。応力はダイのエッジ及び角で最大になりまたダイ中央に近づくに従って低下する傾向があるという点において、影響はやや方向性のものである。この所謂エッジ効果に関連する曲げモーメントは、ＵＢＭ構造の直下の誘電体膜に応力を与え、これが十分に大きい場合には破壊を生じさせる可能性がある。
本発明は、上述した１つ以上の不都合の影響を克服し又は低減することに向けられている。
本発明の実施形態の１つの態様によると、半導体チップの第１の側上に第１の導体構造を形成することと、第１の導体構造に電気的に接触する第２の導体構造を形成することと、を含む製造の方法が提供される。第２の導体構造は、半田構造に結合されるように適合させられており、また少なくとも２つのトレッドを有する階段配置を含む。
本発明の実施形態の別の態様によると、半導体チップの第１の側上に位置する第１の導体構造に第１の半田構造を結合することを含む、半導体チップを回路板に結合する方法が提供される。第１の導体構造は、少なくとも２つのトレッドを有する階段配置を含む。第１の半田構造は回路板に結合される。
本発明の実施形態の別の態様によると、第１の側及び第１の側に対向する第２の側を有する半導体チップを含む装置が提供される。第１の導体構造は、第１の側上にあり且つ半田構造に結合されるように適合させられている。第１の導体構造は、少なくとも２つのトレッドを有する階段配置を含む。
本発明の前述の及び他の利益は、以下の詳細な説明を読む場合及び図面を参照する場合に明らかになるはずである。
図１は回路板上に実装される半導体チップを含む半導体チップデバイスの例示的な実施形態の斜視図である。
図２は断面２−２についての図１に対する断面図である。
図３は従来の半田接合の一部分の断面図である。
図４は図２の一部分をより大きな倍率で示す図である。
図５は半導体チップの導体構造への開口の例示的な形成を示す断面図である。
図６は図５と同様の断面図であるが、絶縁層及びマスクの適用を示す断面図である。
図７は図６と同様の断面図であるが、絶縁層内の開口の形成を示す断面図である。
図８は図７と同様の断面図であるが、階段配置を伴う開口内の別の導体構造の形成を示す断面図である。
図９は図８の階段配置導体構造の平面図である。
図１０は図８と同様の断面図であるが、階段導体構造上への半田構造の形成を模式的に示す断面図である。
半導体チップの種々の実施形態がここに説明される。１つの例は、２つ以上のトレッド(treads)を伴う階段配置と共に作製されるＵＢＭ構造等の半田バンプ接続構造を含む。階段配置は、半田接合からの応力をより大きな面積にわたって拡散させ、下層の不動態積層物損傷の可能性を低減する。付加的な詳細が以下に説明される。
以下に説明される図面において、同一の要素が２つ以上の図に現れる場合には、参照番号は概して繰り返される。図面の特に図１を参照すると、回路板２０上に実装される半導体チップ１５を含む半導体チップデバイス１０の例示的な実施形態の斜視図が示されている。半導体チップ１５と回路板２０の間には、アンダーフィル材質層２５がある。半導体チップ１５は、電子機器に用いられる無数にある様々な種類の回路デバイス、例えばマイクロプロセッサ、グラフィクスプロセッサ、組み合わせに係るマイクロプロセッサ／グラフィクスプロセッサ、特定用途向け集積回路、メモリデバイス等の任意のものであってよく、そして単一若しくは多重コアであってよく又は追加的なダイと共に積層されていてもよい。半導体チップ１５は、シリコン又はゲルマニウム等のバルク半導体、あるいは絶縁体上シリコン(silicon-on-insulator)材質等の絶縁体材質上の半導体から構成されていてよい。半導体チップ１５は、回路板２０にフリップチップ実装され、そして半田接合又は他の構造（図１には見えないが図２以降に示される）によって回路板２０と電気的に接続されている。
回路板２０は、半導体チップパッケージ基板、回路カード、又は実際上は任意の他の種類のプリント回路板であってよい。モノリシック構造が回路板２０のために用いられ得るが、より典型的な構造はビルドアップ設計を利用するであろう。この点において、回路板２０は、その上に１つ以上のビルドアップ層が形成され且つその下方に追加的な１つ以上のビルドアップ層が形成される中央コアから構成され得る。コアそれ自体は、１つ以上の層の積層物から構成され得る。そのような配置の１つの例は所謂「２−２−２」配置と称されることがあり、この場合、２つのビルドアップ層の２セットの間に単一層コアが積層される。半導体チップパッケージ基板として実装される場合、回路板２０内の層の数は４乃至１６以上に変わり得るが、４層未満が用いられることもある。所謂「コアレス」設計もまた用いられ得る。回路基板２０の層は、金属相互接続が組み込まれる種々の周知のエポキシ類等の絶縁性材質から構成され得る。ビルドアップ以外の多重層構成が用いられることもある。随意的に、回路板２０は、周知のセラミックス又はパッケージ基板若しくは他のプリント回路板に適した他の材質から構成され得る。
半導体チップ１５と図示しない別の回路デバイスとの間で電力、接地、及び信号の伝達を提供するために、回路板２０には多数の導体トレース及びビア並びに他の構造が設けられている。これらの伝達を容易にするために、回路板２０には、ピングリッドアレイ、ボールグリッドアレイ、ランドグリッドアレイ又は他の種類の相互接続スキームの形態にある入力／出力が設けられていることがある。
半導体チップ１５の追加的な詳細は図２と併せて説明されることになり、図２は断面２−２についての図１に対する断面図である。図２に移る前に、断面において示されることになるパッケージ１０の部分の正確な位置を示すことが有用であろう。断面２−２はエッジ３０を含む半導体チップ１５の小部分を通っていることに留意されたい。この背景で改めて図２に注目する。上述したように、半導体チップ１５は、バルク半導体又は絶縁体上半導体構造として構成され得る。この例示的な実施形態においては、半導体チップ１５は、バルク半導体層３５及び半導体デバイス層４０を含むバルク半導体として実装される。半導体デバイス層４０は、半導体チップ１５のための機能を提供する種々の回路を含み、そして典型的には、半導体チップ１５への及び半導体チップ１５からの電力、接地及び信号の伝達を容易にする多数のメタライゼーション層及び／又は他の種類の導体層を含むであろう。半導体デバイス層４０上には誘電体積層層４５が形成されており、誘電体積層層４５は絶縁材質の多重層から構成され得る。誘電体積層層４５に関する更なる詳細は、後続の図面と併せて説明されることになる。半導体チップ１５は、キャリア基板２０にフリップチップ実装されてよく、そして多数の半田構造又は接合によってキャリア基板２０と電気的に接続されてよく、それらのうちの２つが見えておりそれぞれ符合５０及び５５で表されている。断面２−２の位置に起因して半田接合５５はその一部分のみが見えている。
半田接合５０の以下の説明は他の半田接合の例示でもある。半田接合５０は半田構造又はバンプ６０を含み、半田構造又はバンプ６０は、プリ半田(pre-solder)と称されることもある別の半田構造６５に金属学的に接合される。半田バンプ６０及びプリ半田６５は、半田リフロー処理によって金属学的に接合される。不規則線７０は、リフローの後の半田バンプ６０及びプリ半田６５の間の仮想境界を示す。しかし、当業者であれば、そのような境界７０は顕微鏡検査によっても容易には殆ど見えないことを理解するはずである。半田バンプ６０は、種々の鉛ベースの又は無鉛の半田から構成されてよい。例示的な鉛ベースの半田は、約６３％Ｓｎ及び３７％Ｐｂのような共晶比率での又はその近くでの組成を有していてよい。無鉛の例は、錫・銀（約９７．３％Ｓｎ、２．７％Ａｇ）、錫・銅（約９９％Ｓｎ、１％Ｃｕ）、錫・銀・銅（約９６．５％Ｓｎ、３％Ａｇ、０．５％Ｃｕ）等を含む。プリ半田６５は同じ種類の材質から構成されてよい。随意的に、単一半田構造又は半田プラス導電ポスト配置が好ましい場合には、プリ半田６５はなくてよい。半田バンプ６０は、アンダーバンプメタライゼーション又はＵＢＭ構造とも称される導体構造７５に金属学的に接続される。他の箇所で更に詳細に説明されるように、ＵＢＭ構造７５には、種々の応力及び曲げモーメントに対する改善された耐性をもたらす階段配置が設けられていてよい。ＵＢＭ構造７５は、次いで、半導体チップ１５内の符号８０で示される別の導体構造又はパッドに電気的に接続されており、別の導体構造又はパッド８０は、半導体チップ１５内の複数のメタライゼーション層の一部であってよい。導体構造８０は再分配(redistribution)層又はＲＤＬ構造と称されることがある。導体構造８０は、電力、接地若しくは信号のための入力／出力サイトとして用いられてよく、又は他の構造に電気的に結ばれていないダミーパッドとして用いられてよい。プリ半田６５は同様に、半田マスク９０によって横方向に境界される導体８５に金属学的に接合されている。導体構造８５は、導体構造の多重層であってビアによって相互接続されると共に誘電体材質層によって囲まれているであろうものの一部を形成してよい。
アンダーフィル材質層２５が半導体チップ１５と基板２０の間に広がっており、半導体チップ１５、半田接合５０，５５等及び回路板２０の熱膨張係数（ＣＴＥ）の差の影響を低減している。アンダーフィル材質層２５は、例えば、シリカフィラー及びフェノール樹脂と混合されたエポキシ樹脂であってよく、半田接合５０及び５５を確立するためのリフロー処理の前又は後に堆積させられてよい。
種々の物理的処理が、半田バンプ６０とＵＢＭ構造７５の間の金属間接合に対する顕著な応力の原因になり得る。これらの応力の幾つかは、熱サイクルに際しての半導体チップ１５、回路板２０及びアンダーフィル材質層２５の間での歪率(strain rate)の差に起因している。差応力に対する別の寄与因子は、半田バンプ６０とプリ半田６５の間の延性差であろう。エッジ効果として知られる現象に起因して、これらの差応力及び結果としての歪は、半導体チップ１５のエッジ３０の近傍で最大になるであろうし、そしてエッジ３０から半導体チップ１５の中心に向かって矢印１００で示されるような方向において次第に減少するであろう。
ＵＢＭ構造７５の説明に役立てるために、破線楕円１０５で囲まれる図２の部分がより大きな倍率で図４に示されている。しかし、図４に本格的に移行する前に、半田接合及び導体パッド配置のための同様な従来の構造を対比させることは有用であろう。この点に関して図３を参照すると、従来の半田接合及び導体パッド配置の断面が示されている。関連する構造に及ぼされる種々の力を明確に示すために、図３においては断面ハッチングは示されていない。ここでは、半導体チップ１１０の小部分、バンプパッド１１５、誘電体積層物１２０、ポリマー材質層１２５、ＵＢＭ構造１３０、アンダーフィル材質層１３５、半田マスク１４０、導体パッド１４５、及び半導体チップパッケージ基板１５０の小部分の特徴が見えている。半田接合１５５は破線の図として示されている。半導体チップ１１０の中心に向かう方向は矢印１６０で示される。
製造、信頼性試験又はデバイス動作の間における基板１５０の反りに起因して、また主としてＣＴＥ不整合に起因して、基板１５０は、半田接合１５５を通して、下に向いている一連の矢印によって模式的に表される分配された荷重を与える。分配された荷重の大きさは、長さＬ１に沿って最大値ω１から最小値ω２まで変化し、ここでω１及びω２は単位長さあたりの力の次元にある。分配された荷重の合力Ｒ１はｘ軸上の点ｘ１に位置している。図３は断面図であるから、ＵＢＭ構造１３０に作用している分配された荷重は、線分配として現れる。実際上は、分配された荷重は面積分配になる。中心に向かう方向１６０におけるｘ軸に沿う距離の関数としてのω１からω２までの力の大きさの漸減は、ここでの背景技術の項で説明したエッジ効果に起因している。角点Ｂに対する合力Ｒ１の位置は、角点Ｂに関してＵＢＭ構造１３０に作用するモーメントＭ１を生じさせる。角点Ｂは、ＵＢＭ構造１３０の延性及び距離Ｌ１に依存して下向き且つ点Ｂに関するＵＢＭ構造１３０の不所望な旋回運動に対する回転中心(pivot point)として作用し得る。要するに、距離Ｌ１は、特に角点Ａの近傍での誘電体積層物１２０の層間剥離又は割れなしに屈曲し且つ曲げモーメントＭ１を受け入れることが可能な十分な延性をＵＢＭ構造１３０が欠如するほどには小さいであろう。
再び図２及び４に示される例示的な実施形態を参照する。図４は破線楕円１０５で囲まれる図２の部分をより大きな倍率で示している。この例示的な実施形態は、図３と共に従来の半田接合ＵＢＭ構造設計に併せて説明されたエッジ効果及びＣＴＥ不整合に伴う曲げモーメントの問題に対処するＵＢＭ構造７５のための構成を含む。図３における図示と同様に、種々の力が明瞭に見られ得るように、図４は特許図面において通常は存在するはずの伝統的な断面ハッチングを含まない。図４は半導体チップデバイス層４０の小部分、導体パッド８０、誘電体積層物４３、ポリマー材質層４５、ＵＢＭ構造７５、アンダーフィル材質２５、半田接合５０（破線で示される）、導体パッド８５、半田マスク９０、及び回路板２０の小部分を示していることが思い出されるべきである。尚、誘電体積層物はモノリシックであってよく又は多重層の積層物であってよい。例示的な実施形態においては、誘電体積層物は、例えば二酸化シリコン及び窒化シリコンの交互の層から構成され得る。
図３に示される従来の形態と同様に、この例示的な実施形態は、長さＬ２に沿って何らかの最大の大きさω３から最小値ω４まで変化するＵＢＭ構造７５上に分配された荷重を生じさせるであろうし、ここでω３及びω４は単位長さあたりの力の次元にある。合力Ｒ２はｘ軸上の点ｘ２に位置している。分配された荷重は基板２０の反り及び他のＣＴＥ効果に起因しており、またその大きさの変化は、矢印１００の方向におけるｘ軸に沿って半導体チップの中心に向かって生じる前述のエッジ効果に起因している。図４は断面図であるから、ＵＢＭ構造７５に作用している分配された荷重は、線分配として現れる。実際上は、分配された荷重は面積分配になる。角点Ｃに対する合力Ｒ２の位置は、角点Ｃに関してＵＢＭ構造７５に作用するモーメントＭ２を生じさせる。しかし、ＵＢＭ構造７５は階段配置を伴って作製されているので、角Ｄでだけでなく別の角点Ｅでも抗される。要するに、荷重はより長い長さ従って面積にわたって分配されるので、より小さな応力並びに誘電体積層物４３の層間剥離及び割れに対するより小さな可能性が結果としてもたらされる。階段配置は、ランディング(landing)１６３と、ランディング１６３から突出するライズ(rise)１６５と、ライズ１６５から延びるトレッド(tread)１６７と、トレッド１６７から突出する別のライズ１６９と、ライズ１６９から延びる別のトレッド１７０と、を含む。しかし、トレッドの数は３以上であってもよい。この例示的な実施形態においては、トレッド１６７はトレッド１７０よりも幅広であるが、２つのトレッド１６７及び１７０は長さが等しくてもよいし、あるいはトレッド１７０がトレッド１６７よりも幅広であってもよい。
例示的なＵＢＭ構造７５を製造するための例示的な方法は、図５、６、７、８、９及び１０を参照することによって理解されるであろうし、そして最初に図５を参照する。図５は、半導体チップデバイス層４０の小部分並びに導体パッド８０及び誘電体積層物４３を示す断面図である。尚、図５は、図２及び４に示される方位からひっくり返された半導体デバイス層４０及び導体パッド８０を示している。また、ここに説明される処理は、ウエハレベルで又はダイ毎ベースで行われ得ることが理解されるべきである。この段階では、導体構造８０及び誘電体積層物４３は既に形成されている。導体構造８０は、アルミニウム、銅、銀、金、チタン、高融点金属、高融点金属化合物、これらの合金、等の種々の導電材質から構成され得る。単一の構造である代わりに、導体パッド８０は、複数の金属層の積層物、例えばチタン層、ニッケル・バナジウム層及び銅層の順の積層物から構成されてもよい。別の実施形態においては、チタン層が銅層に覆われその上にニッケルの上部被覆が続いてよい。しかし、当業者であれば、多種多様な導電性材質が導体構造８０のために用いられ得ることを理解するはずである。金属材質を適用するための物理的気相堆積、化学的気相堆積、めっき等の周知の技術が用いられ得る。尚、付加的な導体構造が用いられてもよい。
誘電体積層物４３は、二酸化シリコン及び窒化シリコン等の誘電体材質の交互の層から構成されてよく、また周知の化学的気相堆積（ＣＶＤ）及び／若しくは酸化又は酸化技術によって形成されてよい。適切なリソグラフィマスク１７５が誘電体積層物４３上に形成されてよく、そして導体パッド８０に対して位置合わせされた適切な開口１８０が周知の方法によってパターニングされてよい。その後、誘電体積層物４３内に開口１８５を生成するために、１つ以上の材質除去ステップが行われてよい。例えば、材質除去ステップは、誘電体積層物４３のために選択された特定の材質に適する１つ以上のドライ及び／又はウエットエッチング処理を含んでいてよい。開口１８５を生成するための材質除去に次いで、灰化、溶剤剥離、等によってマスク１７５が剥離させられてよい。
図６を参照すると、ポリマー層４５が誘電体積層物４３上に形成される。ポリマー層４５は、ポリイミド、ベンゾシクロブテン等、又は窒化シリコン等の他の絶縁性材質から構成されてよく、そしてスピンコーティング、ＣＶＤ又は他の技術によって堆積させられてよい。層４５の適用は、典型的には誘電体積層物４３内の開口１８５を充填することになる。後で形成されるＵＢＭ構造のための階段状配置を生成するために、誘電体積層物４３内の開口１８５よりも幅広の開口がポリマー層４５内に確立される必要がある。このことは、ポリマー層４５の組成に応じて種々の方法で達成され得る。ポリマー層４５としてポリイミドを利用する例示的な実施形態においては、ポリイミドには光反応性の単一又は複数の化合物が注入されてよく、またポリマー層４５内の開口の所望の位置を覆うように適切な非接触マスク１９０が置かれてよい。次いでポリマー層４５は放射１９５にさらされる。マスク１９０で覆われていないポリマー層４５の部分は、現像剤溶液に不溶な状態になる。非接触マスク１９０は除去され、そしてポリマー層４５が現像されて図７に示されるような開口２００を生成する。ポリマー層４５が露光及び現像により材質除去することができない場合には、適切なリソグラフィマスクが適用されると共に開口２００を生成するためにエッチングが行われてよい。
図８を参照すると、堆積、めっき又は他の材質形成技術によってＵＢＭ構造７５が形成されてよい。実際上、導体構造８０に関して説明したのと同じ種類の材質及び技術が、ＵＢＭ構造７５に対しても用いられ得る。この例示的な実施形態においては、ＵＢＭ構造７５は、ポリマー層４５の表面にわたって銅をめっきして、その後のＵＢＭ構造７５だけを残す材質除去ステップによって形成されてよい。材質除去はウエット又はドライエッチングによってなされてよい。この段階で、ＵＢＭ構造７５は、前述したベース１６３、ライズ１６５及び１６９並びにトレッド１６７及び１７０を含む。ＵＢＭ構造７５は下層の導体パッド８０と金属学的接合を形成する。必要であれば、導体パッド８０の表面が十分に露出させられてＵＢＭ構造７５との金属学的接合を可能にすることを確実にするために、事前の自然酸化物除去エッチングが行われてよい。
図９はめっき及びそのエッチング画定の後のＵＢＭ構造７５の上面図である。この例示的な実施形態においては、ＵＢＭ構造７５は、図９に示されるように、概して八角形形状を有していてよい。ランディング１６３並びにトレッド１６７及び１７０が明確に見えており、またこれらは概して同じ八角形フットプリントを有していることに留意されたい。但し、実際上は八角形フットプリントの他にも任意の他の形状がＵＢＭ構造７５のために設けられてよい。
次いで図１０を参照すると、図２に示される半田バンプ６０になることになる半田２０５の堆積が模式的に示されている。図２に示される半田バンプ６０を確立するために、堆積させられる半田２０５に関して種々の処理が用いられてよい。１つの実施形態においては、プリンティング処理が用いられてよく、プリンティング処理は、ＵＢＭ構造７５上へのチタンのスパッタ蒸着と、その後のニッケル・バナジウム膜のブランケットスパッタリングと、その後の銅膜のブランケットスパッタリングと、を含む。この時点では、適切なリソグラフィマスク２１０がポリマー層４５に適用されていてよい。リソグラフィマスク２１０は、周知のリソグラフィ処理によって開口２２０を伴う形態にあってよい。次いで半田２０５がスクリーンプリンティング処理によって堆積させられる。代替的な例示的実施形態においては、めっき処理が用いられてよい。この際、チタン及び銅がＵＢＭ構造７５及びポリマー層４５上に順次ブランケットスパッタリングされてよい。次いで、図１０に示されるマスク２１０と同様の適切なリソグラフィマスクが開口を伴って形成されてＵＢＭ構造７５を露出させてよい。この段階でニッケルがＵＢＭ構造にめっきされてよく、そして半田２０５がニッケルにめっきされてよい。半田２０５のめっきの後にマスクは化学的に除去されてよく、図２に示される前述の半田バンプ６０が残ることになる。
ここに開示される任意の例示的な実施形態は、例えば半導体、磁気ディスク、光ディスク若しくは他の記憶媒体等のコンピュータ可読媒体内に置かれる命令又はコンピュータデータ信号としての命令において具現化されてよい。命令又はソフトウエアは、ここに開示される回路構成を合成し且つ／又はシミュレートすることが可能であってよい。例示的な実施形態においては、開示されている回路構成を合成するために、ケイデンス(Cadence)ＡＰＤ、アンコール(Encore)等の電子設計オートメーションプログラムが用いられてよい。結果として得られるコードは、開示されている回路構成を製造するために用いられてよい。
本発明は種々の修正及び代替的な形態を許容し得る一方で、特定の実施形態が例示の目的で図示され且つここに詳細に説明されてきた。しかし、本発明は開示される特定の形態に限定されることを意図されていないことが理解されるべきである。むしろ、本発明は、以下の添付の特許請求の範囲によって画定される本発明の精神及び範囲内にある全ての修正、均等なもの及び代替案を網羅するものである。

Claims (20)

  1. 半導体チップの第１の側上に第１の導体構造を形成することと、
    前記第１の導体構造に電気的に接触し且つ半田構造に結合されるように適合させられる第２の導体構造を形成することと、を備え、
    前記第２の導体構造は少なくとも２つのトレッドを有する階段配置を含む製造の方法。
  2. 前記半導体チップは前記第１の導体構造を覆って配置される誘電体積層物を含み、前記方法は、前記第１の導体構造への開口を形成することと、前記開口内に前記第２の導体構造を形成することと、を備える請求項１の方法。
  3. 前記第２の導体構造に半田構造を結合することを備える請求項１の方法。
  4. 前記半田構造は半田バンプ及び半田接合の１つを備える請求項１の方法。
  5. 前記半田構造に回路板を電気的に結合することを備える請求項１の方法。
  6. 前記回路板は半導体チップパッケージ基板を備える請求項５の方法。
  7. コンピュータ可読媒体に記憶される命令を用いて前記第１及び第２の導体構造を形成することを備える請求項１の方法。
  8. 前記第１の導体構造はダミーパッドを備える請求項１の方法。
  9. 半導体チップを回路板に結合する方法であって、
    前記半導体チップの第１の側上に位置する第１の導体構造であって少なくとも２つのトレッドを有する階段配置を含む第１の導体構造に第１の半田構造を結合することと、
    前記第１の半田構造を前記回路板に結合することと、を備える方法。
  10. 前記第１の半田構造は半田バンプ及び半田接合の１つを備える請求項９の方法。
  11. 前記第１の半田構造を前記回路板に結合することは、前記回路板に結合されるプリ半田に前記第１の半田構造を結合することを備える請求項９の方法。
  12. 前記回路板は半導体チップパッケージ基板を備える請求項９の方法。
  13. 第１の側及び前記第１の側に対向する第２の側を含む半導体チップと、
    前記第１の側上にあり且つ半田構造に結合されるように適合させられる第１の導体構造と、を備え、
    前記第１の導体構造は少なくとも２つのトレッドを含む階段配置を有する装置。
  14. 前記第１の導体構造に結合される半田構造を備える請求項１３の装置。
  15. 前記半田構造は半田バンプ及び半田接合の１つを備える請求項１４の装置。
  16. 前記半田構造に電気的に結合される回路板を備える請求項１４の装置。
  17. 前記回路板は半導体チップパッケージ基板を備える請求項１６の装置。
  18. 前記第１の導体構造に結合される前記半導体チップの第２の導体構造を備える請求項１３の装置。
  19. 前記第１の導体構造は入力／出力パッドを備える請求項１３の装置。
  20. 前記第１の導体構造はダミーパッドを備える請求項１３の装置。
JP2012528203A 2009-09-10 2010-09-09 階段配置バンプ構造を伴う半導体チップ Pending JP2013504862A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/557,336 2009-09-10
US12/557,336 US20110057307A1 (en) 2009-09-10 2009-09-10 Semiconductor Chip with Stair Arrangement Bump Structures
PCT/CA2010/001403 WO2011029185A1 (en) 2009-09-10 2010-09-09 Semiconductor chip with stair arrangement bump structures

Publications (1)

Publication Number Publication Date
JP2013504862A true JP2013504862A (ja) 2013-02-07

Family

ID=43647073

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012528203A Pending JP2013504862A (ja) 2009-09-10 2010-09-09 階段配置バンプ構造を伴う半導体チップ

Country Status (8)

Country Link
US (1) US20110057307A1 (ja)
EP (1) EP2476135A4 (ja)
JP (1) JP2013504862A (ja)
KR (1) KR20120073276A (ja)
CN (1) CN102576683A (ja)
IN (1) IN2012DN02966A (ja)
TW (1) TW201133667A (ja)
WO (1) WO2011029185A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI503904B (zh) * 2012-05-10 2015-10-11 Vanguard Int Semiconduct Corp 銲墊結構之製造方法
US9609746B1 (en) * 2015-12-14 2017-03-28 Unimicron Technology Corp. Circuit board structure and manufacturing method thereof
WO2020103708A1 (en) * 2018-11-20 2020-05-28 Changxin Memory Technologies, Inc. Copper pillar bump structure and fabricating method thereof

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6022792A (en) * 1996-03-13 2000-02-08 Seiko Instruments, Inc. Semiconductor dicing and assembling method
JP3070514B2 (ja) * 1997-04-28 2000-07-31 日本電気株式会社 突起電極を有する半導体装置、半導体装置の実装方法およびその実装構造
US6249044B1 (en) * 1999-06-17 2001-06-19 National Semiconductor Corp. Opaque metallization to cover flip chip die surface for light sensitive semiconductor devices
JP2001185845A (ja) * 1999-12-15 2001-07-06 Internatl Business Mach Corp <Ibm> 電子部品の製造方法及び該電子部品
US6300234B1 (en) * 2000-06-26 2001-10-09 Motorola, Inc. Process for forming an electrical device
JP3640876B2 (ja) * 2000-09-19 2005-04-20 株式会社ルネサステクノロジ 半導体装置及び半導体装置の実装構造体
JP4502496B2 (ja) * 2000-11-16 2010-07-14 富士通株式会社 Ｂｇａ実装時におけるはんだ形状評価方法及びｂｇａ実装時におけるはんだ形状評価装置及びｂｇａ実装時におけるはんだ形状評価プログラムを収納したコンピュータ読み取り可能な記録媒体
US6957413B1 (en) * 2002-06-27 2005-10-18 Advanced Micro Devices, Inc. System and method for specifying integrated circuit probe locations
US6756671B2 (en) * 2002-07-05 2004-06-29 Taiwan Semiconductor Manufacturing Co., Ltd Microelectronic device with a redistribution layer having a step shaped portion and method of making the same
US6953990B2 (en) * 2003-09-19 2005-10-11 Agilent Technologies, Inc. Wafer-level packaging of optoelectronic devices
KR100605315B1 (ko) * 2004-07-30 2006-07-28 삼성전자주식회사 집적회로 칩의 입출력 패드 구조
US20060068521A1 (en) * 2004-09-29 2006-03-30 Song-Hua Shi Method of fabricating microelectronic package using no-flow underfill technology and microelectronic package formed according to the method
WO2006075197A1 (en) * 2005-01-12 2006-07-20 Infineon Technologies Ag Flip-chip semiconductor packages and methods for their production
US20090065936A1 (en) * 2005-03-16 2009-03-12 Jenny Wai Lian Ong Substrate, electronic component, electronic configuration and methods of producing the same
US20070004079A1 (en) * 2005-06-30 2007-01-04 Geefay Frank S Method for making contact through via contact to an offset contactor inside a cap for the wafer level packaging of FBAR chips
US7449785B2 (en) * 2006-02-06 2008-11-11 Taiwan Semiconductor Manufacturing Co., Ltd. Solder bump on a semiconductor substrate
TWI316381B (en) * 2007-01-24 2009-10-21 Phoenix Prec Technology Corp Circuit board and fabrication method thereof
US7855397B2 (en) * 2007-09-14 2010-12-21 Nextreme Thermal Solutions, Inc. Electronic assemblies providing active side heat pumping
US7713861B2 (en) * 2007-10-13 2010-05-11 Wan-Ling Yu Method of forming metallic bump and seal for semiconductor device
US7713860B2 (en) * 2007-10-13 2010-05-11 Wan-Ling Yu Method of forming metallic bump on I/O pad
US8022543B2 (en) * 2008-03-25 2011-09-20 International Business Machines Corporation Underbump metallurgy for enhanced electromigration resistance
US7670939B2 (en) * 2008-05-12 2010-03-02 Ati Technologies Ulc Semiconductor chip bump connection apparatus and method
US7968446B2 (en) * 2008-10-06 2011-06-28 Wan-Ling Yu Metallic bump structure without under bump metallurgy and manufacturing method thereof

Also Published As

Publication number Publication date
EP2476135A4 (en) 2013-05-29
WO2011029185A1 (en) 2011-03-17
IN2012DN02966A (ja) 2015-07-31
EP2476135A1 (en) 2012-07-18
US20110057307A1 (en) 2011-03-10
CN102576683A (zh) 2012-07-11
TW201133667A (en) 2011-10-01
KR20120073276A (ko) 2012-07-04

Similar Documents

Publication Publication Date Title
TWI517273B (zh) 具有支撐終端墊的半導體晶片
KR101850121B1 (ko) 용장성 실리콘 관통 비아를 구비한 반도체 칩 및 그 제조방법
US7973408B2 (en) Semiconductor chip passivation structures and methods of making the same
US7994044B2 (en) Semiconductor chip with contoured solder structure opening
US9318457B2 (en) Methods of fabricating semiconductor chip solder structures
US20120326299A1 (en) Semiconductor chip with dual polymer film interconnect structures
US20110100692A1 (en) Circuit Board with Variable Topography Solder Interconnects
US8633599B2 (en) Semiconductor chip with underfill anchors
US20130256871A1 (en) Semiconductor chip device with fragmented solder structure pads
JP2013521669A (ja) 支えられたアンダーフィルを有する回路板
US20120261812A1 (en) Semiconductor chip with patterned underbump metallization
JP2013504862A (ja) 階段配置バンプ構造を伴う半導体チップ
US11335659B2 (en) Semiconductor chip with patterned underbump metallization and polymer film
TW202123349A (zh) 封裝結構及其製造方法