JP4502496B2 - Ｂｇａ実装時におけるはんだ形状評価方法及びｂｇａ実装時におけるはんだ形状評価装置及びｂｇａ実装時におけるはんだ形状評価プログラムを収納したコンピュータ読み取り可能な記録媒体 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＢＧＡ(Ball Grid Array)の二次実装後におけるはんだ形状不良を二次実装前に評価するＢＧＡ実装時におけるはんだ形状評価方法及びＢＧＡ実装時におけるはんだ形状評価装置及びＢＧＡ実装時におけるはんだ形状評価プログラムを収納したコンピュータ読み取り可能な記録媒体に関する。
【０００２】
近年、高集積化，高速化及びハイパワー化に対応でき、しかも低コストなパッケージ構造を有した半導体装置が求められている。
【０００３】
これらの要求に対処すべくファインピッチ化されたＦＢＧＡ(Fine pitch Ball Grid Array)タイプの半導体装置が開発され、各種の電子機器に使用され、注目されるようになってきている。また、ＦＢＧＡタイプの半導体装置の中でも、基板としてテープを用いることにより、更なるファインピッチ化を図ったものもある。 このようにファインピッチ化された半導体装置においても、実装基板に対して高い信頼性を持って実装する必要がある。
【０００４】
また、この信頼性評価のひとつとして、はんだボールの形状評価がある。このはんだボールの形状評価は、半導体装置を実装基板に実装した場合におけるはんだボールの形状を評価するものである。上記のようにはんだボールがファインピッチ化すると、このボール形状の評価も困難になる。よって、ボール形状の評価を容易かつ確実に行なう方法が望まれている。
【０００５】
【従来の技術】
図１は、ＦＢＧＡタイプのパッケージ構造を有する半導体装置１を示している。同図に示す半導体装置１は、大略するとテープ２，半導体チップ４，はんだボール６，及び封止樹脂８等により構成されている。
【０００６】
テープ２は例えばポリイミド樹脂により形成されており、その表面２ａには電極パターン１０，ボンディングパッド１２が形成されると共に、半導体チップ４が搭載される。電極パターン１０及びボンディングパッド１２は、テープ２に銅膜を形成した後、エッチング等により所定のパターンに形成したものである。また、電極パターン１０とボンディングパッド１２は、図示しない配線パターンにより電気的に接続されている。
【０００７】
また、半導体チップ４とボンディングパッド１２との間には、ワイヤ１４が配設されている。これにより、半導体チップ４と電極パターン１０は、ワイヤ１４，ボンディングパッド１２，及び配線パターンを介して電気的に接続された構成となっている。更に、また、テープ２の電極パターン１０と対向する位置には、テープ２を貫通するテープ開口１６が形成されている。
【０００８】
一方、テープ２の裏面２ｂには、はんだボール６が配設されている。このはんだボール６は、前記したテープ開口１６の形成位置に配設されており、このテープ開口１６を介して電極パターン１０に接合された構成とされている。即ち、はんだボール６は電極パターン１０に接合することにより、テープ２に固定された構成とされている。
【０００９】
このはんだボール６を電極パターン１０に接合する方法としては、先ず電パターン１０，テープ開口１６が形成されたテープ２を表裏逆とした後、テープ開口１６内にボール接合用半田ペースト１３（図５参照）を配設する。そして、このテープ開口１６に配設されたボール接合用半田ペースト１３上に球状のはんだボール６を載置し、次に加熱処理を行なうことによりはんだボール６及びボール接合用半田ペースト１３を溶融する。続いて、冷却処理を行なうことによりはんだを硬化させ、これによりはんだボール６を電極パターン１０に固着させる。この際、はんだはテープ開口１６内にも形成される。
【００１０】
以上の処理を実施することにより、はんだボール６は電極パターン１０に接合される。尚、はんだボール６のテープ開口１６より外部に突出した部分は、溶融時に発生する表面張力により自然に球状に形成される。
【００１１】
一方、上記構成とされた半導体装置１を実装基板３に実装するには、図２（Ａ）に示すように、実装基板３に形成されているランド１７に印刷等により実装用はんだペースト１９を配設しておき、その上ではんだボール６とランド１７とを位置決めしつつ、半導体装置１を実装基板３上に載置する。実装用はんだペースト１９ははんだ粒と共に粘性を有する有機剤が混入されており、この有機剤が接着剤の機能を奏して半導体装置１は実装基板３に仮止めされる。
【００１２】
続いて、半導体装置１が仮止めされた実装基板３をリフロー炉に通し加熱処理を行なう。これにより、はんだボール６及び実装用はんだペースト１９内のはんだ粒は溶融し、また実装用はんだペースト１９に含まれる有機剤は気化する。これにより、はんだボール６とランド１７ははんだ付けされ、半導体装置１は実装基板３に実装される。
【００１３】
【発明が解決しようとする課題】
とろこで、上記のように半導体装置１を実装基板３に実装した際、はんだボール６が適正にランド１７に接合されない場合がある。これについて、図２を用いて説明する。
前記したように、半導体装置１を実装基板３に実装するには、図２（Ａ）に示すように、ランド１７に実装用はんだペースト１９を配設しておき、その上ではんだボール６とランド１７とを実装用はんだペースト１９により仮止めしてリフロー処理を行なう。これにより、はんだボール６及び実装用はんだペースト１９内のはんだ粒は溶融する。
【００１４】
この際、テープ２に形成されたテープ開口１６の大きさ、はんだの総量，及びランド１７の大きさ等の選定が不適正であると、図２（Ｂ）に示すようにはんだの多くがランド１７側に流れ、はんだボール６がテープ開口１６内においてくびれた状態となる不良（以下、これをくびれ不良という）が発生したり、また、図２（Ｃ）に示すようにはんだボール６が電極パターン１０から離脱してしまう不良（以下、これをオープン不良という）が発生したりする。
【００１５】
このようなくびれ不良及びオープン不良が半導体装置１の実装時に発生すると、実装信頼性は大きく低下する。このため、半導体装置１を実装基板３に実装した際のはんだボール６の形状評価を行なうことが行なわれている。
【００１６】
従来、このはんだ形状評価は、実際に半導体装置１を実装基板３に実装した後、目視或いはＸ線写真等を用いて評価を行なっていた。従って、従来のはんだ形状評価方法では、実装前にはんだ形状の評価を行なうことができないため、不良が発生した場合には新たにはんだボール６を異なる大きさのものに取り替え、その上で再び実装して評価を行い、これをはんだ形状が適正となるまで繰り返し行なう必要があった。
【００１７】
このため、はんだ形状評価を行なうのに多大な時間を要するという問題点があった。また、上記のようにはんだ形状の評価は目視或いはＸ線写真等を用いていたため、評価精度が低いという問題点もあった。
【００１８】
本発明は上記の点に鑑みてなされたものであり、はんだ形状評価を実装前に正確かつ短時間で行ないうるＢＧＡ実装時におけるはんだ形状評価方法及びＢＧＡ実装時におけるはんだ形状評価装置及びＢＧＡ実装時におけるはんだ形状評価プログラムを収納したコンピュータ読み取り可能な記録媒体を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００２０】
請求項１記載の発明は、
ランドが形成された実装基板に対し、基板に形成された基板開口にはんだボールが配設されたＢＧＡ構造の半導体装置を実装した際、前記ランドにはんだ付けされる前記はんだボールの形状を評価するＢＧＡ実装時におけるはんだ形状評価方法であって、
はんだボール及び該はんだボールを接合するために用いられる全てのはんだのはんだ体積（Ｖ）を求める第１の手順と、
該第１の手順で求められた前記はんだ体積（Ｖ）及び前記ランドの半径（ｂ）に基づき、球面液滴形状を演算する第２の手順と、
該第２の手順で求められた球面液滴形状に基づき、当該球面液滴を横断したときにおける径寸法と、前記基板開口の開口径（ＴＤ）とが等しくなる前記球面液滴形状上の同径位置を求め、該同径位置から前記球面液滴形状の先端位置までの離間距離（Ｔ１）を求める第３の手順と、
前記基板の厚さ（Ｔ２）と前記第３の手順で求められた離間距離（Ｔ１）との比（Ｔ１／Ｔ２）を求める第４の手順と、
該第４の手順で求められた比（Ｔ１／Ｔ２）に基づき前記はんだボールの形状を評価する第５の手順とを有することを特徴とするものである。
【００２１】
また、請求項２記載の発明は、
請求項１記載のＢＧＡ実装時におけるはんだ形状評価方法において、
前記はんだボールに発生するボイドの体積を求める第６の手順と、
該第６の手順で求められた前記ボイドの体積に基づき、前記基板の厚さ（Ｔ２）を補正する第７の手順を設け、
かつ、前記第６の手順と前記第７の手順を、少なくとも前記第４の手順実施前に実施することを特徴とするものである。
【００２２】
また、請求項３記載の発明は、
請求項１または２記載のＢＧＡ実装時におけるはんだ形状評価方法において、
前記第１の手順における前記はんだ体積（Ｖ）は、
前記基板開口に前記はんだボール接合時に配設されるはんだペーストに含まれるはんだの体積（Ｖ１）と、前記はんだボールのはんだ体積（Ｖ２）と、前記半導体装置の実装時に前記ランドに配設されるはんだペーストに含まれるはんだの体積（Ｖ３）とを加算した値（Ｖ１＋Ｖ２＋Ｖ３）であることを特徴とするものである。
【００２３】
また、請求項４記載の発明は、
請求項１乃至３のいずれかに記載のＢＧＡ実装時におけるはんだ形状評価方法において、
前記第５の手順で前記比（Ｔ１／Ｔ２）に基づき前記はんだボールの形状を評価する際、予め実験で求められている前記比（Ｔ１／Ｔ２）と不良発生状態とが関連付けられた二元マップを用いて評価を行なうことを特徴とするものである。
【００２４】
また、請求項５記載の発明は、
ランドが形成された実装基板に対し、基板に形成された基板開口にはんだボールが配設されたＢＧＡ構造の半導体装置を実装した際、前記ランドにはんだ付けされる前記はんだボールの形状を評価するＢＧＡ実装時におけるはんだ形状評価装置であって、
はんだボール及び該はんだボールを接合するために用いられる全てのはんだのはんだ体積を求めるはんだ体積演算手段と、
該はんだ体積演算手段で求められた前記はんだ体積及び前記ランドの半径に基づき、球面液滴形状を演算する球面液滴形状演算手段と、
該球面液滴形状演算手段で求められた球面液滴形状に基づき、当該球面液滴を横断したときにおける径寸法と、前記基板開口の開口径（ＴＤ）とが等しくなる前記球面液滴形状上の同径位置を求め、該同径位置から前記球面液滴形状の先端位置までの離間距離（Ｔ１）を演算する離間距離演算手段と、
前記基板の厚さ（Ｔ２）と前記第３の手順で求められた離間距離（Ｔ１）との比（Ｔ１／Ｔ２）を求める比演算手段と、
該比演算手段で求められた比（Ｔ１／Ｔ２）に基づき前記はんだボールの形状を評価する評価手段とを有することを特徴とするものである。
【００２５】
また、請求項６記載の発明は、
請求項５記載のＢＧＡ実装時におけるはんだ形状評価装置において、
前記はんだボールに発生するボイドの体積を求めるボイド体積演算手段と、
該ボイド体積演算手段で求められた前記ボイドの体積に基づき、前記基板の厚さ（Ｔ２）を補正する補正手段とを設け、
かつ、前記ボイド体積演算手段と前記補正手段を、少なくとも前記比演算手段の実施前に実施することを特徴とするものである。
【００２６】
また、請求項７記載の発明は、
請求項５または６記載のＢＧＡ実装時におけるはんだ形状評価装置において、
前記はんだ体積演算手段における前記はんだ体積（Ｖ）の演算は、
前記基板開口に前記はんだボール接合時に配設されるはんだペーストに含まれるはんだの体積（Ｖ１）と、
前記はんだボールのはんだ体積（Ｖ２）と、
前記半導体装置の実装時に前記ランドに配設されるはんだペーストに含まれるはんだの体積（Ｖ３）とを加算（Ｖ１＋Ｖ２＋Ｖ３）する処理であることを特徴とするものである。
【００２７】
また、請求項８記載の発明は、
請求項５乃至７のいずれかに記載のＢＧＡ実装時におけるはんだ形状評価装置において、
前記評価手段が前記比（Ｔ１／Ｔ２）に基づき前記はんだボールの形状を評価する際、予め実験で求められている前記比（Ｔ１／Ｔ２）と不良発生状態とが関連付けられた二元マップを用いて評価を行なうことを特徴とするものである。
【００２８】
また、請求項９記載の発明は、
ランドが形成された実装基板に対し、基板に形成された基板開口にはんだボールが配設されたＢＧＡ構造の半導体装置を実装した際、前記ランドにはんだ付けされる前記はんだボールの形状評価をコンピュータに行なわせるためのＢＧＡ実装時におけるはんだ形状評価プログラムを収納したコンピュータ読み取り可能な記録媒体であって、
前記ＢＧＡ実装時におけるはんだ形状評価プログラムは、
はんだボール及び該はんだボールを接合するために用いられる全てのはんだのはんだ体積（Ｖ）を求める第１の手順と、
該第１の手順で求められた前記はんだ体積（Ｖ）及び前記ランドの半径（ｂ）に基づき、球面液滴形状を演算する第２の手順と、
該第２の手順で求められた球面液滴形状に基づき、当該球面液滴を横断したときにおける径寸法と、前記基板開口の開口径（ＴＤ）とが等しくなる前記球面液滴形状上の同径位置を求め、該同径位置から前記球面液滴形状の先端位置までの離間距離（Ｔ１）を求める第３の手順と、
前記基板の厚さ（Ｔ２）と前記第３の手順で求められた離間距離（Ｔ１）との比（Ｔ１／Ｔ２）を求める第４の手順と、
該第４の手順で求められた比（Ｔ１／Ｔ２）に基づき前記はんだボールの形状を評価する第５の手順とを有することを特徴とするものである。
【００２９】
更に、請求項１０記載の発明は、
請求項９記載のＢＧＡ実装時におけるはんだ形状評価プログラムを収納したコンピュータ読み取り可能な記録媒体において、
前記ＢＧＡ実装時におけるはんだ形状評価プログラムは、
前記はんだボールに発生するボイドの体積を求める第６の手順と、
該第６の手順で求められた前記ボイドの体積に基づき、前記基板の厚さ（Ｔ２）を補正する第７の手順とを更に有し、
かつ、前記第６の手順と前記第７の手順は、少なくとも前記第４の手順が実施される前に実施されることを特徴とするものである。
【００３０】
上記の各手段は、次のように作用する。
【００３１】
請求項１，５，及び９記載の発明によれば、
全てのはんだのはんだ体積（Ｖ），ランドの半径（ｂ），基板開口の開口径（ＴＤ）等の予め測定可能なパラメータに基づき、所定の演算処理によりはんだ形状の評価を行なうため、実際にはんだボールを実装基板に実装することなく、評価を行なうことができる。よって、実装前において、はんだ形状評価を正確かつ短時間で行なうことが可能となる。
【００３２】
また、請求項２，６，及び１０記載の発明によれば、
はんだボールに存在するボイドを基板の厚さに反映させることにより補正するため、はんだボールにボイドが存在していたといても、はんだ形状評価を正確に行なうことができる。
【００３３】
また、請求項３，７記載の発明のように、
第１の手順における前記はんだ体積（Ｖ）は、基板開口にはんだボール接合時に配設されるはんだペーストに含まれるはんだの体積（Ｖ１）と、はんだボールのはんだ体積（Ｖ２）と、半導体装置の実装時にランドに配設されるはんだペーストに含まれるはんだの体積（Ｖ３）とを加算した値（Ｖ１＋Ｖ２＋Ｖ３）として求めることができる。
【００３４】
更に、請求項４，８記載の発明によれば、前記比（Ｔ１／Ｔ２）に基づきはんだボールの形状を評価する際、予め実験で求められている比（Ｔ１／Ｔ２）と不良発生状態とが関連付けられた二元マップを用いて評価を行なうことにより、簡単な処理で確実にはんだ形状の評価を行なうことができる。
【００３５】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。 尚、以下の説明において、図１及び図２に示した構成と同一構成については同一符号を付して説明するものとする。
【００３６】
図３は、本発明の一実施例であるＢＧＡ実装時におけるはんだ形状評価装置２０（以下、はんだ形状評価装置という）を示している。はんだ形状評価装置２０は、主制御部２１，入出力制御部２２，入力装置２３，表示装置２４，出力装置２５，及び記憶装置２６等により構成されている。
【００３７】
主制御部２１はマイクロコンピュータとして構成されており、記憶装置２６に格納されたはんだ形状評価プログラムに従ってはんだ形状評価処理を行なう。また、入出力制御部２２は、後述する各装置２３〜２６と主制御部２１との間で情報の授受を行なうための制御処理を行なう。入力装置２３は、例えばキーボードであり、はんだ形状評価処理に必要とされる各種パラメータの入力処理等を行なう。
【００３８】
表示装置２４は、例えばＣＲＴであり、各種パラメータの入出力処理及びはんだ形状評価に必要な各種情報を表示する。出力装置２５は、例えばプリンターであり、はんだ形状の評価処理結果を印字するのに用いる。更に、記憶装置２６は、図４に示すはんだ形状評価プログラム、及び後述するはんだ形状判定値とテープ厚比との関係を示す二元マップ（図９参照）当が格納されている。
尚、図４に示すはんだ形状評価プログラムは、本発明に係る記録媒体に収納されており、記憶装置２６にはこの記録媒体から読み込まれたはんだ形状評価プログラムが格納される。
【００３９】
続いて、主制御部２１がはんだ形状評価プログラムに基づき実行するはんだ形状評価処理について、図４乃至図９を用いて説明する。
【００４０】
図４に示すはんだ形状評価処理が起動すると、ステップ１０（図では、ステップをＳと略称する）において、はんだ形状評価装置２０の操作者は入力装置２３を用いて、テープ２の厚さＴ２（以下、テープ厚という）、テープ開口１６の径寸法ＴＤ（以下、テープ開口径という）、実装基板３に形成されたランド１７の半径寸法ｂ（以下、実装基板ランド半径という）、はんだボール６の半径寸法ＢＤ、実装用はんだペースト１９の厚さＭＴの入力処理を行なう。
【００４１】
上記した各入力パラメータＴ２，ＴＤ，ｂ，ＢＤ，ＭＴは、実際にはんだボール６を実装基板３に実装する前に予め判っているパラメータである。この各入力パラメータＴ２，ＴＤ，ｂ，ＢＤ，ＭＴは、入出力制御部２２を介して主制御部２１に送信される。
【００４２】
上記のステップ１０の処理が終了すると、主制御部２１は入力された各入力パラメータＴ２，ＴＤ，ｂ，ＢＤ，ＭＴに基づき、はんだ体積Ｖの演算処理を実施する。このはんだ体積Ｖは，図５に示されるように、はんだボール６を電極パターン１０に接合する時にテープ開口１６に配設されるボール接合用はんだペースト１３に含まれるはんだの体積（Ｖ１）と、はんだボール６のはんだ体積（Ｖ２）と、実装時にランド１７に配設される実装用はんだペースト１９に含まれるはんだの体積（Ｖ３）とを加算した値（Ｖ１＋Ｖ２＋Ｖ３）として求められる。
【００４３】
具体的には、各はんだ体積Ｖ１，Ｖ２，Ｖ３は，次式により求められる。
【００４４】
Ｖ１=（ＴＤ2×Ｔ２×π）／４ …（１）
Ｖ２=（ＢＤ3×π）／６ …（２）
Ｖ３=（ｂ2×ＭＴ×π）／４ …（３）
従って、
Ｖ={（ＴＤ2×Ｔ１×π）／４}＋{（ＢＤ3×π）／６}＋{（ｂ2×ＭＴ×π）／４} …（４）
但し、以下の説明においては、実装用はんだペースト１９の半径と、実装基板ランド半径ｂは等しいものとして説明する。
【００４５】
ステップ１１においてはんだ体積Ｖの演算処理が終了すると、続いて主制御部２１は、ステップ１２において、はんだ球面液滴形状を計算する。ここで、はんだ球面液滴形状とは、はんだ体積Ｖのはんだをランド１７に溶融し接合させた場合の形状である。
【００４６】
図６は、はんだ球面液滴形状を示している。同図に示すように、はんだ球面液滴形状はランド１７と接合する部位においてはランド１７の形状に沿った形状（図中矢印Ａ−Ａ視した場合には円形）であり、その上部ははんだ溶融時に発生する表面張力により球形状となる。尚、以下の説明において、はんだ球面液滴形状を有したはんだを液滴形状はんだ６Ａというものとする。
【００４７】
いま、はんだ球面液滴形状の高さをｈとし、はんだ球面液滴形状とランド１７が接する外周縁における接触角度をθとすると、はんだ球面液滴形状は上記の（４）式により求められるはんだ体積Ｖと、実装基板ランド半径ｂに基づき、下式のように表すことができる。
【００４８】
【数１】
ステップ１２においてはんだ球面液滴形状の計算が終了すると、続いてステップ１３において、ステップ１２で求められた球面液滴形状に基づき、当該球面液滴を横断したときにおける径寸法と、テープ開口径ＴＤとが等しくなる球面液滴形状上の同径位置を求め、この同径位置から球面液滴形状の先端位置までの離間距離Ｔ１を求める処理を行なう。
このステップ１３の処理について、図６及び図７を用いて説明する。ステップ１３の処理は、図６示すはんだ球面液滴形状を有する液滴形状はんだ６Ａの上部より、直径ＴＤのテープ開口１６を有したテープ２を被せた際（図７に示す状態）、テープ開口１６が液滴形状はんだ６Ａと当接する位置（図７に矢印Ｂで示す）から液滴形状はんだ６Ａの先端部までの鉛直方向の離間距離Ｔ１を求めることと等価である。
【００４９】
液滴形状はんだ６Ａの球面形状を示す関数式は容易に求めることができ、またテープ開口１６の直径寸法ＴＤも既知の値であるため、図７に矢印Ｂで示す位置の座標は容易に求めることができる。従って、テープ開口１６が液滴形状はんだ６Ａと当接する位置Ｂから液滴形状はんだ６Ａの先端部までの離間距離Ｔ１も、容易に求めることができる。
【００５０】
続くステップ１４では、ステップ１３で求められた離間距離Ｔ１と、テープ２のテープ厚Ｔ２との比を求める。以下、この離間距離Ｔ１とテープ厚Ｔ２との比（Ｔ１／Ｔ２）をテープ厚比というものとする。
【００５１】
ここで、本発明者が実施したテープ厚比（Ｔ１／Ｔ２）とオープン不良の発生率（ボール落ち発生率）との関係を求めた実験について説明する。本発明者は、量産品である半導体装置１を用い、テープ厚比（Ｔ１／Ｔ２）の異なる各種半導体装置を実装基板に実装し、そのときに発生するボール落ち発生率を求めた。その結果を図８に示す。同図では、縦軸にボール落ち発生率を取り、横軸にテープ厚比を取っている。
【００５２】
同図より、テープ厚比０．７でボール落ちがわずかに発生し、テープ厚比が小さくなるほど、ボール落ち発生率が増加していることが判る。即ち、同図より、テープ厚比を用いてボール落ち発生の評価（即ち、はんだ形状評価）が行なえることが実証された。
【００５３】
図９は、図８示した実験結果より作成した、各テープ厚比に対するはんだ形状評価を示す二元マップである。本実施例では、（Ｔ１／Ｔ２）≧１．０である場合には、図８に示すようにはんだ形状が不良となりボール落ちが発生することがないため、判定としてＡＡの評価とした。これに対し、（Ｔ１／Ｔ２）＜０．３である場合には、図８に示すようにはんだ形状の不良が頻繁となりボール落ちが多数発生するため、判定としてＤの評価とした。また、ＡＡの評価とＤの評価の間に、Ａ〜Ｃの３段階の評価を加え、合計で５段階評価とした。このＡＡ〜Ｄで示されるはんだ形状評価は、テープ厚比（Ｔ１／Ｔ２）をパラメータとすることにより、図９に示す二元マップから得ることができる。
【００５４】
以上の事項に基づき、主制御部２１はステップ１５において、ステップ１４で求められたテープ厚比（Ｔ１／Ｔ２）に基づき記憶装置２６に格納されている図９に示す二元マップから、当該テープ厚比（Ｔ１／Ｔ２）に対応する評価を選定する。そして、ステップ１５で求められたはんだ形状評価の結果は、ステップ１６においては出力装置２５に表示されると共に、出力装置２５から出力される。これにより、図４に示すはんだ形状評価処理は終了する。
【００５５】
上記したように、本実施例によるはんだ形状評価処理は、全てのはんだのはんだ体積Ｖ，実装基板ランド半径ｂ，テープ開口径ＴＤ等の予め測定可能なパラメータに基づき、所定の演算処理によりはんだ形状の評価を行なうため、実際にはんだボール６を実装基板３に実装することなく評価を行なうことができる。よって、実装前において、はんだ形状評価を正確かつ短時間で行なうことが可能となる。また、設計段階で実装時におけるオープン不良、くびれ不良等の不良発生を実装前に評価することが可能となるため、オープン不良、くびれ不良等の発生のない信頼性の高い半導体装置１を設計段階で実現することができる。
【００５６】
ところで、はんだボール６には、ボイド（気泡）が発生することが知られており、このボイドがはんだボール６内に存在すると、オープン不良及びくびれ不良が発生し易くなる。これについて、図１０を用いて説明する。
【００５７】
図１０は、ボイド１５が存在するはんだボール６を実装基板３に実装する様子を示している。図１０（Ａ）に示すように、はんだボール６内にボイド１５が存在する場合、リフローにより加熱処理がされはんだボール６及び実装用はんだペースト１９が溶融すると、気泡であるボイド１５は、図１０（Ｂ）に示すように、溶融したはんだ内を上方に向け移動を開始する。
【００５８】
そして、ボイド１５がはんだボール６の外部に放出されると、この放出部はテープ開口１６内であるため、図１０（Ｃ）に示すようにテープ開口１６内における空隙部が増大し、またこれに伴いはんだボール６は下方に向け押し出されることとなる。即ち、ボイド１５がテープ開口１６内に放出されることにより、テープ開口１６内におけるはんだボール６は、いっそうくびれた状態となる。従って、ボイド１５がはんだボール６内に存在すると、図１０（Ｃ），（Ｄ）に示すように、オープン不良及びくびれ不良が発生し易くなる。
【００５９】
従って、正確なはんだ形状評価を行なうには、このボイド１５の影響をはんだ形状評価処理に反映させることが必要である。
ボイド１５の影響をはんだ形状評価処理に反映させるには、先ず予めはんだボール６に発生するボイド１５の体積（Ｖ４）を求めておく。このボイド１５の発生個数及びその体積は経験的に知られており、よって既知の値である。また、正確に実施するためには、はんだボール６のＸ線写真を取ることにより、直接的にボイド１５の体積Ｖ４を求めることとしてもよい。
【００６０】
このようにして求められたボイド１５の体積Ｖ４は、図４に示すステップ１４において、テープの厚さ（Ｔ２）を補正するのに用いられる。即ち、前記したように気泡であるボイド１５がテープ開口１６内に放出されると、ボイド１５の放出が無い場合にくらべ、テープ開口１６内の空隙は増大する。
【００６１】
従って、図１１に示すように、ボイド１５の体積Ｖ４分だけ、テープ開口１６の高さ（即ち、テープ厚Ｔ２）が増加（ΔＴ２だけ増加）したとみなすことにより、ボイド１５が存在していても、前記した図９の二元マップを用いてはんだ形状の評価を行なうことが可能となる。尚、ここでΔＴ２は、下式で示すことができる。
【００６２】
ΔＴ２＝（４×Ｖ４）／（ＴＤ2×π） …▲８▼
このように、はんだボール６に存在するボイド１５をテープ２のテープ厚Ｔ２に反映させる補正することにより、はんだボール６にボイド１５が存在していたといても、はんだ形状評価を正確に行なうことが可能となる。
【００６３】
尚、上記した実施例では、テープ厚比（Ｔ１／Ｔ２）に基づきはんだ形状評価を行なう構成としたが、はんだ形状評価はテープ厚比（Ｔ１／Ｔ２）に限らず、体積比によってもはんだ形状の評価を行なうことは可能である。ここで、体積比とは、図７に示すＢ−Ｂ線で示す位置より上部に位置する液滴形状はんだ６Ａの体積Ｖ１と、テープ開口１６の体積Ｖ２との比（Ｖ１／Ｖ２）として求められる。また、液滴形状はんだ６Ａの体積Ｖ１、及びテープ開口１６の体積Ｖ２は、下式により求めることができる。
【００６４】
【数２】
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することかできる。
【００６５】
請求項１，３，５，７及び９記載の発明によれば、実際にはんだボールを実装基板に実装することなく評価を行なうことができるため、実装前においてはんだ形状評価を正確かつ短時間で行なうことが可能となる。これにより、設計段階で実装時におけるオープン不良、くびれ不良等の不良発生を実装前に評価することが可能となり、よってオープン不良、くびれ不良等の発生のない信頼性の高い半導体装置を実現することができる。
【００６６】
また、請求項２，請求項６，及び請求項１０記載の発明によれば、はんだボールにボイドが存在していたといても、はんだ形状評価を正確に行なうことができる。
【００６７】
更に、請求項４，請求項８記載の発明によれば、予め実験で求められている比（Ｔ１／Ｔ２）と不良発生状態とが関連付けられた二元マップを用いて評価を行なうため、簡単な処理で確実にはんだ形状の評価を行なうことができる。
【図面の簡単な説明】
【図１】本発明の一実施例であるはんだ形状評価方法を適用する半導体装置の一例を示す図である。
【図２】はんだの接続不良が発生する理由を説明するための図である。
【図３】本発明の一実施例であるはんだ形状評価装置の構成図である。
【図４】本発明の一実施例であるはんだ形状評価装置が実施するはんだ形状評価処理を示すフローチャートである。
【図５】図４におけるステップ１１の処理を説明するための図である。
【図６】図４におけるステップ１２の処理を説明するための図である。
【図７】図４におけるステップ１３の処理を説明するための図である。
【図８】ボール落ち発生率とテープ厚比との関係を示す図である。
【図９】図４におけるステップ１５の評価処理で用いるマップを示す図である。
【図１０】はんだボールにボイドが発生した場合に生ずる現象を説明するための図である。
【図１１】ボイドが発生した場合におけるはんだ形状評価処理を説明するための図である。
【符号の説明】
１ 半導体装置
２ テープ
３ 実装基板
６ はんだボール
１０ 電極パターン
１３ ボール接合用はんだペースト
１５ ボイド
１６ テープ開口
１７ ランド
１９ 実装用はんだペースト
２０ はんだ形状評価装置
【発明の属する技術分野】
本発明は、ＢＧＡ(Ball Grid Array)の二次実装後におけるはんだ形状不良を二次実装前に評価するＢＧＡ実装時におけるはんだ形状評価方法及びＢＧＡ実装時におけるはんだ形状評価装置及びＢＧＡ実装時におけるはんだ形状評価プログラムを収納したコンピュータ読み取り可能な記録媒体に関する。
【０００２】
近年、高集積化，高速化及びハイパワー化に対応でき、しかも低コストなパッケージ構造を有した半導体装置が求められている。
【０００３】
これらの要求に対処すべくファインピッチ化されたＦＢＧＡ(Fine pitch Ball Grid Array)タイプの半導体装置が開発され、各種の電子機器に使用され、注目されるようになってきている。また、ＦＢＧＡタイプの半導体装置の中でも、基板としてテープを用いることにより、更なるファインピッチ化を図ったものもある。 このようにファインピッチ化された半導体装置においても、実装基板に対して高い信頼性を持って実装する必要がある。
【０００４】
また、この信頼性評価のひとつとして、はんだボールの形状評価がある。このはんだボールの形状評価は、半導体装置を実装基板に実装した場合におけるはんだボールの形状を評価するものである。上記のようにはんだボールがファインピッチ化すると、このボール形状の評価も困難になる。よって、ボール形状の評価を容易かつ確実に行なう方法が望まれている。
【０００５】
【従来の技術】
図１は、ＦＢＧＡタイプのパッケージ構造を有する半導体装置１を示している。同図に示す半導体装置１は、大略するとテープ２，半導体チップ４，はんだボール６，及び封止樹脂８等により構成されている。
【０００６】
テープ２は例えばポリイミド樹脂により形成されており、その表面２ａには電極パターン１０，ボンディングパッド１２が形成されると共に、半導体チップ４が搭載される。電極パターン１０及びボンディングパッド１２は、テープ２に銅膜を形成した後、エッチング等により所定のパターンに形成したものである。また、電極パターン１０とボンディングパッド１２は、図示しない配線パターンにより電気的に接続されている。
【０００７】
また、半導体チップ４とボンディングパッド１２との間には、ワイヤ１４が配設されている。これにより、半導体チップ４と電極パターン１０は、ワイヤ１４，ボンディングパッド１２，及び配線パターンを介して電気的に接続された構成となっている。更に、また、テープ２の電極パターン１０と対向する位置には、テープ２を貫通するテープ開口１６が形成されている。
【０００８】
一方、テープ２の裏面２ｂには、はんだボール６が配設されている。このはんだボール６は、前記したテープ開口１６の形成位置に配設されており、このテープ開口１６を介して電極パターン１０に接合された構成とされている。即ち、はんだボール６は電極パターン１０に接合することにより、テープ２に固定された構成とされている。
【０００９】
このはんだボール６を電極パターン１０に接合する方法としては、先ず電パターン１０，テープ開口１６が形成されたテープ２を表裏逆とした後、テープ開口１６内にボール接合用半田ペースト１３（図５参照）を配設する。そして、このテープ開口１６に配設されたボール接合用半田ペースト１３上に球状のはんだボール６を載置し、次に加熱処理を行なうことによりはんだボール６及びボール接合用半田ペースト１３を溶融する。続いて、冷却処理を行なうことによりはんだを硬化させ、これによりはんだボール６を電極パターン１０に固着させる。この際、はんだはテープ開口１６内にも形成される。
【００１０】
以上の処理を実施することにより、はんだボール６は電極パターン１０に接合される。尚、はんだボール６のテープ開口１６より外部に突出した部分は、溶融時に発生する表面張力により自然に球状に形成される。
【００１１】
一方、上記構成とされた半導体装置１を実装基板３に実装するには、図２（Ａ）に示すように、実装基板３に形成されているランド１７に印刷等により実装用はんだペースト１９を配設しておき、その上ではんだボール６とランド１７とを位置決めしつつ、半導体装置１を実装基板３上に載置する。実装用はんだペースト１９ははんだ粒と共に粘性を有する有機剤が混入されており、この有機剤が接着剤の機能を奏して半導体装置１は実装基板３に仮止めされる。
【００１２】
続いて、半導体装置１が仮止めされた実装基板３をリフロー炉に通し加熱処理を行なう。これにより、はんだボール６及び実装用はんだペースト１９内のはんだ粒は溶融し、また実装用はんだペースト１９に含まれる有機剤は気化する。これにより、はんだボール６とランド１７ははんだ付けされ、半導体装置１は実装基板３に実装される。
【００１３】
【発明が解決しようとする課題】
とろこで、上記のように半導体装置１を実装基板３に実装した際、はんだボール６が適正にランド１７に接合されない場合がある。これについて、図２を用いて説明する。
前記したように、半導体装置１を実装基板３に実装するには、図２（Ａ）に示すように、ランド１７に実装用はんだペースト１９を配設しておき、その上ではんだボール６とランド１７とを実装用はんだペースト１９により仮止めしてリフロー処理を行なう。これにより、はんだボール６及び実装用はんだペースト１９内のはんだ粒は溶融する。
【００１４】
この際、テープ２に形成されたテープ開口１６の大きさ、はんだの総量，及びランド１７の大きさ等の選定が不適正であると、図２（Ｂ）に示すようにはんだの多くがランド１７側に流れ、はんだボール６がテープ開口１６内においてくびれた状態となる不良（以下、これをくびれ不良という）が発生したり、また、図２（Ｃ）に示すようにはんだボール６が電極パターン１０から離脱してしまう不良（以下、これをオープン不良という）が発生したりする。
【００１５】
このようなくびれ不良及びオープン不良が半導体装置１の実装時に発生すると、実装信頼性は大きく低下する。このため、半導体装置１を実装基板３に実装した際のはんだボール６の形状評価を行なうことが行なわれている。
【００１６】
従来、このはんだ形状評価は、実際に半導体装置１を実装基板３に実装した後、目視或いはＸ線写真等を用いて評価を行なっていた。従って、従来のはんだ形状評価方法では、実装前にはんだ形状の評価を行なうことができないため、不良が発生した場合には新たにはんだボール６を異なる大きさのものに取り替え、その上で再び実装して評価を行い、これをはんだ形状が適正となるまで繰り返し行なう必要があった。
【００１７】
このため、はんだ形状評価を行なうのに多大な時間を要するという問題点があった。また、上記のようにはんだ形状の評価は目視或いはＸ線写真等を用いていたため、評価精度が低いという問題点もあった。
【００１８】
本発明は上記の点に鑑みてなされたものであり、はんだ形状評価を実装前に正確かつ短時間で行ないうるＢＧＡ実装時におけるはんだ形状評価方法及びＢＧＡ実装時におけるはんだ形状評価装置及びＢＧＡ実装時におけるはんだ形状評価プログラムを収納したコンピュータ読み取り可能な記録媒体を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００２０】
請求項１記載の発明は、
ランドが形成された実装基板に対し、基板に形成された基板開口にはんだボールが配設されたＢＧＡ構造の半導体装置を実装した際、前記ランドにはんだ付けされる前記はんだボールの形状を評価するＢＧＡ実装時におけるはんだ形状評価方法であって、
はんだボール及び該はんだボールを接合するために用いられる全てのはんだのはんだ体積（Ｖ）を求める第１の手順と、
該第１の手順で求められた前記はんだ体積（Ｖ）及び前記ランドの半径（ｂ）に基づき、球面液滴形状を演算する第２の手順と、
該第２の手順で求められた球面液滴形状に基づき、当該球面液滴を横断したときにおける径寸法と、前記基板開口の開口径（ＴＤ）とが等しくなる前記球面液滴形状上の同径位置を求め、該同径位置から前記球面液滴形状の先端位置までの離間距離（Ｔ１）を求める第３の手順と、
前記基板の厚さ（Ｔ２）と前記第３の手順で求められた離間距離（Ｔ１）との比（Ｔ１／Ｔ２）を求める第４の手順と、
該第４の手順で求められた比（Ｔ１／Ｔ２）に基づき前記はんだボールの形状を評価する第５の手順とを有することを特徴とするものである。
【００２１】
また、請求項２記載の発明は、
請求項１記載のＢＧＡ実装時におけるはんだ形状評価方法において、
前記はんだボールに発生するボイドの体積を求める第６の手順と、
該第６の手順で求められた前記ボイドの体積に基づき、前記基板の厚さ（Ｔ２）を補正する第７の手順を設け、
かつ、前記第６の手順と前記第７の手順を、少なくとも前記第４の手順実施前に実施することを特徴とするものである。
【００２２】
また、請求項３記載の発明は、
請求項１または２記載のＢＧＡ実装時におけるはんだ形状評価方法において、
前記第１の手順における前記はんだ体積（Ｖ）は、
前記基板開口に前記はんだボール接合時に配設されるはんだペーストに含まれるはんだの体積（Ｖ１）と、前記はんだボールのはんだ体積（Ｖ２）と、前記半導体装置の実装時に前記ランドに配設されるはんだペーストに含まれるはんだの体積（Ｖ３）とを加算した値（Ｖ１＋Ｖ２＋Ｖ３）であることを特徴とするものである。
【００２３】
また、請求項４記載の発明は、
請求項１乃至３のいずれかに記載のＢＧＡ実装時におけるはんだ形状評価方法において、
前記第５の手順で前記比（Ｔ１／Ｔ２）に基づき前記はんだボールの形状を評価する際、予め実験で求められている前記比（Ｔ１／Ｔ２）と不良発生状態とが関連付けられた二元マップを用いて評価を行なうことを特徴とするものである。
【００２４】
また、請求項５記載の発明は、
ランドが形成された実装基板に対し、基板に形成された基板開口にはんだボールが配設されたＢＧＡ構造の半導体装置を実装した際、前記ランドにはんだ付けされる前記はんだボールの形状を評価するＢＧＡ実装時におけるはんだ形状評価装置であって、
はんだボール及び該はんだボールを接合するために用いられる全てのはんだのはんだ体積を求めるはんだ体積演算手段と、
該はんだ体積演算手段で求められた前記はんだ体積及び前記ランドの半径に基づき、球面液滴形状を演算する球面液滴形状演算手段と、
該球面液滴形状演算手段で求められた球面液滴形状に基づき、当該球面液滴を横断したときにおける径寸法と、前記基板開口の開口径（ＴＤ）とが等しくなる前記球面液滴形状上の同径位置を求め、該同径位置から前記球面液滴形状の先端位置までの離間距離（Ｔ１）を演算する離間距離演算手段と、
前記基板の厚さ（Ｔ２）と前記第３の手順で求められた離間距離（Ｔ１）との比（Ｔ１／Ｔ２）を求める比演算手段と、
該比演算手段で求められた比（Ｔ１／Ｔ２）に基づき前記はんだボールの形状を評価する評価手段とを有することを特徴とするものである。
【００２５】
また、請求項６記載の発明は、
請求項５記載のＢＧＡ実装時におけるはんだ形状評価装置において、
前記はんだボールに発生するボイドの体積を求めるボイド体積演算手段と、
該ボイド体積演算手段で求められた前記ボイドの体積に基づき、前記基板の厚さ（Ｔ２）を補正する補正手段とを設け、
かつ、前記ボイド体積演算手段と前記補正手段を、少なくとも前記比演算手段の実施前に実施することを特徴とするものである。
【００２６】
また、請求項７記載の発明は、
請求項５または６記載のＢＧＡ実装時におけるはんだ形状評価装置において、
前記はんだ体積演算手段における前記はんだ体積（Ｖ）の演算は、
前記基板開口に前記はんだボール接合時に配設されるはんだペーストに含まれるはんだの体積（Ｖ１）と、
前記はんだボールのはんだ体積（Ｖ２）と、
前記半導体装置の実装時に前記ランドに配設されるはんだペーストに含まれるはんだの体積（Ｖ３）とを加算（Ｖ１＋Ｖ２＋Ｖ３）する処理であることを特徴とするものである。
【００２７】
また、請求項８記載の発明は、
請求項５乃至７のいずれかに記載のＢＧＡ実装時におけるはんだ形状評価装置において、
前記評価手段が前記比（Ｔ１／Ｔ２）に基づき前記はんだボールの形状を評価する際、予め実験で求められている前記比（Ｔ１／Ｔ２）と不良発生状態とが関連付けられた二元マップを用いて評価を行なうことを特徴とするものである。
【００２８】
また、請求項９記載の発明は、
ランドが形成された実装基板に対し、基板に形成された基板開口にはんだボールが配設されたＢＧＡ構造の半導体装置を実装した際、前記ランドにはんだ付けされる前記はんだボールの形状評価をコンピュータに行なわせるためのＢＧＡ実装時におけるはんだ形状評価プログラムを収納したコンピュータ読み取り可能な記録媒体であって、
前記ＢＧＡ実装時におけるはんだ形状評価プログラムは、
はんだボール及び該はんだボールを接合するために用いられる全てのはんだのはんだ体積（Ｖ）を求める第１の手順と、
該第１の手順で求められた前記はんだ体積（Ｖ）及び前記ランドの半径（ｂ）に基づき、球面液滴形状を演算する第２の手順と、
該第２の手順で求められた球面液滴形状に基づき、当該球面液滴を横断したときにおける径寸法と、前記基板開口の開口径（ＴＤ）とが等しくなる前記球面液滴形状上の同径位置を求め、該同径位置から前記球面液滴形状の先端位置までの離間距離（Ｔ１）を求める第３の手順と、
前記基板の厚さ（Ｔ２）と前記第３の手順で求められた離間距離（Ｔ１）との比（Ｔ１／Ｔ２）を求める第４の手順と、
該第４の手順で求められた比（Ｔ１／Ｔ２）に基づき前記はんだボールの形状を評価する第５の手順とを有することを特徴とするものである。
【００２９】
更に、請求項１０記載の発明は、
請求項９記載のＢＧＡ実装時におけるはんだ形状評価プログラムを収納したコンピュータ読み取り可能な記録媒体において、
前記ＢＧＡ実装時におけるはんだ形状評価プログラムは、
前記はんだボールに発生するボイドの体積を求める第６の手順と、
該第６の手順で求められた前記ボイドの体積に基づき、前記基板の厚さ（Ｔ２）を補正する第７の手順とを更に有し、
かつ、前記第６の手順と前記第７の手順は、少なくとも前記第４の手順が実施される前に実施されることを特徴とするものである。
【００３０】
上記の各手段は、次のように作用する。
【００３１】
請求項１，５，及び９記載の発明によれば、
全てのはんだのはんだ体積（Ｖ），ランドの半径（ｂ），基板開口の開口径（ＴＤ）等の予め測定可能なパラメータに基づき、所定の演算処理によりはんだ形状の評価を行なうため、実際にはんだボールを実装基板に実装することなく、評価を行なうことができる。よって、実装前において、はんだ形状評価を正確かつ短時間で行なうことが可能となる。
【００３２】
また、請求項２，６，及び１０記載の発明によれば、
はんだボールに存在するボイドを基板の厚さに反映させることにより補正するため、はんだボールにボイドが存在していたといても、はんだ形状評価を正確に行なうことができる。
【００３３】
また、請求項３，７記載の発明のように、
第１の手順における前記はんだ体積（Ｖ）は、基板開口にはんだボール接合時に配設されるはんだペーストに含まれるはんだの体積（Ｖ１）と、はんだボールのはんだ体積（Ｖ２）と、半導体装置の実装時にランドに配設されるはんだペーストに含まれるはんだの体積（Ｖ３）とを加算した値（Ｖ１＋Ｖ２＋Ｖ３）として求めることができる。
【００３４】
更に、請求項４，８記載の発明によれば、前記比（Ｔ１／Ｔ２）に基づきはんだボールの形状を評価する際、予め実験で求められている比（Ｔ１／Ｔ２）と不良発生状態とが関連付けられた二元マップを用いて評価を行なうことにより、簡単な処理で確実にはんだ形状の評価を行なうことができる。
【００３５】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。 尚、以下の説明において、図１及び図２に示した構成と同一構成については同一符号を付して説明するものとする。
【００３６】
図３は、本発明の一実施例であるＢＧＡ実装時におけるはんだ形状評価装置２０（以下、はんだ形状評価装置という）を示している。はんだ形状評価装置２０は、主制御部２１，入出力制御部２２，入力装置２３，表示装置２４，出力装置２５，及び記憶装置２６等により構成されている。
【００３７】
主制御部２１はマイクロコンピュータとして構成されており、記憶装置２６に格納されたはんだ形状評価プログラムに従ってはんだ形状評価処理を行なう。また、入出力制御部２２は、後述する各装置２３〜２６と主制御部２１との間で情報の授受を行なうための制御処理を行なう。入力装置２３は、例えばキーボードであり、はんだ形状評価処理に必要とされる各種パラメータの入力処理等を行なう。
【００３８】
表示装置２４は、例えばＣＲＴであり、各種パラメータの入出力処理及びはんだ形状評価に必要な各種情報を表示する。出力装置２５は、例えばプリンターであり、はんだ形状の評価処理結果を印字するのに用いる。更に、記憶装置２６は、図４に示すはんだ形状評価プログラム、及び後述するはんだ形状判定値とテープ厚比との関係を示す二元マップ（図９参照）当が格納されている。
尚、図４に示すはんだ形状評価プログラムは、本発明に係る記録媒体に収納されており、記憶装置２６にはこの記録媒体から読み込まれたはんだ形状評価プログラムが格納される。
【００３９】
続いて、主制御部２１がはんだ形状評価プログラムに基づき実行するはんだ形状評価処理について、図４乃至図９を用いて説明する。
【００４０】
図４に示すはんだ形状評価処理が起動すると、ステップ１０（図では、ステップをＳと略称する）において、はんだ形状評価装置２０の操作者は入力装置２３を用いて、テープ２の厚さＴ２（以下、テープ厚という）、テープ開口１６の径寸法ＴＤ（以下、テープ開口径という）、実装基板３に形成されたランド１７の半径寸法ｂ（以下、実装基板ランド半径という）、はんだボール６の半径寸法ＢＤ、実装用はんだペースト１９の厚さＭＴの入力処理を行なう。
【００４１】
上記した各入力パラメータＴ２，ＴＤ，ｂ，ＢＤ，ＭＴは、実際にはんだボール６を実装基板３に実装する前に予め判っているパラメータである。この各入力パラメータＴ２，ＴＤ，ｂ，ＢＤ，ＭＴは、入出力制御部２２を介して主制御部２１に送信される。
【００４２】
上記のステップ１０の処理が終了すると、主制御部２１は入力された各入力パラメータＴ２，ＴＤ，ｂ，ＢＤ，ＭＴに基づき、はんだ体積Ｖの演算処理を実施する。このはんだ体積Ｖは，図５に示されるように、はんだボール６を電極パターン１０に接合する時にテープ開口１６に配設されるボール接合用はんだペースト１３に含まれるはんだの体積（Ｖ１）と、はんだボール６のはんだ体積（Ｖ２）と、実装時にランド１７に配設される実装用はんだペースト１９に含まれるはんだの体積（Ｖ３）とを加算した値（Ｖ１＋Ｖ２＋Ｖ３）として求められる。
【００４３】
具体的には、各はんだ体積Ｖ１，Ｖ２，Ｖ３は，次式により求められる。
【００４４】
Ｖ１=（ＴＤ2×Ｔ２×π）／４ …（１）
Ｖ２=（ＢＤ3×π）／６ …（２）
Ｖ３=（ｂ2×ＭＴ×π）／４ …（３）
従って、
Ｖ={（ＴＤ2×Ｔ１×π）／４}＋{（ＢＤ3×π）／６}＋{（ｂ2×ＭＴ×π）／４} …（４）
但し、以下の説明においては、実装用はんだペースト１９の半径と、実装基板ランド半径ｂは等しいものとして説明する。
【００４５】
ステップ１１においてはんだ体積Ｖの演算処理が終了すると、続いて主制御部２１は、ステップ１２において、はんだ球面液滴形状を計算する。ここで、はんだ球面液滴形状とは、はんだ体積Ｖのはんだをランド１７に溶融し接合させた場合の形状である。
【００４６】
図６は、はんだ球面液滴形状を示している。同図に示すように、はんだ球面液滴形状はランド１７と接合する部位においてはランド１７の形状に沿った形状（図中矢印Ａ−Ａ視した場合には円形）であり、その上部ははんだ溶融時に発生する表面張力により球形状となる。尚、以下の説明において、はんだ球面液滴形状を有したはんだを液滴形状はんだ６Ａというものとする。
【００４７】
いま、はんだ球面液滴形状の高さをｈとし、はんだ球面液滴形状とランド１７が接する外周縁における接触角度をθとすると、はんだ球面液滴形状は上記の（４）式により求められるはんだ体積Ｖと、実装基板ランド半径ｂに基づき、下式のように表すことができる。
【００４８】
【数１】
このステップ１３の処理について、図６及び図７を用いて説明する。ステップ１３の処理は、図６示すはんだ球面液滴形状を有する液滴形状はんだ６Ａの上部より、直径ＴＤのテープ開口１６を有したテープ２を被せた際（図７に示す状態）、テープ開口１６が液滴形状はんだ６Ａと当接する位置（図７に矢印Ｂで示す）から液滴形状はんだ６Ａの先端部までの鉛直方向の離間距離Ｔ１を求めることと等価である。
【００４９】
液滴形状はんだ６Ａの球面形状を示す関数式は容易に求めることができ、またテープ開口１６の直径寸法ＴＤも既知の値であるため、図７に矢印Ｂで示す位置の座標は容易に求めることができる。従って、テープ開口１６が液滴形状はんだ６Ａと当接する位置Ｂから液滴形状はんだ６Ａの先端部までの離間距離Ｔ１も、容易に求めることができる。
【００５０】
続くステップ１４では、ステップ１３で求められた離間距離Ｔ１と、テープ２のテープ厚Ｔ２との比を求める。以下、この離間距離Ｔ１とテープ厚Ｔ２との比（Ｔ１／Ｔ２）をテープ厚比というものとする。
【００５１】
ここで、本発明者が実施したテープ厚比（Ｔ１／Ｔ２）とオープン不良の発生率（ボール落ち発生率）との関係を求めた実験について説明する。本発明者は、量産品である半導体装置１を用い、テープ厚比（Ｔ１／Ｔ２）の異なる各種半導体装置を実装基板に実装し、そのときに発生するボール落ち発生率を求めた。その結果を図８に示す。同図では、縦軸にボール落ち発生率を取り、横軸にテープ厚比を取っている。
【００５２】
同図より、テープ厚比０．７でボール落ちがわずかに発生し、テープ厚比が小さくなるほど、ボール落ち発生率が増加していることが判る。即ち、同図より、テープ厚比を用いてボール落ち発生の評価（即ち、はんだ形状評価）が行なえることが実証された。
【００５３】
図９は、図８示した実験結果より作成した、各テープ厚比に対するはんだ形状評価を示す二元マップである。本実施例では、（Ｔ１／Ｔ２）≧１．０である場合には、図８に示すようにはんだ形状が不良となりボール落ちが発生することがないため、判定としてＡＡの評価とした。これに対し、（Ｔ１／Ｔ２）＜０．３である場合には、図８に示すようにはんだ形状の不良が頻繁となりボール落ちが多数発生するため、判定としてＤの評価とした。また、ＡＡの評価とＤの評価の間に、Ａ〜Ｃの３段階の評価を加え、合計で５段階評価とした。このＡＡ〜Ｄで示されるはんだ形状評価は、テープ厚比（Ｔ１／Ｔ２）をパラメータとすることにより、図９に示す二元マップから得ることができる。
【００５４】
以上の事項に基づき、主制御部２１はステップ１５において、ステップ１４で求められたテープ厚比（Ｔ１／Ｔ２）に基づき記憶装置２６に格納されている図９に示す二元マップから、当該テープ厚比（Ｔ１／Ｔ２）に対応する評価を選定する。そして、ステップ１５で求められたはんだ形状評価の結果は、ステップ１６においては出力装置２５に表示されると共に、出力装置２５から出力される。これにより、図４に示すはんだ形状評価処理は終了する。
【００５５】
上記したように、本実施例によるはんだ形状評価処理は、全てのはんだのはんだ体積Ｖ，実装基板ランド半径ｂ，テープ開口径ＴＤ等の予め測定可能なパラメータに基づき、所定の演算処理によりはんだ形状の評価を行なうため、実際にはんだボール６を実装基板３に実装することなく評価を行なうことができる。よって、実装前において、はんだ形状評価を正確かつ短時間で行なうことが可能となる。また、設計段階で実装時におけるオープン不良、くびれ不良等の不良発生を実装前に評価することが可能となるため、オープン不良、くびれ不良等の発生のない信頼性の高い半導体装置１を設計段階で実現することができる。
【００５６】
ところで、はんだボール６には、ボイド（気泡）が発生することが知られており、このボイドがはんだボール６内に存在すると、オープン不良及びくびれ不良が発生し易くなる。これについて、図１０を用いて説明する。
【００５７】
図１０は、ボイド１５が存在するはんだボール６を実装基板３に実装する様子を示している。図１０（Ａ）に示すように、はんだボール６内にボイド１５が存在する場合、リフローにより加熱処理がされはんだボール６及び実装用はんだペースト１９が溶融すると、気泡であるボイド１５は、図１０（Ｂ）に示すように、溶融したはんだ内を上方に向け移動を開始する。
【００５８】
そして、ボイド１５がはんだボール６の外部に放出されると、この放出部はテープ開口１６内であるため、図１０（Ｃ）に示すようにテープ開口１６内における空隙部が増大し、またこれに伴いはんだボール６は下方に向け押し出されることとなる。即ち、ボイド１５がテープ開口１６内に放出されることにより、テープ開口１６内におけるはんだボール６は、いっそうくびれた状態となる。従って、ボイド１５がはんだボール６内に存在すると、図１０（Ｃ），（Ｄ）に示すように、オープン不良及びくびれ不良が発生し易くなる。
【００５９】
従って、正確なはんだ形状評価を行なうには、このボイド１５の影響をはんだ形状評価処理に反映させることが必要である。
ボイド１５の影響をはんだ形状評価処理に反映させるには、先ず予めはんだボール６に発生するボイド１５の体積（Ｖ４）を求めておく。このボイド１５の発生個数及びその体積は経験的に知られており、よって既知の値である。また、正確に実施するためには、はんだボール６のＸ線写真を取ることにより、直接的にボイド１５の体積Ｖ４を求めることとしてもよい。
【００６０】
このようにして求められたボイド１５の体積Ｖ４は、図４に示すステップ１４において、テープの厚さ（Ｔ２）を補正するのに用いられる。即ち、前記したように気泡であるボイド１５がテープ開口１６内に放出されると、ボイド１５の放出が無い場合にくらべ、テープ開口１６内の空隙は増大する。
【００６１】
従って、図１１に示すように、ボイド１５の体積Ｖ４分だけ、テープ開口１６の高さ（即ち、テープ厚Ｔ２）が増加（ΔＴ２だけ増加）したとみなすことにより、ボイド１５が存在していても、前記した図９の二元マップを用いてはんだ形状の評価を行なうことが可能となる。尚、ここでΔＴ２は、下式で示すことができる。
【００６２】
ΔＴ２＝（４×Ｖ４）／（ＴＤ2×π） …▲８▼
このように、はんだボール６に存在するボイド１５をテープ２のテープ厚Ｔ２に反映させる補正することにより、はんだボール６にボイド１５が存在していたといても、はんだ形状評価を正確に行なうことが可能となる。
【００６３】
尚、上記した実施例では、テープ厚比（Ｔ１／Ｔ２）に基づきはんだ形状評価を行なう構成としたが、はんだ形状評価はテープ厚比（Ｔ１／Ｔ２）に限らず、体積比によってもはんだ形状の評価を行なうことは可能である。ここで、体積比とは、図７に示すＢ−Ｂ線で示す位置より上部に位置する液滴形状はんだ６Ａの体積Ｖ１と、テープ開口１６の体積Ｖ２との比（Ｖ１／Ｖ２）として求められる。また、液滴形状はんだ６Ａの体積Ｖ１、及びテープ開口１６の体積Ｖ２は、下式により求めることができる。
【００６４】
【数２】
上述の如く本発明によれば、次に述べる種々の効果を実現することかできる。
【００６５】
請求項１，３，５，７及び９記載の発明によれば、実際にはんだボールを実装基板に実装することなく評価を行なうことができるため、実装前においてはんだ形状評価を正確かつ短時間で行なうことが可能となる。これにより、設計段階で実装時におけるオープン不良、くびれ不良等の不良発生を実装前に評価することが可能となり、よってオープン不良、くびれ不良等の発生のない信頼性の高い半導体装置を実現することができる。
【００６６】
また、請求項２，請求項６，及び請求項１０記載の発明によれば、はんだボールにボイドが存在していたといても、はんだ形状評価を正確に行なうことができる。
【００６７】
更に、請求項４，請求項８記載の発明によれば、予め実験で求められている比（Ｔ１／Ｔ２）と不良発生状態とが関連付けられた二元マップを用いて評価を行なうため、簡単な処理で確実にはんだ形状の評価を行なうことができる。
【図面の簡単な説明】
【図１】本発明の一実施例であるはんだ形状評価方法を適用する半導体装置の一例を示す図である。
【図２】はんだの接続不良が発生する理由を説明するための図である。
【図３】本発明の一実施例であるはんだ形状評価装置の構成図である。
【図４】本発明の一実施例であるはんだ形状評価装置が実施するはんだ形状評価処理を示すフローチャートである。
【図５】図４におけるステップ１１の処理を説明するための図である。
【図６】図４におけるステップ１２の処理を説明するための図である。
【図７】図４におけるステップ１３の処理を説明するための図である。
【図８】ボール落ち発生率とテープ厚比との関係を示す図である。
【図９】図４におけるステップ１５の評価処理で用いるマップを示す図である。
【図１０】はんだボールにボイドが発生した場合に生ずる現象を説明するための図である。
【図１１】ボイドが発生した場合におけるはんだ形状評価処理を説明するための図である。
【符号の説明】
１ 半導体装置
２ テープ
３ 実装基板
６ はんだボール
１０ 電極パターン
１３ ボール接合用はんだペースト
１５ ボイド
１６ テープ開口
１７ ランド
１９ 実装用はんだペースト
２０ はんだ形状評価装置
Claims (10)
- ランドが形成された実装基板に対し、基板に形成された基板開口にはんだボールが配設されたＢＧＡ構造の半導体装置を実装した際、前記ランドにはんだ付けされる前記はんだボールの形状を評価するＢＧＡ実装時におけるはんだ形状評価方法であって、
はんだボール及び該はんだボールを接合するために用いられる全てのはんだのはんだ体積（Ｖ）を求める第１の手順と、
該第１の手順で求められた前記はんだ体積（Ｖ）及び前記ランドの半径（ｂ）に基づき、球面液滴形状を演算する第２の手順と、
該第２の手順で求められた球面液滴形状に基づき、当該球面液滴を横断したときにおける径寸法と、前記基板開口の開口径（ＴＤ）とが等しくなる前記球面液滴形状上の同径位置を求め、該同径位置から前記球面液滴形状の先端位置までの離間距離（Ｔ１）を求める第３の手順と、
前記基板の厚さ（Ｔ２）と前記第３の手順で求められた離間距離（Ｔ１）との比（Ｔ１／Ｔ２）を求める第４の手順と、
該第４の手順で求められた比（Ｔ１／Ｔ２）に基づき前記はんだボールの形状を評価する第５の手順と
を有することを特徴とするＢＧＡ実装時におけるはんだ形状評価方法。 - 請求項１記載のＢＧＡ実装時におけるはんだ形状評価方法において、
前記はんだボールに発生するボイドの体積を求める第６の手順と、
該第６の手順で求められた前記ボイドの体積に基づき、前記基板の厚さ（Ｔ２）を補正する第７の手順を設け、
かつ、前記第６の手順と前記第７の手順を、少なくとも前記第４の手順実施前に実施することを特徴とするＢＧＡ実装時におけるはんだ形状評価方法。 - 請求項１または２記載のＢＧＡ実装時におけるはんだ形状評価方法において、
前記第１の手順における前記はんだ体積（Ｖ）は、
前記基板開口に前記はんだボール接合時に配設されるはんだペーストに含まれるはんだの体積（Ｖ１）と、
前記はんだボールのはんだ体積（Ｖ２）と、
前記半導体装置の実装時に前記ランドに配設されるはんだペーストに含まれるはんだの体積（Ｖ３）とを加算した値（Ｖ１＋Ｖ２＋Ｖ３）であることを特徴とするＢＧＡ実装時におけるはんだ形状評価方法。 - 請求項１乃至３のいずれかに記載のＢＧＡ実装時におけるはんだ形状評価方法において、
前記第５の手順で前記比（Ｔ１／Ｔ２）に基づき前記はんだボールの形状を評価する際、
予め実験で求められている前記比（Ｔ１／Ｔ２）と不良発生状態とが関連付けられた二元マップを用いて評価を行なうことを特徴とするＢＧＡ実装時におけるはんだ形状評価方法。 - ランドが形成された実装基板に対し、基板に形成された基板開口にはんだボールが配設されたＢＧＡ構造の半導体装置を実装した際、前記ランドにはんだ付けされる前記はんだボールの形状を評価するＢＧＡ実装時におけるはんだ形状評価装置であって、
はんだボール及び該はんだボールを接合するために用いられる全てのはんだのはんだ体積を求めるはんだ体積演算手段と、
該はんだ体積演算手段で求められた前記はんだ体積及び前記ランドの半径に基づき、球面液滴形状を演算する球面液滴形状演算手段と、
該球面液滴形状演算手段で求められた球面液滴形状に基づき、当該球面液滴を横断したときにおける径寸法と、前記基板開口の開口径（ＴＤ）とが等しくなる前記球面液滴形状上の同径位置を求め、該同径位置から前記球面液滴形状の先端位置までの離間距離（Ｔ１）を演算する離間距離演算手段と、
前記基板の厚さ（Ｔ２）と前記第３の手順で求められた離間距離（Ｔ１）との比（Ｔ１／Ｔ２）を求める比演算手段と、
該比演算手段で求められた比（Ｔ１／Ｔ２）に基づき前記はんだボールの形状を評価する評価手段と、
を有することを特徴とするＢＧＡ実装時におけるはんだ形状評価装置。 - 請求項５記載のＢＧＡ実装時におけるはんだ形状評価装置において、
前記はんだボールに発生するボイドの体積を求めるボイド体積演算手段と、
該ボイド体積演算手段で求められた前記ボイドの体積に基づき、前記基板の厚さ（Ｔ２）を補正する補正手段とを設け、
かつ、前記ボイド体積演算手段と前記補正手段を、少なくとも前記比演算手段の実施前に実施することを特徴とするＢＧＡ実装時におけるはんだ形状評価装置。 - 請求項５または６記載のＢＧＡ実装時におけるはんだ形状評価装置において、
前記はんだ体積演算手段における前記はんだ体積（Ｖ）の演算は、
前記基板開口に前記はんだボール接合時に配設されるはんだペーストに含まれるはんだの体積（Ｖ１）と、
前記はんだボールのはんだ体積（Ｖ２）と、
前記半導体装置の実装時に前記ランドに配設されるはんだペーストに含まれるはんだの体積（Ｖ３）とを加算（Ｖ１＋Ｖ２＋Ｖ３）する処理であることを特徴とするＢＧＡ実装時におけるはんだ形状評価装置。 - 請求項５乃至７のいずれかに記載のＢＧＡ実装時におけるはんだ形状評価装置において、
前記評価手段が前記比（Ｔ１／Ｔ２）に基づき前記はんだボールの形状を評価する際、予め実験で求められている前記比（Ｔ１／Ｔ２）と不良発生状態とが関連付けられた二元マップを用いて評価を行なうことを特徴とするＢＧＡ実装時におけるはんだ形状評価装置。 - ランドが形成された実装基板に対し、基板に形成された基板開口にはんだボールが配設されたＢＧＡ構造の半導体装置を実装した際、前記ランドにはんだ付けされる前記はんだボールの形状評価をコンピュータに行なわせるためのＢＧＡ実装時におけるはんだ形状評価プログラムを収納したコンピュータ読み取り可能な記録媒体であって、
前記ＢＧＡ実装時におけるはんだ形状評価プログラムは、
はんだボール及び該はんだボールを接合するために用いられる全てのはんだのはんだ体積（Ｖ）を求める第１の手順と、
該第１の手順で求められた前記はんだ体積（Ｖ）及び前記ランドの半径（ｂ）に基づき、球面液滴形状を演算する第２の手順と、
該第２の手順で求められた球面液滴形状に基づき、当該球面液滴を横断したときにおける径寸法と、前記基板開口の開口径（ＴＤ）とが等しくなる前記球面液滴形状上の同径位置を求め、該同径位置から前記球面液滴形状の先端位置までの離間距離（Ｔ１）を求める第３の手順と、
前記基板の厚さ（Ｔ２）と前記第３の手順で求められた離間距離（Ｔ１）との比（Ｔ１／Ｔ２）を求める第４の手順と、
該第４の手順で求められた比（Ｔ１／Ｔ２）に基づき前記はんだボールの形状を評価する第５の手順と
を有することを特徴とするＢＧＡ実装時におけるはんだ形状評価プログラムを収納したコンピュータ読み取り可能な記録媒体。 - 請求項９記載のＢＧＡ実装時におけるはんだ形状評価プログラムを収納したコンピュータ読み取り可能な記録媒体において、
前記ＢＧＡ実装時におけるはんだ形状評価プログラムは、
前記はんだボールに発生するボイドの体積を求める第６の手順と、
該第６の手順で求められた前記ボイドの体積に基づき、前記基板の厚さ（Ｔ２）を補正する第７の手順とを更に有し、
かつ、前記第６の手順と前記第７の手順は、少なくとも前記第４の手順が実施される前に実施されることを特徴とするＢＧＡ実装時におけるはんだ形状評価プログラムを収納したコンピュータ読み取り可能な記録媒体。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109526149A (zh) * | 2018-11-08 | 2019-03-26 | 东莞市华庄电子有限公司 | 一种识别及屏蔽不良品的加工方法以及系统 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6543114B2 (en) * | 2001-03-08 | 2003-04-08 | Axsun Technologies, Inc. | Manufacturing system using solder self-alignment with optical component deformation fine alignment |
| US6808959B2 (en) * | 2001-05-24 | 2004-10-26 | Nec Electronics Corporation | Semiconductor device having reinforced coupling between solder balls and substrate |
| JP2005244035A (ja) * | 2004-02-27 | 2005-09-08 | Renesas Technology Corp | 半導体装置の実装方法、並びに半導体装置 |
| US20060086773A1 (en) * | 2004-10-27 | 2006-04-27 | Sanftleben Henry M | Technique for optical inspection system verification |
| JP4402717B2 (ja) * | 2005-03-16 | 2010-01-20 | パナソニック株式会社 | 導電性粒子を用いたフリップチップ実装方法およびバンプ形成方法 |
| KR101175482B1 (ko) * | 2005-04-06 | 2012-08-20 | 파나소닉 주식회사 | 플립 칩 실장 방법 및 범프 형성 방법 |
| US20110057307A1 (en) * | 2009-09-10 | 2011-03-10 | Topacio Roden R | Semiconductor Chip with Stair Arrangement Bump Structures |
| US9335283B2 (en) * | 2011-09-12 | 2016-05-10 | Xwinsys Ltd. | Method and a system for recognizing voids in a bump |
| US9123860B2 (en) * | 2012-08-01 | 2015-09-01 | Flextronics Ap, Llc | Vacuum reflow voiding rework system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000124594A (ja) * | 1998-10-20 | 2000-04-28 | Fujitsu Ltd | パッドへのはんだ付着方法 |
| JP2000164637A (ja) * | 1998-11-27 | 2000-06-16 | Matsushita Electric Ind Co Ltd | 実装部寿命予測方法及びはんだ形状 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0660878B2 (ja) * | 1987-06-25 | 1994-08-10 | 株式会社日立製作所 | 多層プリント基板におけるスルーホールボイド検査方法とその装置 |
| US5621811A (en) * | 1987-10-30 | 1997-04-15 | Hewlett-Packard Co. | Learning method and apparatus for detecting and controlling solder defects |
| US5058178A (en) * | 1989-12-21 | 1991-10-15 | At&T Bell Laboratories | Method and apparatus for inspection of specular, three-dimensional features |
| US5184516A (en) * | 1991-07-31 | 1993-02-09 | Hughes Aircraft Company | Conformal circuit for structural health monitoring and assessment |
| US5320250A (en) * | 1991-12-02 | 1994-06-14 | Asymptotic Technologies, Inc. | Method for rapid dispensing of minute quantities of viscous material |
| JP3051279B2 (ja) * | 1993-05-13 | 2000-06-12 | シャープ株式会社 | バンプ外観検査方法およびバンプ外観検査装置 |
| US5827951A (en) * | 1995-04-21 | 1998-10-27 | Sandia National Laboratories | Solderability test system |
| US5617209A (en) * | 1995-04-27 | 1997-04-01 | View Engineering, Inc. | Method and system for triangulation-based, 3-D imaging utilizing an angled scaning beam of radiant energy |
| US5843808A (en) * | 1996-01-11 | 1998-12-01 | Asat, Limited | Structure and method for automated assembly of a tab grid array package |
| US5882720A (en) * | 1996-02-01 | 1999-03-16 | Mpm Corporation | Monitoring deposited pads |
| US5902495A (en) * | 1996-10-22 | 1999-05-11 | International Business Machines Corporation | Method and apparatus for establishing a solder bond to a solder ball grid array |
| JP3534583B2 (ja) * | 1997-01-07 | 2004-06-07 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| US5862973A (en) * | 1997-01-30 | 1999-01-26 | Teradyne, Inc. | Method for inspecting solder paste in printed circuit board manufacture |
| JP3848723B2 (ja) * | 1997-03-31 | 2006-11-22 | 株式会社日立製作所 | 半導体装置の実装構造体及びその検査方法 |
| US6118540A (en) * | 1997-07-11 | 2000-09-12 | Semiconductor Technologies & Instruments, Inc. | Method and apparatus for inspecting a workpiece |
| US6151406A (en) * | 1997-10-09 | 2000-11-21 | Cognex Corporation | Method and apparatus for locating ball grid array packages from two-dimensional image data |
| US6173070B1 (en) * | 1997-12-30 | 2001-01-09 | Cognex Corporation | Machine vision method using search models to find features in three dimensional images |
| US6426642B1 (en) * | 1999-02-16 | 2002-07-30 | Micron Technology, Inc. | Insert for seating a microelectronic device having a protrusion and a plurality of raised-contacts |
| US6359367B1 (en) * | 1999-12-06 | 2002-03-19 | Acuson Corporation | Micromachined ultrasonic spiral arrays for medical diagnostic imaging |
| US6337122B1 (en) * | 2000-01-11 | 2002-01-08 | Micron Technology, Inc. | Stereolithographically marked semiconductors devices and methods |
| JP4346054B2 (ja) * | 2000-01-18 | 2009-10-14 | 栄修 永田 | ハンダ付け方法およびハンダ付け装置 |
| US6496270B1 (en) * | 2000-02-17 | 2002-12-17 | Gsi Lumonics, Inc. | Method and system for automatically generating reference height data for use in a three-dimensional inspection system |
| US6326698B1 (en) * | 2000-06-08 | 2001-12-04 | Micron Technology, Inc. | Semiconductor devices having protective layers thereon through which contact pads are exposed and stereolithographic methods of fabricating such semiconductor devices |
-
2000
- 2000-11-16 JP JP2000350221A patent/JP4502496B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-20 US US09/811,573 patent/US6564987B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000124594A (ja) * | 1998-10-20 | 2000-04-28 | Fujitsu Ltd | パッドへのはんだ付着方法 |
| JP2000164637A (ja) * | 1998-11-27 | 2000-06-16 | Matsushita Electric Ind Co Ltd | 実装部寿命予測方法及びはんだ形状 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109526149A (zh) * | 2018-11-08 | 2019-03-26 | 东莞市华庄电子有限公司 | 一种识别及屏蔽不良品的加工方法以及系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6564987B2 (en) | 2003-05-20 |
| US20020084308A1 (en) | 2002-07-04 |
| JP2002158439A (ja) | 2002-05-31 |
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