JP2008098210A - 突起電極形成方法、並びに半導体装置の製造方法、および半導体装置 - Google Patents

突起電極形成方法、並びに半導体装置の製造方法、および半導体装置 Download PDF

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Abstract

【課題】ファインピッチなエリアパッド配列に対応するために突起電極が微細化しても、レジスト層の表面にオーバーハングする半田量を増加させることなく、回路基板と半導体チップとの間に樹脂を充填するのに必要な突起電極高さを確保できる突起電極形成方法を提供する。
【解決手段】接続パッド２の露出部の上方に形成されているＣｒ膜３、Ｃｕ膜４、Ｃｕメッキ層７、および半田メッキ層８を、半田メッキ層８のリフロー温度以上の耐熱性を持つレジスト層９で、半田メッキ層８の一部が露出するように保持した状態で、半田メッキ層８を過熱、リフローし、半田を溶融して突起電極１０を形成する。
【選択図】図１

Description

本発明は、半導体素子（半導体チップ）の接続パッド上に、半田等の低融点金属を用いたフリップチップ実装用の突起電極を形成する突起電極形成方法、並びにその突起電極形成方法を用いた半導体装置の製造方法、およびその半導体装置の製造方法により製造される半導体装置に関する。
例えばフリップチップ方式と呼ばれる半導体チップの実装技術では、半導体チップの接続パッド上に形成された突起電極を回路基板上に形成された接続パッド上に載置することにより、半導体チップと回路基板を電気的に接続している。また微細拡散プロセスを使用した半導体チップをフリップチップ実装するためには、実装時の応力緩和の観点から、低融点金属である半田からなる突起電極を使用するのが好ましい。
以下、従来の半導体装置の製造方法について、突起電極の形成方法を中心に、図５を用いて説明する。まず図５（ａ）に示すように、一方の面（以下、上面と称す。）から各接続パッド２の一部が露出している半導体チップ１を用意して、接続パッド２の露出部上でプローブ１１による特性検査を行う。
次に、図５（ｂ）に示すように、各接続パッド２の露出部上にメッキ下地金属膜としてＣｒ膜３とＣｕ膜４を形成するために、半導体チップ１の上面の少なくとも接続パッド２が配置されている領域にＣｒ膜３を蒸着によって形成し、さらにそのＣｒ膜３上にＣｕ膜４を蒸着によって形成する。
次に、図５（ｃ）に示すように、Ｃｕ膜４上に液状レジストを塗布してレジスト層５を形成した後、各接続パッド２の露出部の上方のレジスト層５を露光し、現像処理を行うことにより、露光した部分のレジスト層５を除去して、Ｃｕ膜４に達するスルーホール部６を形成する。
次に、図５（ｄ）に示すように、各スルーホール部をマスクとしてＣｕメッキを施し、各スルーホール部にＣｕメッキ層７を形成した後、レジスト層５を剥離せずに、各スルーホール部をマスクとして各Ｃｕメッキ層７上に半田メッキを施し、半田メッキ層８を形成する。このとき、後述するように、半田メッキ層８をレジスト層５の表面にオーバーハングさせる。
次に、図５（ｅ）に示すように、レジスト層の残りを剥離、除去した後、Ｃｕメッキ層７と半田メッキ層８をレジストとして、その除去したレジスト層下に形成されている接続パッド２間のＣｕ膜４とＣｒ膜３をエッチングする。
次に、図５（ｆ）に示すように、熱処理により半田メッキ層を過熱、リフローして半田を溶融し、突起電極１０を形成する。突起電極形成後は、その突起電極が形成された半導体チップを回路基板にフリップチップ実装することで、半導体装置を実現する。
以上のように、従来は、半導体チップをフリップチップ実装するに際し、突起電極を形成する前に接続パッド上で半導体チップの特性試験を行っていた。また、突起電極の形成時に、接続パッド上にスルーホール部を有するレジスト層を形成し、そのスルーホール部にＣｕメッキ層と半田メッキ層を形成した後、レジスト層を剥離して、熱処理により半田メッキ層を過熱、リフローして、突起電極である半田バンプを形成していた（例えば、特許文献１〜３参照。）。
しかしながら、図６に示すように、フリップチップ実装工法では、電気的接合の信頼性の確保や補強のために回路基板１７と半導体チップ１との間に樹脂１９を充填して樹脂封止する必要があるため、突起電極１０に所定の高さが必要とされる。そのため、よりファインピッチなエリアパッド配列に対応するために突起電極をより微細化する場合、上記した従来の突起電極形成方法では、所望の高さの突起電極を得るために、図５（ｄ）に示すようにレジスト層５の表面にオーバーハングする半田量が多くなり、レジスト層５が剥離しにくくなるという問題が生じていた。また、オーバーハングする半田量が多くなると、半田メッキ層にレジスト層が残留するいわゆるレジスト残りや、リフロー時に突起電極間でショートが生じるという問題があった。
特開昭５５−１１１１２７号公報 特開平４−３７１３９号公報 特開平１０−１８９６０８号公報
本発明は、上記問題点に鑑み、接続パッドの露出部の上方に形成されている下地金属膜、Ｃｕメッキ層（第１の金属層）、および半田メッキ層（第２の金属層）を、半田メッキ層のリフロー温度（所定温度）以上の耐熱性を持つレジスト層で、半田メッキ層の一部が露出するように保持した状態で、あるいは、接続パッドの露出部の上方に形成されている下地金属膜、Ｃｕメッキ層（第１の金属層）、半田メッキ層（第２の金属層）、および半田メッキ層よりも融点が低い半田層（第３の金属層）を、半田メッキ層のリフロー温度（所定温度）以上の耐熱性を持つレジスト層で、半田層の一部が露出するように保持した状態で、熱処理により半田を溶融して突起電極を形成することにより、ファインピッチなエリアパッド配列に対応するために突起電極が微細化しても、レジスト層の表面にオーバーハングする半田量を増加させることなく、回路基板と半導体チップとの間に樹脂を充填するのに必要な突起電極高さを確保できる突起電極形成方法、並びに半導体装置の製造方法、および半導体装置を提供することを目的とする。
本発明の請求項１記載の突起電極形成方法は、半導体素子の一方の面から露出している複数の接続パッドの露出部の上方に突起電極を形成する方法であって、前記半導体素子の前記一方の面の少なくとも前記複数の接続パッドが配置されている領域に下地金属膜を形成する工程と、前記半導体素子の前記一方の面の少なくとも前記下地金属膜が形成されている領域に第１のレジスト層を形成する工程と、前記各接続パッドの露出部の上方の前記第１のレジスト層を除去してスルーホール部を形成する工程と、前記各スルーホール部に突起電極の軸となる第１の金属層を形成する工程と、前記各第１の金属層上に第２の金属層を形成する工程と、前記第１のレジスト層の残りを除去するとともに、その除去した前記第１のレジスト層下に形成されている前記下地金属膜を除去する工程と、前記半導体素子の前記一方の面の少なくとも前記複数の接続パッドが配置されている領域に所定温度以上の耐熱性を持つ第２のレジスト層を形成する工程と、前記各接続パッドの露出部の上方の前記第２のレジスト層を除去して前記各第２の金属層の一部を露出させる工程と、前記各第２の金属層を溶融する工程と、前記第２のレジスト層の残りを除去する工程と、を含み、前記第１の金属層と前記第２の金属層からなる突起電極を形成することを特徴とする。また、本発明の請求項２記載の突起電極形成方法は、請求項１記載の突起電極形成方法であって、突起電極高さが突起電極幅よりも大きい突起電極を形成することを特徴とする。
また、本発明の請求項３記載の突起電極形成方法は、半導体素子の一方の面から露出している複数の接続パッドの露出部の上方に突起電極を形成する方法であって、前記半導体素子の前記一方の面の少なくとも前記複数の接続パッドが配置されている領域に下地金属膜を形成する工程と、前記半導体素子の前記一方の面の少なくとも前記下地金属膜が形成されている領域に所望の厚みのレジスト層を形成する工程と、前記各接続パッドの露出部の上方の前記レジスト層を除去してスルーホール部を形成する工程と、前記各スルーホール部に突起電極の軸となる第１の金属層を形成する工程と、前記各第１の金属層上に第２の金属層を形成する工程と、前記レジスト層の残りを除去するとともに、その除去した前記レジスト層下に形成されている前記下地金属膜を除去する工程と、を含み、前記第２の金属層を溶融せずに前記第１の金属層と前記第２の金属層からなる突起電極を形成することを特徴とする。また、本発明の請求項４記載の突起電極形成方法は、請求項３記載の突起電極形成方法であって、突起電極高さが突起電極幅よりも大きい突起電極を形成することを特徴とする。
また、本発明の請求項５記載の突起電極形成方法は、半導体素子の一方の面から露出している複数の接続パッドの露出部の上方に突起電極を形成する方法であって、前記半導体素子の前記一方の面の少なくとも前記複数の接続パッドが配置されている領域に下地金属膜を形成する工程と、前記半導体素子の前記一方の面の少なくとも前記下地金属膜が形成されている領域に第１のレジスト層を形成する工程と、前記各接続パッドの露出部の上方の前記第１のレジスト層を除去して第１のスルーホール部を形成する工程と、前記各第１のスルーホール部に突起電極の軸となる第１の金属層を形成する工程と、前記各第１の金属層上に第２の金属層を形成する工程と、前記第１のレジスト層の残りを除去するとともに、その除去した前記第１のレジスト層下に形成されている前記下地金属膜を除去する工程と、前記半導体素子の前記一方の面の少なくとも前記複数の接続パッドが配置されている領域に、所定温度以上の耐熱性を持ち、前記下地金属膜と前記第１と第２の金属層を合わせた厚みよりも厚みが大きい第２のレジスト層を形成する工程と、前記各接続パッドの露出部の上方の前記第２のレジスト層を除去して第２のスルーホール部を形成する工程と、前記各第２のスルーホール部に前記第２の金属層よりも融点が低い第３の金属層を形成する工程と、前記各第２の金属層と前記各第３の金属層を溶融する工程と、前記第２のレジスト層の残りを除去する工程と、を含み、前記第１、第２、第３の金属層からなる突起電極を形成することを特徴とする。また、本発明の請求項６記載の突起電極形成方法は、請求項５記載の突起電極形成方法であって、突起電極高さが突起電極幅よりも大きい突起電極を形成することを特徴とする。
また、本発明の請求項７記載の突起電極形成方法は、半導体素子の一方の面から露出している複数の接続パッドの露出部の上方に突起電極を形成する方法であって、前記半導体素子の前記一方の面の少なくとも前記複数の接続パッドが配置されている領域に下地金属膜を形成する工程と、前記半導体素子の前記一方の面の少なくとも前記下地金属膜が形成されている領域に第１のレジスト層を形成する工程と、前記各接続パッドの露出部の上方の前記第１のレジスト層を除去して第１のスルーホール部を形成する工程と、前記各第１のスルーホール部に突起電極の軸となる第１の金属層を形成する工程と、前記各第１の金属層上に第２の金属層を形成する工程と、前記第１のレジスト層の残りを除去するとともに、その除去した前記第１のレジスト層下に形成されている前記下地金属膜を除去する工程と、前記半導体素子の前記一方の面の少なくとも前記複数の接続パッドが配置されている領域に、前記下地金属膜と前記第１と第２の金属層を合わせた厚みよりも厚みが大きい第３のレジスト層を形成する工程と、前記各接続パッドの露出部の上方の前記第３のレジスト層を除去して第２のスルーホール部を形成する工程と、前記各第２のスルーホール部に前記第２の金属層よりも融点が低い第３の金属層を形成する工程と、前記第３のレジスト層の残りを除去する工程と、を含み、前記第２と第３の金属層を溶融せずに前記第１、第２、第３の金属層からなる突起電極を形成することを特徴とする。また、本発明の請求項８記載の突起電極形成方法は、請求項７記載の突起電極形成方法であって、突起電極高さが突起電極幅よりも大きい突起電極を形成することを特徴とする。
また、本発明の請求項９記載の半導体装置の製造方法は、請求項１もしくは２のいずれかに記載の突起電極形成方法により突起電極が形成された半導体素子を回路基板にフリップチップ実装して半導体装置を製造する方法であって、第２の金属層を溶融して突起電極を形成した後、第２のレジスト層を除去する前に、突起電極上でプローブによる半導体素子の特性試験を行うことを特徴とする。
また、本発明の請求項１０記載の半導体装置の製造方法は、請求項９記載の半導体装置の製造方法において、特性試験を行った後に突起電極を加熱し、第２の金属層を溶融して突起電極を再生することを特徴とする。
また、本発明の請求項１１記載の半導体装置の製造方法は、請求項１もしくは２のいずれかに記載の突起電極形成方法により突起電極が形成された半導体素子を回路基板にフリップチップ実装して半導体装置を製造する方法であって、各接続パッドの露出部の上方の第２のレジスト層を除去して各第２の金属層の一部を露出させた後、第２の金属層を溶融して突起電極を形成する前に、第２の金属層上でプローブによる半導体素子の特性試験を行うことを特徴とする。
また、本発明の請求項１２記載の半導体装置の製造方法は、請求項５もしくは６のいずれかに記載の突起電極形成方法により突起電極が形成された半導体素子を回路基板にフリップチップ実装して半導体装置を製造する方法であって、第２と第３の金属層を溶融して突起電極を形成した後、第２のレジスト層を除去する前に、突起電極上でプローブによる半導体素子の特性試験を行うことを特徴とする。
また、本発明の請求項１３記載の半導体装置の製造方法は、請求項１２記載の半導体装置の製造方法において、特性試験を行った後に突起電極を加熱し、第２、３の金属層を溶融して突起電極を再生することを特徴とする。
また、本発明の請求項１４記載の半導体装置の製造方法は、請求項５もしくは６のいずれかに記載の突起電極形成方法により突起電極が形成された半導体素子を回路基板にフリップチップ実装して半導体装置を製造する方法であって、第３の金属層を形成した後、第２と第３の金属層を溶融して突起電極を形成する前に、第３の金属層上でプローブによる半導体素子の特性試験を行うことを特徴とする。
また、本発明の請求項１５記載の半導体装置の製造方法は、請求項３もしくは４のいずれかに記載の突起電極形成方法により突起電極が形成された半導体素子を回路基板にフリップチップ実装して半導体装置を製造する方法であって、半導体素子を回路基板にフリップチップ実装して、半導体素子と回路基板との間を樹脂で封止した後、第２の金属層を融解して回路基板の接続パッドと接合させることを特徴とする。
また、本発明の請求項１６記載の半導体装置の製造方法は、請求項７もしくは８のいずれかに記載の突起電極形成方法により突起電極が形成された半導体素子を回路基板にフリップチップ実装して半導体装置を製造する方法であって、半導体素子を回路基板にフリップチップ実装して、半導体素子と回路基板との間を樹脂で封止した後、第３の金属層のみを融解して回路基板の接続パッドと接合させることを特徴とする。
また、本発明の請求項１７記載の半導体装置の製造方法は、請求項１２ないし１４のいずれかに記載の半導体装置の製造方法であって、半導体素子を回路基板にフリップチップ実装するに際し、第３の金属層のみを融解した状態でフリップチップ実装することを特徴とする。
また、本発明の請求項１８記載の半導体装置は、半導体素子の接続パッド上に形成された突起電極と回路基板の接続パッドとが接合されたフリップチップ実装型の半導体装置であって、前記突起電極は、突起電極高さが突起電極幅よりも大きいことを特徴とする。
また、本発明の請求項１９記載の半導体装置は、半導体素子の接続パッド上に形成された突起電極と回路基板の接続パッドとが接合されたフリップチップ実装型の半導体装置であって、前記突起電極は、最上部の金属層の融点がその下の金属層の融点よりも低く、その最上部の金属層が前記回路基板の接続パッドに接合していることを特徴とする。
また、本発明の請求項２０記載の半導体装置は、請求項１９記載の半導体装置であって、前記突起電極は、突起電極高さが突起電極幅よりも大きいことを特徴とする。
本発明によれば、レジスト層の堆積分だけ突起電極高さをかせぐことができるので、ファインピッチなエリアパッド配列に対応するために突起電極が微細化しても、レジスト層の表面にオーバーハングする半田量を増加させることなく、回路基板と半導体チップとの間に樹脂を充填するのに必要な突起電極高さを確保でき、突起電極高さが突起電極幅よりも大きい突起電極を形成できる。また、レジスト層の表面にオーバーハングする半田量を少なくできるので、あるいは無くすことができるので、レジスト層の剥離が容易となり、レジスト残りやリフロー時の突起電極間のショートを低減できる。
また、突起電極（第２の金属層、または第２と第３の金属層を溶融する前のものを含む。）上でプローブによる半導体素子の特性試験を行っても、その突起電極はレジスト層により胴部周囲が補強された状態にあるので、その突起電極の破損を防ぐことができる。また、その突起電極上でプローブによる特性試験を行った後、半田を溶融することにより、特性試験時にその突起電極にできた損傷をなおすことができる。
（実施の形態１）
以下、本発明の実施の形態１における半導体装置の製造方法について、突起電極の形成方法を中心に、図面を交えて説明する。
図１は、本発明の実施の形態１における半導体装置の製造方法を示す工程図である。まず図１（ａ）に示すように、一方の面（以下、上面と称す。）から各接続パッド２の一部が露出している半導体チップ（半導体素子）１を用意して、各接続パッド２の露出部（突起電極を形成する部分）上にメッキ下地金属膜としてＣｒ膜３とＣｕ膜４を形成するために、半導体チップ１の上面の少なくとも接続パッド２が配置されている領域にＣｒ膜３を蒸着によって形成し、さらにそのＣｒ膜３上にＣｕ膜４を蒸着によって形成する。なお、Ｃｒ膜３に代えて、半田中のＳｎの拡散を防止できるＴｉ膜やＭｏ膜等を形成してもよく、またＣｕ膜４に代えてＡｕ膜等を形成してもよい。
次に、図１（ｂ）に示すように、半導体チップ１の上面の少なくともＣｕ膜４が形成されている領域に液状レジストを塗布して第１のレジスト層５を形成した後、半導体露光装置を用いて、各接続パッド２の露出部の上方の第１のレジスト層５を露光し、現像処理を行うことにより、露光した部分の第１のレジスト層５を除去して、Ｃｕ膜４に達するスルーホール部（第１のスルーホール部）６を形成する。
次に、図１（ｃ）に示すように、各スルーホール部６をマスクとしてＣｕメッキを施し、各スルーホール部６に突起電極の軸となるＣｕメッキ層（第１の金属層）７を形成する。なお、Ｃｕメッキ層７の代わりにＮｉメッキ層を形成してもよい。
次に、図１（ｄ）に示すように、各スルーホール部をマスクとして各Ｃｕメッキ層７上に半田メッキを施し、各スルーホール部に半田メッキ層（第２の金属層）８を形成する。このとき、半田メッキ層８は第１のレジスト層５の表面にオーバーハングしなくてもよい。
次に、図１（ｅ）に示すように、第１のレジスト層の残りを剥離、除去した後、Ｃｕメッキ層７と半田メッキ層８をレジストとして、その除去した第１のレジスト層下に形成されている接続パッド２間のＣｕ膜４とＣｒ膜３をエッチングにより除去する。
次に、図１（ｆ）に示すように、半導体素子１の上面の少なくとも接続パッド２が配置されている領域に、半田メッキ層８のリフロー温度（所定温度）以上の耐熱性を持つポリイミド等の液状レジストを塗布して、第２のレジスト層９を形成する。なお、液状レジストに代えて、ポリイミド等の半田メッキ層８のリフロー温度以上の耐熱性を持つフィルム状レジストを熱圧着してもよい。その後、半導体露光装置を用いて、各接続パッド２の露出部の上方の第２のレジスト層９を露光し、現像処理を行うことにより、露光した部分の第２のレジスト層９を除去して、半田メッキ層８の一部を露出させる。なお第２のレジスト層９の除去には、露光、現像処理ではなくエッチング処理を用いてもよい。
次に、図１（ｇ）の上図に示すように、半田メッキ層を過熱、リフローし、半田を溶融して、Ｃｕメッキ層（第１の金属層）と半田層（第２の金属層）からなる突起電極１０を形成し、その突起電極１０上でプローブ１１による半導体チップの特性試験を行う。このとき、突起電極１０の胴部周囲は第２のレジスト層９により補強された状態にある。突起電極１０上でプローブ１１による特性試験を行うと、図１（ｇ）の下図に示すように突起電極１０が損傷するので、図１（ｈ）に示すように、突起電極１０を過熱、リフローして、再度半田を溶融させ、突起電極１０を再生する。
このように、突起電極を第２のレジスト層で補強した状態で特性試験を行うので、突起電極の脱落や変形を防ぐことができ、損傷を受けた場合でも再度のリフローにより突起電極を再生することができる。
次に、図１（ｉ）に示すように、第２のレジスト層の残りを剥離、除去して突起電極１０を完成する。図２に完成した突起電極１０の断面を示す。図２に示すように、上記した突起電極形成方法によれば、突起電極高さ１２を突起電極幅１３よりも大きくできるため、例えば１５０μｍ以下のファインピッチなエリアパッド配列に対応するために突起電極が微細化しても、半導体チップと回路基板の間に樹脂を充填するために必要な突起電極高さを得ることができる。突起電極形成後は、その突起電極が形成された半導体チップを回路基板にフリップチップ実装し、半導体チップと回路基板の間を樹脂で封止することで、半導体素子の接続パッド上に形成された突起電極と回路基板の接続パッドとが接合されたフリップチップ実装型の半導体装置であって、突起電極高さが突起電極幅よりも大きい突起電極を有する半導体装置を実現できる。
本実施の形態１によれば、下地金属膜であるＣｒ膜とＣｕ膜、Ｃｕメッキ層（第１の金属層）、および半田メッキ層（第２の金属層）を、半田メッキ層のリフロー温度以上の耐熱性を持つ第２のレジスト層で保持した状態で、半田メッキ層を過熱、リフローし、半田を溶融して突起電極を形成するので、第２のレジスト層の堆積分だけ突起電極高さをかせぐことができ、第１のレジスト層にオーバーハングする半田量は少なくてよい。あるいは無くてもよい。よって、第１のレジスト層が剥離し易くなり、レジスト残りや、リフロー時の突起電極間でのショートを低減できる。
なお、半田メッキ層の形成後に、半田メッキ層とＣｕメッキ層との間で十分な強度と特性試験に支障がない接触抵抗を確保できるなら、半田メッキ層を溶融して突起電極を形成する前に、半田メッキ層上でプローブによる半導体素子の特性試験を行い、特性試験後、半田メッキ層を溶融して突起電極を形成してもよい。
また、半導体チップの特性試験が必要ない場合や、半導体チップの接続パッドあるいは特性試験専用のパッドで特性試験を行う場合、半田メッキ層とＣｕメッキ層との間で十分な強度を確保できるなら、半田メッキ層の形成後に、半田メッキ層を過熱、リフローする工程を削減することができる。この場合、回路基板にフリップチップ実装する際に、突起電極（半田メッキ層）と回路基板の接続パッドとを導電性ペースト等を介して接続する。そして、半導体チップと回路基板の間を樹脂で封止した後、半田メッキ層を融解して回路基板の接続パッドと接合させる。
また、この場合であっても、第１のレジスト層５を所望の厚みに形成することで突起電極高さをかせぐことができるので、ファインピッチなエリアパッド配列に対応するために突起電極が微細化しても、レジスト層の表面にオーバーハングする半田量を増加させることなく、回路基板と半導体チップとの間に樹脂を充填するのに必要な突起電極高さを確保でき、突起電極高さが突起電極幅よりも大きい突起電極を形成できる。また、レジスト層の表面にオーバーハングする半田量を少なくできるので、あるいは無くすことができるので、レジスト層の剥離が容易となり、レジスト残りやリフロー時の突起電極間のショートを低減できる。
（実施の形態２）
以下、本発明の実施の形態２における半導体装置の製造方法について、突起電極の形成方法を中心に、図面を交えて説明する。
図３は、本発明の実施の形態２における半導体装置の製造方法を示す工程図である。但し、前述の実施の形態１で説明した部材と同一の部材には同一符号を付して、説明を省略する。また、図３（ａ）〜図３（ｅ）の工程は、図１（ａ）〜図１（ｅ）の工程と同一であるので、説明を省略する。
図３（ｅ）の工程後、図３（ｆ）の上図に示すように、半導体素子１の上面の少なくとも接続パッド２が配置されている領域に、半田メッキ層（第２の金属層）８のリフロー温度（所定温度）以上の耐熱性を持つポリイミド等の液状レジストを、下地金属膜であるＣｒ膜３とＣｕ膜４、Ｃｕメッキ層（第１の金属層）７、および半田メッキ層８を合わせた厚みよりも大きい厚みで塗布し、第２のレジスト層９を形成する。なお、液状レジストに代えて、ポリイミド等の半田メッキ層８のリフロー温度以上の耐熱性を持つフィルム状レジストを熱圧着してもよい。その後、半導体露光装置を用いて、接続パッド２の露出部の上方の第２のレジスト層９を露光し、現像処理を行うことにより、露光した部分の第２のレジスト層９を除去して、半田メッキ層８に達するスルーホール部（第２のスルーホール部）１４を形成する。なお第２のレジスト層９の除去には、露光、現像処理ではなくエッチング処理を用いてもよい。
次に、図３（ｆ）の下図に示すように、第２のレジスト層９をマスクとして、半田ペースト印刷法によりスルーホール部に半田メッキ層８よりも融点が低い半田層（第３の金属層）１５を形成する。なお、半田層１５は、半田ペースト印刷法の代わりに、半田ボール搭載法や、溶融半田へのディップ法により形成してもよい。
次に、図３（ｇ）〜（ｉ）に示すように、図１（ｇ）〜（ｉ）で説明した工程と同様に、半田メッキ層と半田層を過熱、リフローし、半田を溶融して、Ｃｕメッキ層（第１の金属層）と、第１の半田層（第２の金属層と）と、第２の半田層（第３の金属層）からなる突起電極１６を形成し、その突起電極１６上でプローブ１１による半導体チップの特性試験を行った後、突起電極１６を過熱、リフローして、再度半田を溶融させ、突起電極１６を再生し、第２のレジスト層９の残りを剥離、除去して突起電極１６を完成する。
突起電極形成後は、その突起電極が形成された半導体チップを回路基板にフリップチップ実装することで、半導体素子の接続パッド上に形成された突起電極と回路基板の接続パッドとが接合されたフリップチップ実装型の半導体装置を実現できる。
また、フリップチップ実装時の温度を半田メッキ層の融点よりも低く、且つ半田メッキ層よりも融点が低い半田層の融点以上に保つことにより、図４に示すように、突起電極１６の最上部の金属層である半田層（第３の金属層）をのみを融解した状態で、突起電極高さを維持しつつ回路基板１７の接続パッド１８に突起電極１６を接合することができる。このように半導体チップを回路基板にフリップチップ実装して製造した半導体装置では、突起電極の最上部の金属層（半田層）の融点がその下の金属層（半田メッキ層）の融点よりも低く、その最上部の金属層が回路基板の接続パッドに接合している。
本実施の形態２によれば、前述の実施の形態１と同様に、突起電極高さを突起電極幅よりも大きくできるため、突起電極が微細化しても、半導体チップと回路基板の間に樹脂を充填するために必要な突起電極高さを得ることができる。したがって、前述の実施の形態１と同様に、突起電極高さが突起電極幅よりも大きい突起電極を有する半導体装置を実現できる。
また、接続パッドの露出部の上方に形成されている下地金属膜であるＣｒ膜とＣｕ膜、Ｃｕメッキ層（第１の金属層）、半田メッキ層（第２の金属層）、および半田メッキ層よりも融点が低い半田層（第３の金属層）を、半田メッキ層のリフロー温度以上の耐熱性を持つ第２のレジスト層で保持した状態で、半田層と半田メッキ層を過熱、リフローし、半田を溶融して突起電極を形成するので、第２のレジスト層の堆積分だけ突起電極高さをかせぐことができ、第１と第２のレジスト層にオーバーハングする半田量は少なくてよい。あるいは無くてもよい。よって、第１と第２のレジスト層が剥離し易くなり、レジスト残りや、リフロー時の突起電極間でのショートを低減できる。
なお、半田メッキ層とＣｕメッキ層との間、および半田層と半田メッキ層との間で十分な強度と特性試験に支障がない接触抵抗を確保できるなら、半田メッキ層および半田層を溶融して突起電極を形成する前に、半田層上でプローブによる半導体素子の特性試験を行い、特性試験後、半田メッキ層および半田層を溶融して突起電極を形成してもよい。
また、半導体チップの特性試験が必要ない場合や、半導体チップの接続パッドあるいは特性試験専用のパッドで特性試験を行う場合、半田メッキ層とＣｕメッキ層との間および半田層と半田メッキ層との間で十分な強度を確保できるなら、半田層の形成後に、半田メッキ層と半田層を過熱、リフローする工程を削減することができる。この場合、回路基板にフリップチップ実装する際に、突起電極（半田層）と回路基板の接続パッドとを導電性ペースト等を介して接続する。そして、半導体チップと回路基板の間を樹脂で封止した後、半田層を融解して回路基板の接続パッドと接合させる。
また、この場合であっても、第２のレジスト層９を所望の厚みに形成することで突起電極高さをかせぐことができるので、ファインピッチなエリアパッド配列に対応するために突起電極が微細化しても、レジスト層の表面にオーバーハングする半田量を増加させることなく、回路基板と半導体チップとの間に樹脂を充填するのに必要な突起電極高さを確保でき、突起電極高さが突起電極幅よりも大きい突起電極を形成できる。また、レジスト層の表面にオーバーハングする半田量を少なくできるので、あるいは無くすことができるので、レジスト層の剥離が容易となり、レジスト残りやリフロー時の突起電極間のショートを低減できる。なお、この場合、半田メッキ層と半田層を過熱、リフローする工程を削減するので、第１のレジスト層を除去した後、半田メッキ層のリフロー温度以上の耐熱性を持たないレジスト層（第３のレジスト層）を形成してもよい。
本発明にかかる突起電極形成方法、並びに半導体装置の製造方法、および半導体装置は、ファインピッチなエリアパッド配列に対応するために突起電極が微細化しても、レジスト層の表面にオーバーハングする半田量を増加させることなく、回路基板と半導体チップとの間に樹脂を充填するのに必要な突起電極高さを確保でき、フリップチップ実装工法に有用である。
本発明の実施の形態１における半導体装置の製造方法を示す工程図 本発明の実施の形態１における突起電極を示す図 本発明の実施の形態２における半導体装置の製造方法を示す工程図 本発明の実施の形態２における半導体装置を示す図 従来の半導体装置の製造方法を示す工程図 従来の半導体装置を示す図
符号の説明
１ 半導体チップ
２ 半導体チップの接続パッド
３ Ｃｒ膜
４ Ｃｕ膜
５ レジスト層（第１のレジスト層）
６ スルーホール部（第１のスルーホール部）
７ Ｃｕメッキ層
８ 半田メッキ層
９ 第２のレジスト層
１０、１６ 突起電極
１１ プローブ
１２ 突起電極高さ
１３ 突起電極幅
１４ 第２のスルーホール部
１５ 半田層
１７ 回路基板
１８ 回路基板の接続パッド
１９ 樹脂

Claims (20)

  1. 半導体素子の一方の面から露出している複数の接続パッドの露出部の上方に突起電極を形成する方法であって、
    前記半導体素子の前記一方の面の少なくとも前記複数の接続パッドが配置されている領域に下地金属膜を形成する工程と、
    前記半導体素子の前記一方の面の少なくとも前記下地金属膜が形成されている領域に第１のレジスト層を形成する工程と、
    前記各接続パッドの露出部の上方の前記第１のレジスト層を除去してスルーホール部を形成する工程と、
    前記各スルーホール部に突起電極の軸となる第１の金属層を形成する工程と、
    前記各第１の金属層上に第２の金属層を形成する工程と、
    前記第１のレジスト層の残りを除去するとともに、その除去した前記第１のレジスト層下に形成されている前記下地金属膜を除去する工程と、
    前記半導体素子の前記一方の面の少なくとも前記複数の接続パッドが配置されている領域に所定温度以上の耐熱性を持つ第２のレジスト層を形成する工程と、
    前記各接続パッドの露出部の上方の前記第２のレジスト層を除去して前記各第２の金属層の一部を露出させる工程と、
    前記各第２の金属層を溶融する工程と、
    前記第２のレジスト層の残りを除去する工程と、
    を含み、前記第１の金属層と前記第２の金属層からなる突起電極を形成することを特徴とする突起電極形成方法。
  2. 請求項１記載の突起電極形成方法であって、突起電極高さが突起電極幅よりも大きい突起電極を形成することを特徴とする突起電極形成方法。
  3. 半導体素子の一方の面から露出している複数の接続パッドの露出部の上方に突起電極を形成する方法であって、
    前記半導体素子の前記一方の面の少なくとも前記複数の接続パッドが配置されている領域に下地金属膜を形成する工程と、
    前記半導体素子の前記一方の面の少なくとも前記下地金属膜が形成されている領域に所望の厚みのレジスト層を形成する工程と、
    前記各接続パッドの露出部の上方の前記レジスト層を除去してスルーホール部を形成する工程と、
    前記各スルーホール部に突起電極の軸となる第１の金属層を形成する工程と、
    前記各第１の金属層上に第２の金属層を形成する工程と、
    前記レジスト層の残りを除去するとともに、その除去した前記レジスト層下に形成されている前記下地金属膜を除去する工程と、
    を含み、前記第２の金属層を溶融せずに前記第１の金属層と前記第２の金属層からなる突起電極を形成することを特徴とする突起電極形成方法。
  4. 請求項３記載の突起電極形成方法であって、突起電極高さが突起電極幅よりも大きい突起電極を形成することを特徴とする突起電極形成方法。
  5. 半導体素子の一方の面から露出している複数の接続パッドの露出部の上方に突起電極を形成する方法であって、
    前記半導体素子の前記一方の面の少なくとも前記複数の接続パッドが配置されている領域に下地金属膜を形成する工程と、
    前記半導体素子の前記一方の面の少なくとも前記下地金属膜が形成されている領域に第１のレジスト層を形成する工程と、
    前記各接続パッドの露出部の上方の前記第１のレジスト層を除去して第１のスルーホール部を形成する工程と、
    前記各第１のスルーホール部に突起電極の軸となる第１の金属層を形成する工程と、
    前記各第１の金属層上に第２の金属層を形成する工程と、
    前記第１のレジスト層の残りを除去するとともに、その除去した前記第１のレジスト層下に形成されている前記下地金属膜を除去する工程と、
    前記半導体素子の前記一方の面の少なくとも前記複数の接続パッドが配置されている領域に、所定温度以上の耐熱性を持ち、前記下地金属膜と前記第１と第２の金属層を合わせた厚みよりも厚みが大きい第２のレジスト層を形成する工程と、
    前記各接続パッドの露出部の上方の前記第２のレジスト層を除去して第２のスルーホール部を形成する工程と、
    前記各第２のスルーホール部に前記第２の金属層よりも融点が低い第３の金属層を形成する工程と、
    前記各第２の金属層と前記各第３の金属層を溶融する工程と、
    前記第２のレジスト層の残りを除去する工程と、
    を含み、前記第１、第２、第３の金属層からなる突起電極を形成することを特徴とする突起電極形成方法。
  6. 請求項５記載の突起電極形成方法であって、突起電極高さが突起電極幅よりも大きい突起電極を形成することを特徴とする突起電極形成方法。
  7. 半導体素子の一方の面から露出している複数の接続パッドの露出部の上方に突起電極を形成する方法であって、
    前記半導体素子の前記一方の面の少なくとも前記複数の接続パッドが配置されている領域に下地金属膜を形成する工程と、
    前記半導体素子の前記一方の面の少なくとも前記下地金属膜が形成されている領域に第１のレジスト層を形成する工程と、
    前記各接続パッドの露出部の上方の前記第１のレジスト層を除去して第１のスルーホール部を形成する工程と、
    前記各第１のスルーホール部に突起電極の軸となる第１の金属層を形成する工程と、
    前記各第１の金属層上に第２の金属層を形成する工程と、
    前記第１のレジスト層の残りを除去するとともに、その除去した前記第１のレジスト層下に形成されている前記下地金属膜を除去する工程と、
    前記半導体素子の前記一方の面の少なくとも前記複数の接続パッドが配置されている領域に、前記下地金属膜と前記第１と第２の金属層を合わせた厚みよりも厚みが大きい第３のレジスト層を形成する工程と、
    前記各接続パッドの露出部の上方の前記第３のレジスト層を除去して第２のスルーホール部を形成する工程と、
    前記各第２のスルーホール部に前記第２の金属層よりも融点が低い第３の金属層を形成する工程と、
    前記第３のレジスト層の残りを除去する工程と、
    を含み、前記第２と第３の金属層を溶融せずに前記第１、第２、第３の金属層からなる突起電極を形成することを特徴とする突起電極形成方法。
  8. 請求項７記載の突起電極形成方法であって、突起電極高さが突起電極幅よりも大きい突起電極を形成することを特徴とする突起電極形成方法。
  9. 請求項１もしくは２のいずれかに記載の突起電極形成方法により突起電極が形成された半導体素子を回路基板にフリップチップ実装して半導体装置を製造する方法であって、第２の金属層を溶融して突起電極を形成した後、第２のレジスト層を除去する前に、突起電極上でプローブによる半導体素子の特性試験を行うことを特徴とする半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、特性試験を行った後に突起電極を加熱し、第２の金属層を溶融して突起電極を再生することを特徴とする半導体装置の製造方法。
  11. 請求項１もしくは２のいずれかに記載の突起電極形成方法により突起電極が形成された半導体素子を回路基板にフリップチップ実装して半導体装置を製造する方法であって、各接続パッドの露出部の上方の第２のレジスト層を除去して各第２の金属層の一部を露出させた後、第２の金属層を溶融して突起電極を形成する前に、第２の金属層上でプローブによる半導体素子の特性試験を行うことを特徴とする半導体装置の製造方法。
  12. 請求項５もしくは６のいずれかに記載の突起電極形成方法により突起電極が形成された半導体素子を回路基板にフリップチップ実装して半導体装置を製造する方法であって、第２と第３の金属層を溶融して突起電極を形成した後、第２のレジスト層を除去する前に、突起電極上でプローブによる半導体素子の特性試験を行うことを特徴とする半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、特性試験を行った後に突起電極を加熱し、第２、３の金属層を溶融して突起電極を再生することを特徴とする半導体装置の製造方法。
  14. 請求項５もしくは６のいずれかに記載の突起電極形成方法により突起電極が形成された半導体素子を回路基板にフリップチップ実装して半導体装置を製造する方法であって、第３の金属層を形成した後、第２と第３の金属層を溶融して突起電極を形成する前に、第３の金属層上でプローブによる半導体素子の特性試験を行うことを特徴とする半導体装置の製造方法。
  15. 請求項３もしくは４のいずれかに記載の突起電極形成方法により突起電極が形成された半導体素子を回路基板にフリップチップ実装して半導体装置を製造する方法であって、半導体素子を回路基板にフリップチップ実装して、半導体素子と回路基板との間を樹脂で封止した後、第２の金属層を融解して回路基板の接続パッドと接合させることを特徴とする半導体装置の製造方法。
  16. 請求項７もしくは８のいずれかに記載の突起電極形成方法により突起電極が形成された半導体素子を回路基板にフリップチップ実装して半導体装置を製造する方法であって、半導体素子を回路基板にフリップチップ実装して、半導体素子と回路基板との間を樹脂で封止した後、第３の金属層のみを融解して回路基板の接続パッドと接合させることを特徴とする半導体装置の製造方法。
  17. 請求項１２ないし１４のいずれかに記載の半導体装置の製造方法であって、半導体素子を回路基板にフリップチップ実装するに際し、第３の金属層のみを融解した状態でフリップチップ実装することを特徴とする半導体装置の製造方法。
  18. 半導体素子の接続パッド上に形成された突起電極と回路基板の接続パッドとが接合されたフリップチップ実装型の半導体装置であって、前記突起電極は、突起電極高さが突起電極幅よりも大きいことを特徴とする半導体装置。
  19. 半導体素子の接続パッド上に形成された突起電極と回路基板の接続パッドとが接合されたフリップチップ実装型の半導体装置であって、前記突起電極は、最上部の金属層の融点がその下の金属層の融点よりも低く、その最上部の金属層が前記回路基板の接続パッドに接合していることを特徴とする半導体装置。
  20. 請求項１９記載の半導体装置であって、前記突起電極は、突起電極高さが突起電極幅よりも大きいことを特徴とする半導体装置。
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