TWI503904B - 銲墊結構之製造方法 - Google Patents

Description

銲墊結構之製造方法

本發明係關於半導體裝置之製作，且特別是關於應用於半導體裝置內之一種銲墊結構之製造方法。

一般而言，半導體裝置的製作係於一晶圓上藉由依序地沉積與圖案化複數個絕緣、導電以及半導體之材料膜層而形成。

通常，形成於最上方之眾多材料膜層之一包括用於電性連結位於晶圓內之下方主動區域與元件之一銲墊層，而銲墊層亦通常經過一保護層的適當保護，而避免了銲墊層於後續之測試與封裝製程中受到損傷。

然而，隨著半導體裝置的尺寸微縮趨勢，便需要針對銲墊結構進行改善，以確保半導體裝置內之保護層於隨著半導體裝置的尺寸微縮時仍可提供銲墊層適當之保護作用。

依據一實施例，本發明提供了一種銲墊結構之製造方法，包括：提供之一半導體結構，其上形成有一導電層以及具有一第一開口之一圖案化之介電層，該第一開口部份露出該導電層之一部；施行一第一沈積程序，於該介電層與該導電層上形成一層第一保護材料；施行一第一圖案化程序，以圖案化該層第一保護材料，以形成具有一第二開口之一第一保護層，其中該第二開口露出了該第一開口、鄰近該第一開口之部份介電層與該導電層；施行一第二沈積程序，於該第一保護層、該介電層與該導電層上形成一層第二保護材料；以及施行一第二圖案化程序，以圖案化該層第二保護材料，以形成具有一第三開口之一第二保護層，其中該第三開口露出了該第二開口、鄰近該第二開口之部份第一保護層、該第一開口及鄰近該第一開口之部份介電層，而該第二保護層與該第一保護層構成了一複合保護層。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下：

請參照第1-3圖，顯示了為依據本發明之一實施例之適用於半導體裝置之一種銲墊結構之製造方法。在此，如第1-3圖所示之製造方法係作為一比較例之用，藉以說明本案發明人所遭遇之銲墊結構之可靠度問題，而非用於限定本發明之範疇。

請參照第1圖，首先提供大體製備之一半導體裝置100，其包括一半導體結構102、一導電層104以及一介電層106。如第1圖所示，導電層104與介電層106係依序形成於半導體結構102之上，而介電層106內形成有一開口108，開口108係部份露出了下方之導電層104。

於一實施例中，半導體結構102可包括一半導體基板、複數個介電層、複數個主動元件、複數個被動元件、及複數個導電內連元件等多種元件，且此些元件係經過適當設計而設置，進而組成一積體電路。然而，基於簡化圖式之目的，在此半導體結構102並未繪示出上述多種元件而僅繪示為一平整結構。於一實施例中，導電層104係做為銲墊層之用，其可包括如銅、鋁、鎢之金屬材料，而形成於導電層104上之介電層106則可包括如氧化矽、氮化矽、或其組合之介電材料。

請參照第2圖，接著施行一沈積程序(未顯示)，以於半導體結構102上坦覆地形成一層保護材料110。接著，施行一圖案化程序112，以圖案化此層保護材料110，進而於介電層106上形成經圖案化之一保護層110a，如第3圖所示。

請參照第3圖，於經圖案化之保護層110a內所形成之開口114為略大於開口108之一開口，其除了露出了開口108之外亦部份露出了位於下方之介電層106以及為開口108所露出之導電層104。

於一實施例中，保護層110a以及保護材料110可採用感光型聚亞醯胺(photosensitive polyimide)材料。因此，其可採用如旋轉塗佈方式之一沈積程序所形成，而上述圖案化程序112則可採用如微影方式之一圖案化程序。然而，受限於針對保護層110a/保護材料110所施行之圖案化製程112之微影製程的限制，因此位於介電層106上之保護層110/保護材料110之厚度T1將受到限制，其具有約不大於100000埃之一烘烤後厚度。

然而，隨著半導體裝置100之尺寸微縮趨勢，具有上述厚度T1之保護層110恐於後續測試與封裝製程中將無法抵擋因如打線接合(wire bonding)程與如探測測試(probe test)之電性測試製程等相關製程所造成之損傷。如此，於後續測試與封裝製程的施行之後，保護層110可能部份或全部地受到毀損，而無法提供半導體裝置100之導電層104對於如濕氣、離子阻擋等不期望影響之相關保護情形，如此將會進一步影響了半導體裝置100的電性與可靠度表現。

請參照第4-5圖，分別顯示了如第3圖所示之半導體裝置100之一上視情形，而第3圖所示之半導體裝置100則顯示了沿第4-5圖內線段3-3之剖面情形。

如第4圖所示，半導體裝置100內之開口108與114此時係具有大體圓形之形態且大體共心。而如第5圖所示，半導體裝置100內之開口108與114此時係具有大體長方形之形態且大體共心。然而，半導體裝置100內之開口108與114的形狀並不以如第4-5圖所示情形為限，其亦可為其他之多邊形形狀，且開口108與114可具有相同或相異之形狀。

綜上所述，故隨著半導體裝置的尺寸微縮趨勢，便需要針對銲墊結構進行改善，以提供具有更佳保護效果之一種銲墊結構之製造方法。有鑑於此，請參照第6-9圖，顯示了依據本發明之另一實施例之適用於半導體裝置之一種銲墊結構之製造方法，以因應半導體裝置的尺寸微縮趨勢而製作出具有較佳保護效果之銲墊結構。

請參照第6圖，首先提供大體製備之一半導體裝置200，其包括一半導體結構202、一導電層204以及一介電層206。如第2圖所示，導電層204與介電層206係依序形成於半導體結構202之上，而介電層206內形成有一開口208，開口208係部份露出了下方之導電層204。

於一實施例中，半導體結構202可包括一半導體基板、複數個介電層、複數個主動元件、複數個被動元件、及複數個導電內連元件等多種元件，且此些元件係經過適當設計而設置，進而組成一積體電路。然而，基於簡化圖式之目的，在此半導體結構202並未繪示出上述多種元件而僅繪示為一平整結構。於一實施例中，導電層204係做為銲墊層之用，其可包括如銅、鋁、鎢之金屬材料，而形成於導電層204上之介電層206則可包括如氧化矽、氮化矽、或其組合之介電材料。

請參照第7圖，接著施行一沈積程序(未顯示)，以於半導體結構202上坦覆地形成一層保護材料210。接著，施行一圖案化程序212，以圖案化此層保護材料210，進而於介電層206上形成經圖案化之一保護層210a，如第8圖所示。

請參照第8圖，於經圖案化之保護層210a內所形成之開口214為略大於開口208之一開口，其除了露出了開口208之外亦部份露出了位於下方之介電層206以及為開口208所露出之導電層204。

接著，施行另一沈積程序(未顯示)，以於半導體結構202上坦覆地形成一層保護材料216。接著，施行一圖案化程序218，以圖案化此層保護材料216，進而於保護層210a上形成經圖案化之另一保護層216a，如第9圖所示。

於一實施例中，保護層210a與216a以及保護材料210與216皆可採用感光型聚亞醯胺(photosensitive polyimide)材料。因此，其皆可採用如旋轉塗佈方式之一沈積程序所形成，而上述圖案化程序212與218則可採用如微影方式之一圖案化程序。

雖受限於分別針對保護材料210與216所施行之圖案化製程212及218之微影製程的限制，故位於介電層206上之保護層210/保護材料210之厚度T2及位於保護層210a上之保護層216a/保護材料216之T3將受到限制，其分別具有約不大於200000埃之一烘烤後厚度。然而，相較於如第3圖所示之情形，經過整合，位於介電層206上之保護層210a與216a可構成了一複合保護層250，其整體厚度已遠大於如第3圖內所示之保護層110a，故此複合保護層250可隨著半導體裝置200之尺寸微縮趨勢而於後續測試與封裝製程中抵擋因如打線接合(wire bonding)與如探測測試(probe test)之電性測試等相關製程所造成之損傷。如此，於後續測試與封裝製程的施行之後，複合保護層250雖可能部份地受到毀損，但其仍可提供半導體裝置200之導電層204對於如濕氣、離子阻擋等不期望影響之可靠保護情形，如此將會進一步確保了半導體裝置200的電性與可靠度表現。

請參照第10-11圖，分別顯示了如第9圖所示之半導體裝置200之一上視情形，而第9圖所示之半導體裝置200則顯示了沿第10-11圖內線段9-9之剖面情形。

如第10圖所示，半導體裝置200內之開口208、214與220此時係具有大體圓形之形態且大體共心，並分別具有一直徑D1、D2與D3，其中D3較D2約大了10%以上。而如第11圖所示，半導體裝置200內之開口208、214與220此時係具有大體長方形之形態且大體共心，並分別具有一最大長度L1、L2與L3，其中L3較L2約大了10%以上。然而，半導體裝置200內之開口208、214與220的形狀並不以如第10-11圖所示情形為限，其亦可為其他之多邊形形狀，且開口208、214與220可具有相同或相異之形狀。再者，形成於介電層206上之複合保護層250並不以如第9-11圖所示之兩層為限，其可能為由包括超過兩層之保護層所組成之一複合保護層，且於每一較上層之保護層內之開口會略大於其下方之保護層內之開口約10%以上。

再者，基於本實施例之複合保護層250內具有由下往上尺寸更為擴張之開口，因此於後續之打線接合與如探測測試之電性測試等封裝相關製程中並不會影響上述製程之製程窗口，因此適用於半導體裝置200尺寸微縮之應用情形。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200．．．半導體裝置

102、202．．．半導體結構

104、204．．．導電層

106、206．．．介電層

108、208．．．開口

110、210．．．保護材料

110a、210a．．．保護層

112、212．．．圖案化程序

114、214．．．開口

216．．．保護材料

216a．．．保護層

218．．．圖案化程序

220．．．開口

250．．．複合保護層

T1、T2、T3．．．厚度

D1、D2、D3．．．直徑

L1、L2、L3．．．最大長度

第1-3圖顯示了依據本發明一實施例之應用於半導體裝置之一種銲墊結構之製造方法；

第4圖顯示了依據本發明一實施例之應用於半導體裝置之一種銲墊結構之上視情形；

第5圖顯示了依據本發明另一實施例之應用於半導體裝置之一種銲墊結構之上視情形；

第6-8圖分別顯示了依據本發明另一實施例之應用於半導體裝置之一種銲墊結構之製造方法；

第9圖顯示了依據本發明一實施例之應用於半導體裝置之一種銲墊結構之上視情形；以及

第10-11圖分別顯示了依據本發明另一實施例之應用於半導體裝置之一種銲墊結構之上視情形。

200．．．半導體裝置

202．．．半導體結構

204．．．導電層

206．．．介電層

208．．．開口

210a．．．保護層

214．．．開口

216a．．．保護層

220．．．開口

250．．．複合保護層

T2、T3．．．厚度

Claims (10)

1. 一種銲墊結構之製造方法，包括：提供之一半導體結構，其上形成有一導電層以及具有一第一開口之一圖案化之介電層，該第一開口部份露出該導電層之一部；施行一第一沈積程序，於該介電層與該導電層上形成一層第一保護材料；施行一第一圖案化程序，以圖案化該層第一保護材料，以形成具有一第二開口之一第一保護層，其中該第二開口露出了該第一開口、鄰近該第一開口之部份介電層與該導電層；施行一第二沈積程序，於該第一保護層、該介電層與該導電層上形成一層第二保護材料；以及施行一第二圖案化程序，以圖案化該層第二保護材料，以形成具有一第三開口之一第二保護層，其中該第三開口露出了該第二開口、鄰近該第二開口之部份第一保護層、該第一開口及鄰近該第一開口之部份介電層，而該第二保護層與該第一保護層構成了一複合保護層。
2. 如申請專利範圍第1項所述之銲墊結構之製造方法，其中該第一層保護材料包括感光型聚亞醯胺。
3. 如申請專利範圍第2項所述之銲墊結構之製造方法，其中該第一沈積程序為一旋轉塗佈程序。
4. 如申請專利範圍第2項所述之銲墊結構之製造方法，其中該第一圖案化程序為一微影程序。
5. 如申請專利範圍第1項所述之銲墊結構之製造方法，其中該第二層保護材料包括感光型聚亞醯胺。
6. 如申請專利範圍第5項所述之銲墊結構之製造方法，其中該第二沈積程序為一旋轉塗佈程序。
7. 如申請專利範圍第5項所述之銲墊結構之製造方法，其中該第二圖案化程序為一微影程序。
8. 如申請專利範圍第1項所述之銲墊結構之製造方法，其中該第三開口與該第二開口大體共心且具有一大體圓形之上視形狀，而第三開口之一直徑較該第二開口之一直徑大了10%以上。
9. 如申請專利範圍第1項所述之銲墊結構之製造方法，其中該第三開口與該第二開口大體共心且具有一大體長方形之上視形狀，而第三開口之一最大長度較該第二開口之一最大長度大了10%以上。
10. 如申請專利範圍第1項所述之銲墊結構之製造方法，其中該介電層包括氮化矽、氧化矽或其組合，而該導電層包括銅、鋁、或鎢。