KR100683387B1 - 반도체 소자와 그 패드 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 패드(pad) 형성 방법에 관한 것으로서, 제1 층간 절연막(the fist intermetallic dielectric layer) 상에 하부 금속층을 도포한 후, 사진 및 식각 공정에 의하여 하부 패드를 형성하는 공정과; 제2 층간 절연막(the second intermetallic dielectric layer) 과 상부 금속층을 도포한 후, 사진 및 식각 공정에 의하여 상부 패드를 형성하는 공정과; 상기 상부 패드 상에 패드 보호막(passivation layer)을 도포하는 공정과; 상기 상부 패드를 오픈하는 공정과; 상기 하부 패드를 오픈하는 공정을 포함하는 구성에 의하여, 종래의 스택(stack) 형태의 패드 구조에 비하여 칩(chip) 면적을 줄여 전체적인 칩의 크기를 축소하는 효과가 있다.

상부 패드, 하부 패드

Description

반도체 소자와 그 패드 형성 방법 {Semiconductor Device and Method of Fabricating Pad in the Semiconductor Device}

도 1a 내지 도 1e는 종래기술에 의한 반도체 소자의 패드 형성 방법을 나타낸 단면도이다.

도 2a 내지 도 2j는 본 발명의 일 실시예에 의한 반도체 소자의 패드 형성 방법을 나타낸 단면도이다.

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 좀 더 상세하게는 반도체 소자의 패드(pad) 형성 방법에 관한 것이다.

이하, 도 1a 내지 도 1e를 참조하여 종래기술에 의한 반도체 소자의 패드 형성 방법을 설명한다. 도 1a 내 도 1e는 일반적인 반도체 소자의 제조 공정 중 패드를 형성하는 공정에 관하여만 도시되어 있다.

도 1a는 층간 절연막(100) 상에 금속 배선층(110), PR(photo resist, 120)을 순서대로 도포한 상태를 나타낸다. 그 다음 도 1b에서는 사진 공정에 의하여 PR(120)에 패드를 형성하기 위한 패턴(pattern)을 형성한 상태를 나타낸다.

그 다음, 도 1c는 그 패턴 위에 식각 공정에 의해 다수의 패드(115)를 형성한 상태를 나타낸다. 패드(115)가 형성된 웨이퍼 표면에 도 1d와 같이 보호막(passivation layer, 130)을 전체적으로 도포한다.

그리고, 도 1e에서처럼 후속 와이어 본딩(wire bonding) 공정을 위해, 사진 및 식각 공정에 의하여 각 패드(115)를 오픈한다. 이와 같은 패드(115)의 형성 이전에는 패드(115)의 하부에 이미 회로(circuit)가 배치되어 있다.

대개 이와 같이 형성된 다수의 패드는 반도체 칩(chip)의 전체 면적의 20 내지 30 %를 차지한다. 반도체 칩의 설계 또는 제조에서는 칩의 크기(size)를 줄일수록 원가 경쟁력에 크게 기여한다. 따라서, 칩 설계 및 제조자는 패드의 하부에 회로(circuit)를 배치하여 전체적으로 반도체 칩의 크기를 축소하는 방법을 채택하는데, 이를 CUP(circuit under pad) 구조라 한다.

그러나, 기존의 CUP 구조에서도 각 패드는 일정 간격을 두고 형성되므로, 각 패드 사이의 공간이 반도체 칩의 일정 면적을 차지하게 된다. 따라서, 기존 CUP 구조도 여전히 반도체 칩의 크기 증대에 기여하는 문제점이 발생한다.

본 발명의 목적은 종래의 CUP 구조를 가지는 반도체 소자의 칩 면적을 줄여 칩의 크기를 축소하는 반도체 소자의 패드 형성 방법을 제공함에 있다.

이러한 기술적 과제를 해결하기 위하여, 본 발명은 제1 층간 절연막(the first intermetallic layer) 상에 하부 금속층을 도포한 후, 사진 및 식각 공정에 의하여 하부 패드를 형성하는 공정과; 제2 층간 절연막(the second intermetallic layer)과 상부 금속층을 도포한 후, 사진 및 식각 공정에 의하여 상부 패드를 형성하는 공정과; 상기 상부 패드 상에 패드 보호막을 도포하는 공정과; 상기 상부 패드를 오픈하는 공정과; 상기 하부 패드를 오픈하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 패드 형성 방법을 제공한다. 이와 같이, 반도체 소자는 제1 층간 절연막 상에 형성되는 하부 패드와; 상기 하부 패드를 제2 층간 절연막으로 도포한 후, 상기 제2 층간 절연막 상에 형성되는 상부 패드를 포함하고, 상기 상부 패드와 상기 하부 패드는 평면적 관점에서 간격 없이 배치되는 것을 특징으로 한다.

이하, 도 2a 내지 도 2j를 참조하여, 본 발명의 일 실시예에 의한 반도체 소자의 패드 형성 방법을 설명한다.

먼저, 도 2a는 제1 층간 절연막(200) 상에 하부 금속층(210), PR(220)을 순서대로 도포한 상태를 나타낸다. 그 다음, 도 2b는 사진 공정에 의하여 하부 패드의 패턴을 형성한 상태를 나타낸다. 그리고, 도 2c는 하부 패드의 패턴 위에 식각 공정을 진행하여 하부 패드(215)를 형성한 상태를 나타낸다.

한편, 본 발명은 종래기술과 달리 하부 패드(215) 상에 전체적으로 제2 층간 절연막(230)을 도포한다(도 2d). 그리고 나서, 상부 금속층(240), PR(250)을 순서대로 도포한다(도 2e).

그 다음, 하부 패드(215)를 형성하는 공정과 같이 상부 패드를 형성한다. 도 2f를 보면 사진 공정에 의해 상부 패드를 형성하기 위한 패턴을 형성한다. 그 리고, 도 2g와 같이 식각 공정에 의해 상부 패드(245)를 형성한다.

다음으로, 일반적인 패드 형성 공정에서처럼 상부 패드(245)를 보호하기 위한 패드 보호막(260)을 도포하고(도 2h), 상부 패드(245)를 오픈한다(도 2i).

마지막으로, 사진 및 식각 공정에 의해 제2 층간 절연막(230)에 덮여 있는 하부 패드(215)를 오픈한다(도 2j).

이러한 패드 형성 방법은 종래와 달리 상부 패드와 하부 패드로 나누기 때문에, 상부 패드와 하부 패드 간의 간격이 필요 없게 된다. 따라서, 본 발명에 의해 형성한 패드 구조는 종래기술에 의한 패드 구조에 비해 면적이 줄어 들어, 전체적으로 반도체 칩의 크기가 축소될 수 있다.

지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

본 발명에 따르면, 패드를 상부 패드와 하부 패드로 나누어 구성하는 반도체 소자의 패드 형성 방법에 의하여, 반도체 소자의 칩 면적을 줄여 칩의 크기를 축소하는 효과가 있다.

Claims (2)

1. 반도체 소자의 패드 형성 방법으로서,

   제1 층간 절연막 상에 하부 금속층을 도포한 후, 사진 및 식각 공정에 의하여 하부 패드를 형성하는 공정과;

   제2 층간 절연막과 상부 금속층을 도포한 후, 사진 및 식각 공정에 의하여 상부 패드를 형성하는 공정과;

   상기 상부 패드 상에 패드 보호막을 도포하는 공정과;

   상기 상부 패드를 오픈하는 공정과;

   상기 하부 패드를 오픈하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 패드 형성 방법.
2. 반도체 소자로서,

   제1 층간 절연막 상에 형성되는 하부 패드와;

   상기 하부 패드를 제2 층간 절연막으로 도포한 후, 상기 제2 층간 절연막 상에 형성되는 상부 패드를 포함하고,

   상기 상부 패드와 상기 하부 패드는 평면적 관점에서 간격 없이 배치되는 것을 특징으로 하는 반도체 소자.

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