KR970003730B1 - 반도체 장치 및 그의 제조방법 - Google Patents

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Abstract

요약 없슴

Description

반도체 장치 및 그의 제조방법
제1도는 종래의 반도체 장치를 나타낸 단면도이다.
제2A도 내지 제2D도는 본 발명의 한 유형에 따른 반도체 장치의 제조방법에 따른 중간 구조물들을 순차적으로 나타낸 단면도들이다.
제3도는 본 발명의 다른 유형에 따른 반도체 장치의 단면도이다.
제4도는 본 발명의 또 다른 유형에 따른 반도체 장치의 단면도이다.
제5도는 본 발명의 또 다른 유형에 따른 반도체 장치의 단면도 이다.
본 발명은 반도체 장치 및 그의 제조방법에 관한 것으로, 특히 소프트 에러율(SER; soft error rate)을 개선하기 위한 구조 및 그의 제조방법에 관한 것이다.
반도체 장치를 제조함에 있어서, 다수의 회로 소자들이 반도체 기판상에 형성하게 된다. 회로 소자들의 형성이 완료되면, 후속되면 어셈블리 공정 및 패키지 공정에서 기계적 및 화학적 손상을 방지하기 위하여 패시베이션 층을 형성하게 되며, 형성된 패시베이션 층에는 와이어 본딩을 위한 다수의 본딩 콘택 홀들이 형성되는 것으로서, 와이어 본딩(wire bonding)에 의하여 회로 소자 또는 이에 결합되어 있는 본딩패드와 칩의 외부단자 역할을 수행하는 핀과의 접속이 이루어진다.
상기 패시베이션 층은 하나 또는 둘 이상으로 구성될 수 있는 것으로서, 전형적으로 사용되는 것들에는 산화막 및 그의 화합물과 질화막 및 그의 화합물 등이 있다. 산화막 및 그의 화합물로 이루어진 패시베이션 층은 일반적으로 기계적 스트레스 및 수소 성분비가 작기 때문에 쪼개짐(crack)이 생기는 것이 방지되는 장점을 가지는 반면에, 내습성이 약한 단점이 있다. 한편, 실리콘 나이트라이드(silicon nitride)와 같은 질화막은 상기 산화막과는 달리, 유전율이 큰 단점이 있으나, 내습성 및 내이온성을 가지어, 습기 또는 이온들이 그 하부에 형성되어 있는 본딩 패드 또는 회로 소자로 침투하는 것을 방지하는 잇점을 가진다. 또한 스크레이칭에 강하기 때문에 칩의 취급을 보다 용이하게 하도록 한다.
따라서, 종래의 반도체 장치는 위와 같은 비유기적 패시베이션 층들을 포함하여 구성되는 것이 일반적이다. 그러나, 이와 같은 비유기적 패시베이션 층들은 소프트 에러를 발생시키는 알파 입자의 침투에 대한 내성이 작기 때문에, 고집적화된 반도체 장치에서는 알파 입자의 침투를 방지할 수 있는 추가적인 층이 요구되었다.
이러한 요구에 부응하기 위하여, 폴리이미드 층과 같은 고분자 물질층을 상기 패시베이션 층위에 형성하도록 하는 기술이 제안되어 있다. 이를 제1도를 참조하여 살펴보기로 한다.
제1도는 종래의 반도체 장치를 나타내는 단면도로서, 반도체 기판(101), 본딩 패드(102), 패시베이션 층(103) 및 폴리이미드 층(104)을 포함하여 구성된다.
제1도에 있어서, 반도체 기판(101)은 적어도 하나 이상의 회로 소자들을 포함하고 있으며, 본딩 패드(102)는 반도체 기판(101)에 형성되어 있는 회로 소자와 결합되어 있다. 패시베이션 층(103)은 도면에 도시한 바와 같이, 본딩 패드(102)를 노출시키는 개구부를 가지며, 하나 또는 둘 이상의 산화막 및 그의 화합물, 질화막 및 그의 화힙물 또는 그 조합들로 구성된다. 폴리이미드 층(104)은 패시베이션 층(103)상에 형성되어 있는 것으로, 패시베이션 층(103)과 동일한 개구부를 갖는다.
이와 같은 구조를 갖는 반도체 장치의 제조방법을 살펴보면 다음과 같다.
먼저, 웨이퍼상에 다수의 회로 소자들을 형성하여 반도체 기판(101)을 완성한다. 이어서, 반도체 기판(101)상에 상기 회로 소자에 결합되는 다수의 본딩 패드(102)들을 형성하고 그위에 패시베이션 층 및 폴리이미드 층을 순차적으로 형성한다. 그런 다음, 후속되는 와이어 본딩을 위하여, 상기 본딩 패드(102)를 노출 시키는 개구부를 형성하기 위하여, 상기 폴리이미드 층(104) 및 상기 패시베이션 충(103)을 순차적이면서도 선택적으로 식각하도록 한다.
이와 같은 구조 및 제조방법에 있어서, 상기 폴리이미드 층(104)의 두께는 SER와 밀접한 관계를 가지는 것으로서, 폴리이미드 층(104)의 두께가 두꺼울수록 소프트 에러율이 개선되므로, 폴리이미드 층(104)의 두께를 두껍게 하는 것이 바람직하다.
그러나, 다이내믹 랜덤 액세스 메로리(DRAM)와 같은 반도체 장치에 있어서, 고집적화가 진행될수록 본딩 패드를 형성하기 위한 면적이 점차로 작아짐과 동시에 상호 인점하게 되어 개구부들 사이의 간경이 줄어들게 된다. 그런데, 소프트 에러율은 고집적화된 반도체 장치에서 더욱 심화되기 때문에, 이를 개선하기 위하여 폴리이미드 층(104)의 두께를 두껍게 하게되면, 개구부의 종횡비가 증가하게 되어, 후속되는 와이어 본딩시 불량이 발생하기 쉽게 되는 문제점이 있다.
따라서, 본 발명의 목적은 상술한 문제점을 해결할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 장치를 제조하는 방법을 제공하는 것이다. 상기 목적을 달성하기 위하여, 본 발명의 한 유형에 따른 반도체 장치는 적어도 하나 이상의 회로 소자가 형성되어 있는 반도체 기판; 상기 반도체 기판상에 형성되어 있으며, 선택적으로 상기 회로 소자에 결합되어 있는 적어도 하나 이상의 본딩 패드; 상기 반도체 기판상에 형성되어 있으며, 상기 본딩 패드를 노출시키는 개구부를 갖는 패시베이션 층; 및 상기 패시베이션 층의 상부에 순차적으로 형성되어 있으며, 각각 상기 본딩 패드를 노출시키는 개구부를 갖는 다수의 고분자 물질층들을 포함하여 구성된다.
상기 반도체 장치의 일실시예에 있어서, 상기 고분자 물질층들이 갖는 개구부들의 전체적인 형태는 상기 패시베이션 층으로 부터 멀어질수록 크기가 점점 커지게 되며, 상기 고분자 물질층들은 폴리이미드 층으로 이루어진다. 또한, 상기 패시베이션 층은 다층 구조로 이루어지게 된다.
상기 목적을 달성하기 위하여, 본 발명의 다른 유형에 따른 반도체 장치는, 적어도 하나 이상의 회로 소자가 형성되어 있는 반도체 기판; 상기 반도체 기판상에 형성되어 있는 적어도 하나 이상의 패시베이션 층; 상기 패시베이션 층상에 형성되어 있으며 적어도 하나 이상의 제1개구부를 갖는 제1고분자 물질층; 상기 제1고분자 물질층상에 형성되어 있으며, 제1개구부를 덮고 제1개구부보다 작은 제2개구부를 갖는 제2고분자 물질층을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체 제조방법은 적어도 하나 이상의 본딩 패드가 형성되어 있는 반도체 기판의 상부에, 상기 본딩 패드를 노출시키는 개구부를 갖는 패시베이션 층을 형성하는 공정; 상기 결과물상에 제1고분자 물질층을 형성하는 공정; 상기 제1고분자 물질층을 선택적으로 제거하여 상기 본딩 패드를 노출시키는 개구부를 형성하는 공정; 상기 제2고분자 물질층을 형성하는 공정; 및 상기 제2고분자 물질층을 선택적으로 제거하여 상기 본딩 패드를 노출시키는 개구부를 형성하는 공정을 포함한다.
상기 반도체 장치의 제조방법의 실시예에 있어서, 상기 제1 및 제2고분자 물질층을 형성하는 공정은 각각 10~50μm 두께의 폴리이미드 층을 형성하는 공정이다. 상기 제2고분자 물질층에 형성되어 있는 개구부는 상기 제1고분자 물질층에 형성되어 있는 개구부 보다 크고, 각각은 사진 식각 공정에 의하여 형성된다. 다른 실시예에 있어서, 상기 반도체 장치의 제조방법은 상기 제2고분자 물질층의 상부에 또 하나의 고분자 물질층을 형성하는 공정; 및 상기 또 하나의 고분자 물질층에 상기 본딩 패드를 노출시키는 개구부를 형성하는 공정을 적어도 1회 이상 더 포함하게 된다.
이하 첨부된 도면을 이용하여 본 발명에 관하여 상세히 설명하기로 한다.
제2A도를 내지 제2D도는 본 발명의 한 유형에 따른 반도체 장치의 제조방법에 따른 중간 구조물들을 순차적으로 나타낸 단면도들이다.
제2A도를 참조하면, 적어도 하나 이상의 회로 소자들이 형성되어 있는 반도체 기판(201)을 마련한다. 그런다음, 필요한 경우에, 상기 반도체 기판(201)상에 회로 소자들과 결합되는 본딩 패드(202)를 형성한다. 여기서, 본딩 패드(202)는 알루미늄과 같은 금속층으로 이루어질 수 있는 것으로, 반도체 장치에 종류 및 특성에 따라서 이와 같은 본딩 패드를 요구하지 않고 바로 회로 소자의 일정 부위가 칩의 핀으로 연결되도록 할 수 있다.
이어서, 상기 본딩 패드(202)를 노출시키는 개구부를 갖는 패시베이션 층(203)을 형성한다. 여기서, 본딩 패드(202)가 형성되지 않는 경우에는 상기 개구부는 상기 회로 소자의 소정 부위를 노출시키게 되며, 상기 패시베이션 층(203)은 하나의 층으로 구성될 수도 있고, 패시베이션의 효과를 증대시키기 위하여 다수의 층들로 구성될 수도 있다. 또한, 종래의 다층 구조를 갖는 패시베이션 층들과는 달리, 본 발명에 따른 반도체 장치에 있어서, 다층구조를 갖는 패시베이션 층들은 점차로 크기가 증가하는 개구부들을 갖도록 할 수 있다.
그런 다음, 패시베이션 층(203) 및 본딩 패드(202)로 이루어진 표면상에 약 10~50μm의 두께의 폴리이미드 층(204A)을 형성한다. 폴리이미드 층(204A)의 상부에는, 상기 패시베이션 층(203)에 형성되어 있는 개구부와 크기가 같거나 큰 제1개구부를 한정하는 포토 레지스트 마스크 패턴(205)을 형성한다.
이어서, 제2B도에 나타낸 바와 같이, 상기 포토 레지스트 마스크 패턴(205)을 식각 방지 마스크로 사용하면서, 그 하부에 형성되어 있는 폴리이미드 층(204)을 선택적으로 식각하여, 상기 본딩 패드(202)를 노출시키도록 한다. 이어서, 상기 포토 레지스트 마스크 패턴(205)을 제거한다.
다음 제2C도를 참조하면, 상기 폴리이미드 층(204), 패시베이션 층(203) 및 본딩 패드(202)로 이루어진 표면상에, 다시 약10~50μm 정도의 두께를 갖는 폴리이미드 층(206A)을 형성한다. 그런 다음, 상기 폴리이미드 층(204)에 형성되어 있는 제1개구부 보다 크기가 큰 제2개구부를 한정하는 포토 레지스트 마스크 패턴(207)을 폴리이미드 층(206A)상에 형성한다.
이어서, 제2D도에 도시한 바와 같이 상기 포토 레지스트 마스크 패턴(207)을 식각 방지 마스크로 사용하면서, 상기 폴리이미드 층(206A)을 선택적으로 식각하여 상기 본딩 패드(202)가 노출되도록 한후, 포토 레지스트 마스크 패턴(207)을 제거한다.
이와 같은 방법으로 제조되는 반도체 장치는 제2D도에 나타낸 바와 같이, 폴리이미드 층과 같은 다수의 고분자 물질층을 포함하며, 고분자 물질층들에 형성되어 있는 개구부들은 패시베이션 층(203)으로 부터 멀어질수록 크기가 큰 개구부를 갖게 된다. 그리하여, 후속되는 와이어 본딩시에 발생할 수 있는 불량을 감소시키기에 충분히 낮은 종횡비를 갖게 된다.
따라서, 본 발명에 따른 반도체 장치는 와이어 본딩의 불량이 감소됨과 동시에, 와이어 본딩을 위한 개구부를 제외한 나머지 영역에서는 전체적인 고분자 물질층의 두께가 증가되어 소프트 에러율이 개선되는 효과가 있다.
제3도는 본 발명의 다른 유형에 따른 반도체 장치의 단면도로서, 반도체 기판(301)의 상부에 다수의 본딩 패드(302,303)들이 형성되어 있고, 그 위에는 상기 본딩 패드(302,303)을 노출시키는 개구부들을 갖는 패시베이션 층(304), 폴리이미드 층들(305,306,307)이 순차적오로 형성되어 있다. 여기서, 폴리이미드 층(305,306,307)에 형성되어 있는 개구부들은 상기 반도체 기판(301)으로 부터 멀어질수록 크기가 점점 더 커지게 되어, 결과적으로 개구부의 종횡비가 낮아지게 되며, 그에 의하여 후속되는 와이어 본딩의 불량이 감소하게 된다.
이와 같이, 본 발명에 따른 반도체 장치는 요구되는 두께를 갖는 알파 입자 방지층을 얻기 위하여, 점차로 크기가 증가하는 개구부들을 갖는 다수의 폴리이미드 층과 같은 고분자 물질층들을 포함하게 되며, 각각 다른 크기의 개구부들을 가지기 때문에,고분자 물질 도포 공정 및 개구부 형성을 위한 사진 식각 공정이 교호적으로 수행된다.
제4도는 본 발명의 또 다른 유형에 따른 반도체 장치의 단면도이다.
반도체 기판(401)의 상부에 다수의 본딩 패드(402)가 형성되어 있고, 그 위에는 상기 본딩 패드(402)을 노출시키는 개구부들을 갖는 패시베이션 층(403), 폴리이미드 층(404,405)이 순차적으로 형성되어 있다. 여기서, 폴리이미드 층(404)에 형성되어 있는 개구부의 크기는, 상기 제3도에서와는 달리, 싱기 패시베이션 층(403)에 형성되어 있는 개구부뿐만 아니라 및 폴리이미드 층(405)에 형성되어 있는 개구부 보다 크다.
제5도는 본 발명의 또 다른 유형에 따른 반도체 장치의 단면도로서, 적어도 하나 이상의 회로 소자가 형성되어 있는 반도체 기판(501)의 상부에, 상기 회로 소자의 소정 부위를 노출시키는 개구부를 갖는 패시베이션 층(502)이 형성되어 있다. 패시베이션 층(502)의 상부에는, 상기 패시베이션 층에 형성되어 있는 개구부와 동일한 위치를 노출시키며 보다 큰 크기의 제1개구부를 갖는 폴리이미드 층(503)이 형성되어 있으며, 그 상부에는 상기 제1개구부와 동일한 위치를 노출시키며 그 보다 큰 크기의 제2개구부 및 또 다른 위치에 형성되어 있는 제3개구부를 갖는 폴리이미드 층(504)이 형성되어 있다. 여기서, 폴리이미드 층(504)에 형성되어 있는 제3개구부는, 도면에 도시된 것과는 달리 패시베이션 층(502)의 토폴로지(topology)가 평탄하지 못한 경우에 이를 개선하기 위하여 형성되도록 한다.
상술한 바와 같이, 본 발명에 따른 반도체 장치 및 그의 제조방법은 소프트 에러율을 개선함과 동시에 패시베이션 층 및 폴리이미드 층과 같은 고분자 물질층에 형성되어 개구부의 종횡비를 충분히 낮게 함으로써 후속되는 와이어 본딩시의 불량을 감소시키게 된다.

Claims (5)

  1. 적어도 하나 이상의 회로 소자가 형성되어 있는 반도체 기판; 상기 반도체 기판상에 형성되어 있으며, 선택적으로 상기 회로 소자에 결합되어 있는 적어도 하나 이상의 본딩 패드; 상기 반도체 기판상에 형성되어 있으며, 상기 본딩 패드를 노출시키는 개구부를 갖는 패시베이션 층; 및 상기 패시베이션 층의 상부에 순차적으로 형성되어 있으며, 각각 상기 본딩 패드를 노출시키고 상기 패시베이션 층으로 부터 멀어질수록 크기가 커지는 개구부를 갖는 다수의 고분자 물질층들을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 고분자 물질층들은 폴리이미드로 구성된 것을 특징으로 하는 반도체 장치.
  3. 적어도 하나 이상의 회로 소자가 형성되어 있는 반도체 기판; 상기 반도체 기판상에 형성되어 있는 적어도 하나 이상의 패시베이션 층; 상기 패시베이션 층상에 형성되어 있으며 적어도 하나 이상의 제1개구부를 갖는 제1고분자 물질층; 상기 제1고분자 물질층상에 형성되어 있으며, 제1개구부를 덮고 제1개구부 보다 작은 제2고분자 물질층을 구비하는 것을 특징으로 하는 반도체 장치.
  4. 적어도 하나 이상의 본딩 패드가 형성되어 있는 반도체 기판의 상부에, 상기 본딩 패드를 노출시키는 개구부를 갖는 패시베이션 층을 형성하는 공정; 상기 결과물상에 제1고분자 물질층을 형성하는 공정; 상기 제1고분자 물질층을 선택적으로 제거하여 상기 본딩 패드를 노출시키는 개구부를 형성하는 공정; 상기 제2고분자 물질층을 형성하는 공정; 및 상기 제2고분자 물질층을 선택적으로 제거하여 상기 본딩 패드를 노출시키는 개구부를 형성하는 공정을 포함하며, 상기 제2고분자 물질층에 형성되어 있는 개구부는 상기 제1고분자 물질층에 형성되어 있는 개구부 보다 크고, 각각은 사진 식각 공정에 의하여 형성되도록 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제4항에 있어서, 상기 제1 및 제2고분자 물질층은 각각 10~50μm 두께의 폴리이미드를 도포하여 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
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