KR101184714B1 - 반도체 소자의 패드 형성방법 - Google Patents

반도체 소자의 패드 형성방법 Download PDF

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Abstract

본 발명은 패드가 형성될 패드영역을 제외한 영역에 균일한 두께의 패시베이션막을 잔류시킬 수 있을 뿐만 아니라 패드영역에 잔류하는 폴리머로 인해 패키지 공정시 본딩 특성이 열화되는 것을 억제할 수 있는 반도체 소자의 패드 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 국부적으로 금속배선이 개재된 하부층을 제공하는 단계와, 상기 금속배선을 포함한 상기 하부층 상에 패시베이션막을 형성하는 단계와, 상기 패시베이션막을 선택적으로 식각하여 패드가 형성될 패드영역에 상기 금속배선의 일부를 노출시키는 컨택홀을 형성하는 단계와, 상기 컨택홀을 포함한 상기 패시베이션막 상부의 단차를 따라 상기 패드를 증착하는 단계와, 상기 컨택홀을 매립시키는 감광막을 형성하는 단계와, 상기 감광막을 이용한 식각공정을 실시하여 상기 패드영역을 제외한 영역의 상기 패드를 식각하는 단계와, 상기 감광막을 제거하는 단계를 포함하는 반도체 소자의 패드 형성방법을 제공한다.
패드, 금속배선, 포토 마스크공정, 전면식각, 알루미늄.

Description

반도체 소자의 패드 형성방법{METHOD FOR FORMING PAD IN SEMICONDUCTOR DEVICE}
도 1은 일반적인 패드 형성공정이 완료된 반도체 소자를 도시한 SEM 사진.
도 2 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 패드 형성방법을 도시한 공정단면도.
<도면의 주요부분에 대한 부호의 설명>
10 : 하부층
11 : 금속배선
12 : 하부 질화막
13 : 산화막
14 : 상부 질화막
15 : 패시베이션막
16 : 감광막 패턴
17 : 식각공정
18 : 컨택홀
19 : 베리어막
20 : 패드
21 : 감광막
본 발명은 반도체 소자의 패드 형성방법에 관한 것으로, 특히 구리배선을 갖는 0.13㎛급 반도체 소자의 알루미늄(Al) 패드 형성방법에 관한 것이다.
반도체 소자의 고집적화가 이루어짐에 따라, 높은 집적도와 고속의 동작속도를 요구하는 로직(Logic) 소자의 경우, 동작속도 개선을 위해 게이트 산화막의 두께 감소와 게이트의 크기 감소가 이루어지고 있다. 그러나, 게이트 산화막의 두께 감소 및 게이트 크기를 감소하여 로직 소자의 동작속도를 개선하는 정도보다는, 로직 소자에 들어가는 배선의 저항을 줄이거나 층간절연막의 기생 캐패시턴스(Parasitic Capacitanc)를 감소시킴으로써 로직 소자의 동작속도를 개선하는 정도가 더욱 크며, 효과적이라 할 수 있다.
이러한 필요를 충족하기 위해 도입된 것이 다마신(Damascene) 기법을 이용한 구리(Copper) 배선의 적용이다. 특히, 0.13㎛급 반도체 소자에서는 주로 다마신 기법을 이용한 구리 배선을 배선으로 사용하고 있다. 그러나, 구리 배선은 배선을 형성한 후 진행되는 패키지(Package) 공정시 패키지가 되지 않아 패드로 이용되는 영 역의 배선은 알루미늄으로 형성하고 있다.
도 1은 일반적인 패드 형성공정이 진행된 후의 반도체 소자를 도시한 SEM(Scanning Electron Microscope) 사진이다. 이하에서는, 도 1을 참조하여 종래 기술에 따른 패드 형성시 발생하는 문제점을 설명하기로 한다.
기존에는 패드를 형성하기 위하여 두번에 걸친 포토 마스크공정을 진행해야 한다. 예컨대, 구리 배선(M8)과 알루미늄 패드(AL Pad)를 연결하기 위해 진행되는 제1 포토 마스크공정과 패드가 형성될 패드영역을 제외한 영역의 알루미늄 배선을 식각하기 위해 진행되는 제2 포토 마스크공정을 각각 별도로 진행해야 한다. 이에 따라, 패드영역을 제외한 영역의 패시베이션막 두께가 균일하지 않아('B' 부위 참조) 패키지 공정 진행 후 캐패시턴스가 불균일한 특성을 보이게 된다. 따라서, 동작 칩(Chip)이 불안정한 특성을 보이게 된다. 또한, 알루미늄 패드(AL Pad) 상부('A' 부위 참조)에 폴리머(Polymer)가 잔류하여 패키지 공정 진행시 본딩(Bonding) 특성을 열화시키는 문제가 발생한다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 패드가 형성될 패드영역을 제외한 영역에 균일한 두께의 패시베이션막을 잔류시킬 수 있는 반도체 소자의 패드 형성방법을 제공하는데 그 일 목적이 있다.
또한, 본 발명의 다른 목적은 패드영역에 잔류하는 폴리머로 인해 패키지 공정시 본딩 특성이 열화되는 것을 억제할 수 있는 반도체 소자의 패드 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위한 일측면에 따른 본 발명은, 국부적으로 금속배선이 개재된 하부층을 제공하는 단계와, 상기 금속배선을 포함한 상기 하부층 상에 패시베이션막을 형성하는 단계와, 상기 패시베이션막을 선택적으로 식각하여 패드가 형성될 패드영역에 상기 금속배선의 일부를 노출시키는 컨택홀을 형성하는 단계와, 상기 컨택홀을 포함한 상기 패시베이션막 상부의 단차를 따라 상기 패드를 증착하는 단계와, 상기 컨택홀을 매립시키는 감광막을 형성하는 단계와, 상기 감광막을 이용한 식각공정을 실시하여 상기 패드영역을 제외한 영역의 상기 패드를 식각하는 단계와, 상기 감광막을 제거하는 단계를 포함하는 반도체 소자의 패드 형성방법을 제공한다.
본 발명에 있어서, 상기 컨택홀을 매립시키는 감광막을 형성하는 단계는, 상기 컨택홀이 매립되도록 상기 패드 상에 상기 감광막을 도포하는 단계와, 전면식각공정을 통해 상기 패드 상부가 노출되도록 상기 감광막을 식각하는 단계를 포함하여 이루어진다.
또한, 본 발명에 있어서, 상기 컨택홀을 형성하는 단계와 상기 패드를 증착하는 단계 사이에, 상기 컨택홀을 포함한 상기 패시베이션막 상부의 단차를 따라 베리어막을 증착하는 단계를 더 포함할 수 있다. 이때, 상기 패드영역을 제외한 영역의 상기 패드를 식각하는 단계는 상기 베리어막과 상기 패드 간의 식각선택비 차 이를 이용한다.
또한, 본 발명에 있어서, 상기 베리어막은 Ta막 또는 Ti막으로 형성하고, 상기 패드는 알루미늄으로 형성한다. 그리고, 상기 감광막을 제거하는 단계는 O2 플라즈마를 이용한 세정공정을 실시하여 이루어진다.
또한, 본 발명에 있어서, 상기 패시베이션막은 질화막 및 산화막을 조합하여 형성하는데, 바람직하게는 질화막/산화막/질화막의 적층구조로 형성한다.
상기한 본 발명은, 전면식각공정을 통해 패드영역의 컨택홀만을 매립시키는 감광막을 형성한 후 이 감광막을 이용하여 패드영역을 제외한 영역의 패드를 식각하여 패드를 형성함으로써, 패드영역을 제외한 영역의 패드를 식각하기 위해 진행되는 포토 마스크공정을 생략할 수 있다.
또한, 상기한 본 발명은, 포토 마스크 공정이 아닌 전면식각공정을 통해 패드영역에 형성된 감광막을 마스크로 이용하는 동시에 베리어막과 패드 간의 식각선택비 차이를 이용하는 식각공정을 실시하여 패드영역을 제외한 영역의 패드를 제거함으로써, 패드영역을 제외한 영역에 균일한 두께로 패시베이션막을 잔류시킬 수 있다. 따라서, 캐패시턴스 값을 일정하게 유지할 수 있고, 패드영역에 폴리머가 잔류하지 못하도록 하여 패키지 공정 진행시 본딩 특성이 열화되는 것을 억제할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 패드 형성방법을 도시한 공정단면도이다.
먼저, 도 2에 도시된 바와 같이, 국부적으로 금속배선(11)이 개재된 하부층(10) 상에 패시베이션막(15)을 형성한다. 이때, 하부층(10)은 소정의 반도체 소자의 제조공정을 통해 형성된 소정의 반도체 구조물층로서, 절연막, 도전층, 반도체층을 포함한다.
여기서, 패시베이션막(15)은 산화막과 질화막을 조합하여 형성하는데, 질화막(12; 이하, 하부 질화막이라 함)/산화막(13)/질화막(14; 이하, 상부 질화막이라 함)이 적층된 구조로 형성하는 것이 바람직하다. 특히, 하부 질화막(12)은 1000Å의 두께로 증착하고 산화막(13) 및 상부 질화막(14)은 각각 4000Å의 두께로 증착한다. 이때, 하부 질화막(12)은 금속배선(11)의 물질이, 예컨대 구리가 패시베이션막(15) 내부로 확산되는 현상을 방지하기 위한 확산방지막으로 사용된다. 또한, 산 화막(13) 및 상부 질화막(14)은 칩 내부를 보호하는 역할을 수행한다.
이어서, 도 3에 도시된 바와 같이, 금속배선(11)과 후속공정을 통해 형성될 패드(20, 도 4 참조)를 서로 연결시키기 위해 먼저 포토 마스크 공정을 통해 패드가 형성될 패드영역의 패시베이션막(15)을 오픈시키는 구조의 감광막 패턴(16)을 형성한다. 예컨대, 패시베이션막(15) 상에 감광막(미도시)을 도포한 후, 포토 마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 감광막 패턴(16)을 형성한다.
이어서, 감광막 패턴(16)을 식각 마스크(mask)로 이용한 식각공정(17)을 실시하여 패드영역의 패시베이션막(15)을 식각함으로써, 패드영역에 금속배선(11)의 일부를 노출시키는 컨택홀(18)을 형성한다.
이어서, 도 4에 도시된 바와 같이, 스트립(Strip) 공정을 실시하여 감광막 패턴(16, 도 3 참조)을 제거한다.
이어서, 컨택홀(18, 도 3 참조)을 포함한 패시베이션막(15) 상부의 단차를 따라 베리어막(19) 및 패드(20)를 순차적으로 증착한다. 예컨대, 베리어막(19)은 Ta막 또는 Ti막을 증착하고, 패드(20)는 알루미늄(Al)을 증착한다. 바람직하게는, 베리어막(19)은 Ta막을 300Å의 두께로 증착하고, 패드(20)는 알루미늄을 8000Å의 두께로 증착한다.
이어서, 도 5에 도시된 바와 같이, 컨택홀(18, 도 3 참조)이 매립되도록 패드(20) 상에 감광막(21)을 도포한다. 이때, 감광막(21)은 1.5㎛정도의 I-Line 감광막을 도포한다.
이어서, 별도의 감광막 패턴을 형성하지 않고 바로 전면식각공정(Etch-back) 을 실시하여 패드(20) 상부가 노출될때까지 감광막(21)을 식각한다. 이로써, 패드영역의 컨택홀(18, 도 3 참조)만을 매립시키는 감광막(21)이 형성된다. 따라서, 앞서 언급한 종래기술에서와 같이 패드영역을 제외한 영역의 패드(20)를 식각하기 위해 진행되는 포토 마스크공정을 생략할 수 있다.
이어서, 도 6에 도시된 바와 같이, 패드영역을 덮는 구조의 감광막(21)을 식각 마스크로 이용한 식각공정을 실시하여 패드영역을 제외한 영역의 패드(20) 및 베리어막(19)을 식각한다. 이때, 식각공정은 패시베이션막(15)의 상부 질화막(14)이 500Å의 두께만큼 식각되도록 실시한다.
특히, 식각공정은 패드(20)와 베리어막(19)을 이루는 물질 간의 식각선택비 차이를 이용하여 이루어진다. 예컨대, 패드(20) 물질인 Al과 베리어막(19) 물질인 Ta의 식각선택비 차이를 이용하여 먼저 베리어막(19) 상부가 노출되도록 패드(20)를 식각한 후, 다시 Al과 Ta의 식각선택비 차이를 이용하여 베리어막(19)을 식각한다. 따라서, 균일한 두께로 패시베이션막(15)을 잔류시켜 캐패시턴스 값을 일정하게 유지할 수 있다. 또한, 패시베이션막(15)의 두께가 균일함에 따라 패드(20) 상부에 폴리머가 잔류하지 못하므로 패키지 공정 진행시 본딩 특성이 열화되는 것을 억제할 수 있다.
이어서, 도 7에 도시된 바와 같이, O2 플라즈마(Plasma) 방식을 이용한 세정공정(Cleaning)을 실시하여 감광막(21, 도 6 참조)을 제거한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 전면식각공정을 통해 패드영역의 컨택홀만을 매립시키는 감광막을 형성한 후 이 감광막을 이용하여 패드영역을 제외한 영역의 패드를 식각하여 패드를 형성함으로써, 패드영역을 제외한 영역의 패드를 식각하기 위해 진행되는 포토 마스크공정을 생략할 수 있다. 이를 통해, 반도체 소자의 패드 형성공정을 단순화하여 원가절감 효과를 얻을 수 있다.
또한, 상기한 본 발명은, 포토 마스크 공정이 아닌 전면식각공정을 통해 패드영역에 형성된 감광막을 마스크로 이용하는 동시에 베리어막과 패드 간의 식각선택비 차이를 이용하는 식각공정을 실시하여 패드영역을 제외한 영역의 패드를 제거함으로써, 패드영역을 제외한 영역에 균일한 두께로 패시베이션막을 잔류시킬 수 있다. 따라서, 패키지와 금속배선 사이의 캐패시턴스 값을 일정하게 유지할 수 있고, 패드영역에 폴리머가 잔류하지 못하도록 하여 패키지 공정 진행시 본딩 특성이 열화되는 것을 억제할 수 있다. 이를 통해, 반도체 칩의 안정적인 특성을 얻을 수 있다.

Claims (8)

  1. 국부적으로 금속배선이 개재된 하부층을 제공하는 단계;
    상기 금속배선을 포함한 상기 하부층 상에 패시베이션막을 형성하는 단계;
    상기 패시베이션막을 선택적으로 식각하여 패드가 형성될 패드영역에 상기 금속배선의 일부를 노출시키는 컨택홀을 형성하는 단계;
    상기 컨택홀을 포함한 상기 패시베이션막 상부의 단차를 따라 상기 패드를 증착하는 단계;
    상기 컨택홀을 매립시키는 감광막을 형성하는 단계;
    상기 감광막을 이용한 식각공정을 실시하여 상기 패드영역을 제외한 영역의 상기 패드를 식각하는 단계; 및
    상기 감광막을 제거하는 단계
    를 포함하는 반도체 소자의 패드 형성방법.
  2. 제 1 항에 있어서, 상기 컨택홀을 매립시키는 감광막을 형성하는 단계는,
    상기 컨택홀이 매립되도록 상기 패드 상에 상기 감광막을 도포하는 단계; 및
    전면식각공정을 통해 상기 패드 상부가 노출되도록 상기 감광막을 식각하는 단계
    를 포함하는 반도체 소자의 패드 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 컨택홀을 형성하는 단계와 상기 패드를 증착하는 단계 사이에, 상기 컨택홀을 포함한 상기 패시베이션막 상부의 단차를 따라 베리어막을 증착하는 단계를 더 포함하는 반도체 소자의 패드 형성방법.
  4. 제 3 항에 있어서,
    상기 패드영역을 제외한 영역의 상기 패드를 식각하는 단계는 상기 베리어막과 상기 패드 간의 식각선택비 차이를 이용하는 반도체 소자의 패드 형성방법.
  5. 제 4 항에 있어서,
    상기 베리어막은 Ta막 또는 Ti막으로 형성하고, 상기 패드는 알루미늄으로 형성하는 반도체 소자의 패드 형성방법.
  6. 제 3 항에 있어서,
    상기 감광막을 제거하는 단계는 O2 플라즈마를 이용한 세정공정을 실시하는 반도체 소자의 패드 형성방법.
  7. 제 3 항에 있어서,
    상기 패시베이션막은 질화막 및 산화막을 적층하여 형성하는 반도체 소자의 패드 형성방법.
  8. 제 7 항에 있어서,
    상기 패시베이션막은 질화막/산화막/질화막의 적층구조로 형성하는 반도체 소자의 패드 형성방법.
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