JP2004214594A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2004214594A JP2004214594A JP2003151278A JP2003151278A JP2004214594A JP 2004214594 A JP2004214594 A JP 2004214594A JP 2003151278 A JP2003151278 A JP 2003151278A JP 2003151278 A JP2003151278 A JP 2003151278A JP 2004214594 A JP2004214594 A JP 2004214594A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- wiring
- protective film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 199
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 79
- 239000004020 conductor Substances 0.000 claims abstract description 24
- 230000001681 protective effect Effects 0.000 claims description 188
- 239000010410 layer Substances 0.000 claims description 135
- 238000000034 method Methods 0.000 claims description 75
- 229910052751 metal Inorganic materials 0.000 claims description 48
- 239000002184 metal Substances 0.000 claims description 48
- 239000000758 substrate Substances 0.000 claims description 36
- 239000011229 interlayer Substances 0.000 claims description 30
- 238000005229 chemical vapour deposition Methods 0.000 claims description 21
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 11
- 229910052796 boron Inorganic materials 0.000 claims description 11
- 229910052698 phosphorus Inorganic materials 0.000 claims description 11
- 239000011574 phosphorus Substances 0.000 claims description 11
- 230000000630 rising effect Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 422
- 239000000463 material Substances 0.000 description 38
- 239000010931 gold Substances 0.000 description 34
- 230000004888 barrier function Effects 0.000 description 29
- 230000000694 effects Effects 0.000 description 29
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 27
- 239000011800 void material Substances 0.000 description 27
- 229910052737 gold Inorganic materials 0.000 description 26
- 229920001721 polyimide Polymers 0.000 description 25
- 230000002411 adverse Effects 0.000 description 21
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- 239000010409 thin film Substances 0.000 description 18
- 238000005530 etching Methods 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 238000000206 photolithography Methods 0.000 description 15
- 230000008569 process Effects 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 14
- 238000000576 coating method Methods 0.000 description 13
- 230000006870 function Effects 0.000 description 12
- 238000010438 heat treatment Methods 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 9
- 239000012535 impurity Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 239000002356 single layer Substances 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 238000002474 experimental method Methods 0.000 description 7
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 7
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 6
- 239000011359 shock absorbing material Substances 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 5
- 230000008961 swelling Effects 0.000 description 5
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 3
- 238000005452 bending Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000002365 multiple layer Substances 0.000 description 3
- 239000011368 organic material Substances 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 238000009834 vaporization Methods 0.000 description 3
- 230000008016 vaporization Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3192—Multilayer coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
- H01L2224/02125—Reinforcing structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05557—Shape in side view comprising protrusions or indentations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05558—Shape in side view conformal layer on a patterned surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01018—Argon [Ar]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01039—Yttrium [Y]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01057—Lanthanum [La]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
【課題】作業効率の低下やチップコストの上昇を招くことなく、上方からの応力による損傷を防止できる半導体装置およびその製造方法を提供する。
【解決手段】本発明の半導体装置は、複数の配線が形成された導体層７と、導体層７の複数の配線と重なる領域に形成されたボンディングパッド１４とを備える。配線の一部がボンディングパッド１４と接合される一方、配線の他の部分とボンディングパッド１４との間に絶縁性の保護膜８が形成されている。少なくともボンディングパッド１４と重なる領域内の上記配線上の保護膜８は、隣合う配線上の保護膜８と橋架している。
【選択図】 図１
【解決手段】本発明の半導体装置は、複数の配線が形成された導体層７と、導体層７の複数の配線と重なる領域に形成されたボンディングパッド１４とを備える。配線の一部がボンディングパッド１４と接合される一方、配線の他の部分とボンディングパッド１４との間に絶縁性の保護膜８が形成されている。少なくともボンディングパッド１４と重なる領域内の上記配線上の保護膜８は、隣合う配線上の保護膜８と橋架している。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に使用される半導体装置およびその製造方法に関するものである。具体的には、本発明は、基板上に設けられる微細かつ多数の配線と、該配線上に形成されるボンディングパッドとの間の構造に関するものである。
【０００２】
【従来の技術】
半導体集積回路は、半導体集積回路が搭載される電子機器の高機能化および高性能化の進展に伴い、集積度（１つのチップ上に集積された半導体素子の数）が増大し、チップサイズが拡大する傾向にある。このようなチップサイズの拡大を回避するために、半導体集積回路には、加工寸法の微細化（デザインルールの縮小）が求められている。
【０００３】
半導体集積回路のチップは、チップ内部の動作領域（活性領域とも呼ばれることもある）と、チップ表面に形成されるボンディングパッド領域とに大別することができる。動作領域は、トランジスタ等の半導体素子が形成された領域（活性領域）と、半導体素子間を繋ぐ金属の配線の領域（配線領域）とである。ボンディングパッド領域は、ボンディングパッドが形成される領域である。ボンディングパッドは、半導体集積回路の信号の入出力などのために、例えば金の細線を用いたワイヤボンディング等により外部と電気的に接続される接続用の電極である。
【０００４】
近時、半導体素子の高密度化すなわち集積度の増大化により、素子間を結ぶ金属パターンは複雑化の傾向にあり、また、層間絶縁膜を介して複数の配線層を積層する多層配線構造が主流となっている。これに伴い、例えば液晶駆動用ＬＳＩでは外部端子と接続するための端子数も５００〜１０００個へと至っている。このため、動作領域（活性領域）以外のボンディングパッド領域の面積が増大して、半導体集積回路のサイズも大きくなり、携帯電話やＰＤＡ（Ｐｅｒｓｏｎａｌ ＤｉｇｉｔａｌＡｓｓｉｓｔａｎｔ）等の電子機器の軽薄短小化に逆行することとなる。
【０００５】
そこで、チップサイズを縮小する一手法として、半導体基板の前記活性領域上にボンディングパッドを形成させる手法が提案されている。この手法は『エリアパッド』と称されている。以下、エリアパッドに関する従来技術を説明する。
【０００６】
図２６は、特開２００２−１９８３７４号公報に開示された２層配線構造の半導体装置におけるエリアパッドの形成例を示している。同図に示される半導体装置では、シリコン基板１の活性領域に第１配線層２が接続され、第１配線層２上に層間絶縁膜６を介して第２配線層７が形成され、第２配線層７上に保護膜８およびポリイミド膜１０を介してボンディングパッド１４が、シリコン基板１の活性領域と重なるように配置されている。
【０００７】
ボンディングパッド１４と重なる領域内には、第２配線層７における複数の配線７ａ・７ｂが配設されている。ボンディングパッド１４は、保護膜８およびポリイミド膜１０の開口部９・１１を通して、第２配線層７における１本の配線７ａと接合している。一方、ボンディングパッド１４と他の配線７ｂとの間には、保護膜８およびポリイミド膜１０が介在されている。
【０００８】
上記構成の半導体装置では、製造工程の簡略化と装置サイズの縮小化とを両立することができ、さらに、ボンディングパッドの配置位置と半導体素子間の結線との自由度を向上することができる。
【０００９】
次に、前記半導体装置の製造方法を、図２６〜図３４に基づいて説明する。まず、図２７に示されるように、シリコン（Ｓｉ）基板１の一主要表面に、半導体集積回路の製造で通常用いられている手順に従って、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等の素子２０を形成する。
【００１０】
次に、化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）（以下、ＣＶＤ法と略称する）により、シリコン基板１の前記表面全体に絶縁膜２５を所定の厚さ分堆積する。これにより、活性領域が絶縁膜によって覆われる。次に、絶縁膜２５の所定位置にコンタクトホールを開口する。開口する工程は、例えば、フォトリソグラフ工程、絶縁膜のエッチング工程等を用いて、半導体集積回路の製造工程で通常用いられている条件で行われる。
【００１１】
次に、絶縁膜２５および開口が形成された表面全体に、第１層の配線を形成するための第１配線層２を堆積させる。この第１配線層２としては、単層の金属薄膜、或いは、金属の積層膜が利用される。また抵抗率を小さくした半導体薄膜と金属との積層膜でも良い。従来技術では、約３１０ｎｍの厚さのＴｉＷ薄膜と、約６００ｎｍの厚さのＡｌＳｉ薄膜との積層膜を採用している。次に、第１配線層２を所定の形状に加工し、第１層の配線２ａ・２ｂを形成する。これにより、各素子からの電極への取出しや各素子間の配線が行われる。
【００１２】
次に、図２８に示されるように、第１配線層２を含む表面全体に、第１の層間絶縁膜６を形成する。層間絶縁膜６としては、単層の絶縁膜でも良いが、第１配線層２で形成した第１の配線２ａ・２ｂの凹凸を平坦化するために複数の絶縁膜の積層膜を用いるのが良い。従来技術では、第１配線層２を含む表面全体にプラズマＣＶＤ法により厚さ約５００ｎｍのＳｉＯｘ膜３を形成し、ＳｉＯｘ膜３の凹部にＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）膜形成／エッチバック工程によりＳＯＧ膜４を形成し、ＳｉＯｘ膜３およびＳＯＧ膜４上にＣＶＤ法により厚さ約４５０ｎｍのＳｉＯｘ膜５を形成することにより第１の層間絶縁膜６が形成される。
【００１３】
前記ＳＯＧ膜４は、塗布法（ＳＯＧ）により形成したシリコン酸化膜であり、塗布シリコン酸化膜とも呼ばれるものである。ＳＯＧ膜４は、スピンコーティングによる簡便な方法（塗布法）で形成でき、かつ、表面張力により被塗布面の凸部よりも凹部に厚く形成できるので、平坦化にとっては非常に有効な絶縁膜である。しかしながら、ＳＯＧ膜４を単独で層間絶縁膜６として使用すると、ＳＯＧ膜４自体に含まれる極微量の水分等が滲出して金属配線材料と反応することにより、金属配線の断線を引き起こす等の問題が生じることがあり得る。
【００１４】
この問題を回避するために、ＳＯＧ膜４をＳｉＯｘ膜３の全面に形成した後、いわゆるエッチバックと称する技術によりＳＯＧ膜４全面にエッチングを施して、ＳｉＯｘ膜３の凹部にのみＳＯＧ膜４を残して表面を平坦化し、平坦化された表面にＣＶＤ法によりＳｉＯｘ膜５を形成する手法を採用している。これにより、ＳｉＯｘ膜３およびＳｉＯｘ膜５でＳＯＧ膜４を挟み込み、ＳＯＧ膜４からの水分等の滲出を阻止することができる。
【００１５】
次に、図２９に示されるように、第１の層間絶縁膜６の所定位置に開口部６ａを形成する。これは第１配線層２で形成した配線同士の接続等のためのものであり、ビアホール（Ｖｉａ Ｈｏｌｅ）形成とも称される。開口部６ａは、等方性の絶縁膜エッチングを行うことにより段差部に所定の傾斜を付けた後、異方性の絶縁膜エッチングを行うことにより形成される。
【００１６】
次に、図３０に示されるように、第１の層間絶縁膜６上および開口部６ａ内に第２配線層７を堆積し、所定の配線パターンにパターニングすることにより第２の配線７ａ・７ｂを形成する。従来技術では、第２配線層７として例えば厚さ約１５０ｎｍのＴｉＷと厚さ約１１００ｎｍのＡｌＳｉとの積層膜を採用している。
【００１７】
次に、図３１に示されるように、第２配線層７を覆うように保護膜８を形成する。保護膜８は、半導体集積回路の表面を保護すると共に、金バンプで形成するエリアパッドと第２配線層７で形成した第２の配線７ａ・７ｂとを絶縁するための膜である。保護膜８は、プラズマＣＶＤ法によるＳｉＯｘ膜と、プラズマＣＶＤ法によるＳｉＮ膜とを積層した積層膜を採用している。
【００１８】
次に、図３２に示されるように、保護膜８の所定の位置に開口部９を形成する。開口部９は、第１の配線２ａ・２ｂおよび第２の配線７ａ・７ｂと外部との電気的接続をとるためのものである。
【００１９】
次に、図３３に示されるように、エリアパッドを形成したチップを基板にボンディングするときに生じる応力を緩和するための膜（以下衝撃緩衝膜と称す）として、保護膜８上および開口部９内にポリイミド膜１０を塗布して堆積させる。
【００２０】
次に、図３４に示されるように、ポリイミド膜１０の所定位置に開口部１１を形成する。この開口部１１も、保護膜８で覆われた第２配線層７の複数の配線７ａ・７ｂのうち、１本の配線７ａのみが露出されるように形成される。また、この場合にも、等方性のエッチング条件も加えて、開口部１１の内壁に傾斜を付けて、同図に示されるように、いわゆる「鳥の嘴状（Ｂｉｒｄ’ｓ Ｂｅａｋ）」に形成される。
【００２１】
開口の位置及び面積は保護膜を開口した領域を含み、保護膜の開口面積より大きく、上部に形成する金バンプ１３、すなわちエリアパッドの大きさよりも充分に小さくする。従来技術に係るエリアパッドでは、エリアパッドの下方に第２配線層７で形成した第２の配線７ａ・７ｂの上方にはこの衝撃緩衝材が必要であるため、この開口部の大きさは、概ね１０μｍ×１０μｍ程度としている。
【００２２】
次に、図２６に示されるように、バリアメタル１２と金バンプ１３とからなるボンディングパッド１４を、保護膜８およびポリイミド膜１０の開口部９・１１を覆い、かつ、保護膜８で覆われた第２配線層７の複数の配線７ａ・７ｂと重なるように形成する。
【００２３】
詳細には、まず、バリアメタル１２と称する金属薄膜及び金（Ａｕ）薄膜を堆積させる。バリアメタル１２の役割は、例えば金（Ａｕ）のようにエリアパッドを構成する主たる金属と、配線を構成する導電層の材料とが反応するのを阻止するためにある。また、バリアメタル１２は、メッキ法によるエリアパッド形成時の電極の役目も果たしている。
【００２４】
次に、バリアメタル１２を電極として所定位置に所定厚さの金バンプ１３すなわちエリアパッドを形成する。金バンプの寸法はポリイミド膜１０の開口部１１の寸法より大きくしてある。そして、金バンプ１３自体をマスクとして、不要な部分のバリアメタル１２を除去することによりボンディングパッド１４が形成される。
【００２５】
従来技術では、バリアメタル１２として厚さ２５０ｎｍのＴｉＷ薄膜と厚さ１７０ｎｍのＡｕ薄膜とを堆積させ、バリアメタル１２の薄膜を電極として厚さ約１０μｍの金（Ａｕ）をメッキして、大きさ約３５μｍ×５０μｍの金バンプ１３をエリアパッドとして形成している。
【００２６】
【特許文献１】
特開２００２−１９８３７４号公報（２００２年７月１２日公開）
【００２７】
【発明が解決しようとする課題】
しかしながら、特開２００２−１９８３７４号公報に開示された２層配線構造の半導体装置においては、ポリイミド膜１０を形成する場合には、ボンディングパッド１４の形成位置にポリイミドを塗布して堆積する工程と、ポリイミド膜１０の所定位置を開口して開口部１１を設ける工程とが少なくとも必要である。このため、特にフォトリソグラフィ工程およびエッチング工程を追加する必要があり、作業効率の低下やチップコストの上昇を招く事になる。
【００２８】
上記問題を回避する為、ポリイミド膜１０を形成しないとすれば、衝撃緩衝材がなくなる事になり、ＣＯＦ（Ｃｈｉｐ ｏｎ Ｆｉｌｍ）などの実装時の応力により、ボンディングパッド１４下の構成要素に損傷を与える可能性がある。
【００２９】
また、保護膜８とポリイミド膜１０との界面の密着性を向上するために、図３５および図３６に示されるように、保護膜８にオーバーハング形状の凸部を設ける構成が上記公報に開示されている。ここで、オーバーハング形状とは、上部が底部よりも外側に張り出した形状を言う。すなわち、図３６に示されるように、基板面に平行な任意の方向（図３６の例では配線７ｂと直交する方向）に沿った凸部８ｂの最大外形寸法をＸ、その方向に沿った凸部８ｂの最下部の寸法をＹとすると、Ｘ＞Ｙになる形状のことをいう。
【００３０】
これにより、オーバーハング形状の凸部８ｂのくびれ部分８ａにもポリイミド膜１０が堆積し、保護膜８の凸部８ｂと、くびれ部分８ａに形成されたポリイミド膜１０とが噛み合うので、保護膜８とポリイミド膜１０との密着性が向上する。
【００３１】
しかしながら、オーバーハング形状の凸部８ｂは、くびれ部分８ａでは膜厚が薄くなっている。このため、図３６および図３７に示されるように、半導体集積回路に金バンプ１３を形成した後、ＣＯＦなどの実装を行うときに加わる応力により、保護膜８の複数のくびれ部分８ａにクラック２７が生じることが確認された。
【００３２】
このとき、外部からクラック２７を通って第２の配線７ｄなどの回路構成部に水分が滲出し、滲出した部分に電流が流れることにより金属配線材等が腐食し最終的には断線に至る経時劣化が発生することになる。
【００３３】
本発明は上記の問題点を解決するためになされたもので、その目的は、作業効率の低下やチップコストの上昇を招くことなく、上方からの応力による損傷を防止できる半導体装置およびその製造方法を提供することにある。
【００３４】
【課題を解決するための手段】
上記の課題を解決するために、本発明の半導体装置は、複数の配線が形成された導体層と、該導体層の複数の配線と重なる領域に形成されたボンディングパッドとを備える半導体装置において、上記配線の一部がボンディングパッドと接合されている一方、上記配線の他の部分とボンディングパッドとの間に絶縁性の保護膜が形成されており、少なくともボンディングパッドと重なる領域内の上記配線上の保護膜は、隣合う配線上の保護膜と橋架していることを特徴としている。
【００３５】
上記の構成によると、隣合う配線上の保護膜どうしが橋架することにより、配線上の保護膜の形状は、従来のようなオーバーハング形状ではなく、ブリッジ形状となる。オーバーハング形状の保護膜は、上方から圧力が加わると、側方に広がるように変形する。このため、保護膜の下部のくびれ部分に応力が集中してクラックが発生する。
【００３６】
一方、ブリッジ形状の保護膜は、上方から圧力が加わっても、隣合う配線上の保護膜と繋がっているため、側方に広がり難くなる。したがって、保護膜をブリッジ形状とすることにより、保護膜の下部にクラックが発生し難くなる。
【００３７】
また、隣合う配線上の保護膜どうしが橋架することにより、橋架する部分の下に空孔部が形成されることになる。これにより、半導体回路を他の基体に実装するときに、ボンディングパッドから保護膜に応力が働いても、前記空孔部が空気バネ（衝撃緩衝材）として機能するから、保護膜の下に形成される配線などの構成要素が損傷することを防止することができる。
【００３８】
また、従来のように衝撃緩衝材としてポリイミド膜を設ける必要がなくなるから、作業効率の低下やチップコストの上昇を防止することができる。
【００３９】
なお、上記の効果が得られるので有れば、配線上の保護膜の一部が、隣合う配線上の保護膜と橋架していればよく、全部が橋架している必要はない。
【００４０】
さらに、本発明の半導体装置は、上記の構成において、上記保護膜と上記ボンディングパッドとの間には、上記保護膜を覆うように絶縁膜が形成されていることを特徴としている。
【００４１】
前記空孔部は、通常は周囲を保護膜によって囲まれているため、外部とは連通していない。しかしながら、配線パターンのデザインによっては、隣合う配線どうしの間隔が広くなって、保護膜がブリッジ形状とはならない部分が存在する可能性がある。この場合、空孔部は、ブリッジ形状とはならない部分から外部と連通することになる。空孔部が外部と連通すると、保護膜形成後の製造工程において、例えば、空孔部にレジスト材が進入したり、熱処理工程で空孔部から気泡が噴出したりするなど、半導体装置の製造に悪影響を及ぼすことになる。
【００４２】
そこで、本発明の半導体装置は、保護膜を覆うように絶縁膜が形成されている。これにより、保護膜においてブリッジ形状とはならない部分が絶縁膜で覆われるので、空孔部が外部と連通しなくなり、半導体装置の製造に悪影響を及ぼすことを防止できる。
【００４３】
さらに、本発明の半導体装置は、上記の構成において、上記絶縁膜は、化学気相成長法によって形成された酸化膜であることを特徴としている。
【００４４】
化学気相成長法によって形成された酸化膜は、例えばＳＯＧ膜などのように、塗布法によって形成された絶縁膜に比べて、緻密であり、かつ水分含有量が少ない。したがって、前記酸化膜から水分の放出が少なく、水分の放出により半導体装置の製造に悪影響を及ぼすことを防止できる。
【００４５】
さらに、本発明の半導体装置は、上記の構成において、上記酸化膜は、ホウ素およびリンの少なくとも一方を含むことを特徴としている。
【００４６】
ホウ素およびリンの少なくとも一方を含む酸化膜は、常圧の化学気相成長法によって形成することができる。常圧の化学気相成長法は、真空の化学気相成長法に比べて、成膜速度が速い。したがって、本発明の半導体装置は、量産性に優れ、かつ製造コストの低いものとなる。
【００４７】
ところで、保護膜の形成後に、配線とボンディングパッドとを接合するための開口部を形成する工程や、ボンディングパッドを形成する工程には、フォトリソグラフィが頻繁に利用される。この場合、前述のように、空孔部が外部と連通していると、空孔部にレジスト材が進入し、後の熱処理工程において空孔部からレジスト材が飛散したり気泡が噴出したりして、半導体装置の製造に悪影響を及ぼすことになる。
【００４８】
これに対し、上述の構成では、保護膜を覆うように絶縁膜を形成することにより、空孔部が外部と連通することを防止し、その結果、半導体装置の製造に悪影響を及ぼすことを防止している。
【００４９】
しかしながら、本願発明者らが種々の実験を行ったところ、例え空孔部が外部と連通していても、或る条件下ではレジスト材の飛散や気泡の噴出が発生しないことを見出した。
【００５０】
そこで、本発明の半導体装置は、上記の構成において、上記保護膜が橋架している領域では、上記保護膜が橋架することにより形成される空孔部からの飛散および噴出を抑制するように、上記隣合う配線の間隔である配線間隔の最小値Ｓ１、および／または、上記橋架の長さＬ１の調整が行われていることを特徴としている。
【００５１】
上記の構成によると、例え空孔部が外部と連通していても、レジスト材の飛散や気泡の噴出が抑えられ、半導体装置の製造への悪影響を抑えることができる。
【００５２】
なお、上記調整は、上記配線間隔の最小値Ｓ１が１．８μｍ以上、上記橋架の長さＬ１が９００μｍ以下、或いは上記配線間隔の最小値Ｓ１が１．２μｍ以上１．８μｍ未満かつ上記橋架の長さＬ１が１４００μｍ以下となるように行われていることが望ましい。
【００５３】
さらに、上記調整は、上記配線間隔の最小値Ｓ１が１．８μｍ以上、或いは上記橋架の長さＬ１が４００μｍ以下となるように行われていることが望ましい。この場合、レジスト材の飛散や気泡の噴出が発生しなくなるので、半導体装置の製造への悪影響を防止することができる。
【００５４】
なお、配線とボンディングパッドとを接合するための開口部を形成する工程にてフォトリソグラフィを利用しない場合には、ボンディングパッドと重なる領域にフォトレジスト層が形成されないので、上記調整は、上記ボンディングパッドと重なる領域において行う必要はない。
【００５５】
また、近時の集積回路の微細化傾向により、ボンディングパッドと重なる領域も縮小される傾向にあり、該領域の一辺が４００μｍ以上となることは通常あり得なくなっている。このため、例えフォトリソグラフィを利用しても、ボンディングパッドと重なる領域ではレジスト材の飛散や気泡の噴出が発生し難くなっている。
【００５６】
したがって、上記調整は、上記ボンディングパッドと重なる領域以外の領域において行われればよい。この場合、ボンディングパッドと重なる領域では、上記調整を行う必要がないので、配線パターンの自由度が向上する。
【００５７】
また、上記構成の半導体装置は、エリアパッドによる半導体装置、すなわち、上記導体層は、半導体素子が形成された領域である活性領域を有する半導体基板上に形成され、上記活性領域と電気的に接続された第１配線層上に層間絶縁膜を介して形成された第２配線層であり、ボンディングパッドは、少なくとも一部が上記活性領域と重なるように形成されている半導体装置に適用することが効果的である。
【００５８】
また、本発明の半導体装置の製造方法は、基板上に導体層を形成する工程と、上記導体層上に絶縁膜を形成する工程と、上記絶縁膜に開口部を形成する工程と、上記絶縁膜上と上記開口部内とに金属膜を形成することにより、ボンディングパッドを形成する工程とを含む半導体装置の製造方法において、上記導体層を形成する工程は、複数の配線を形成する工程を含んでおり、上記導体層上に絶縁膜を形成する工程は、絶縁性の保護膜を形成する工程を含んでおり、上記保護膜を形成する工程では、少なくとも上記ボンディングパッドと重なる領域内の上記配線上の保護膜が、隣合う配線上の保護膜と橋架するように上記保護膜を形成することを特徴としている。
【００５９】
ここで、隣合う配線上の保護膜が橋架するように保護膜を形成することは、配線の間隔および保護膜の膜厚を適当に調整することにより実現することができる。
【００６０】
上記の方法によると、保護膜を形成する工程により、前述のようなブリッジ形状の保護膜を形成することができる。これにより、保護膜の下部にクラックが発生し難くなる。また、橋架する部分の下に空孔部が形成されることになり、該空孔部が空気バネとして機能するから、保護膜の下に形成される配線などの構成要素が損傷することを防止することができる。また、保護膜上に衝撃緩衝材としてポリイミド膜を形成する工程が不要となるから、作業効率の低下やチップコストの上昇を防止することができる。
【００６１】
なお、上記の効果が得られるので有れば、配線上の保護膜の一部を、隣合う配線上の保護膜と橋架させればよく、全部を橋架させる必要はない。
【００６２】
さらに、本発明の半導体装置の製造方法は、上記の方法において、上記導体層上に絶縁膜を形成する工程は、上記保護膜を形成する工程により形成された保護膜を覆うように新たな絶縁膜を形成する工程をさらに含むことを特徴としている。
【００６３】
上記の方法によると、前述のように、保護膜においてブリッジ形状とはならない部分が絶縁膜で覆われるので、空孔部が外部と連通しなくなり、半導体装置の製造に悪影響を及ぼすことを防止できる。
【００６４】
さらに、本発明の半導体装置の製造方法は、上記の方法において、上記新たな絶縁膜を形成する工程は、化学気相成長法によって上記保護膜を覆うように酸化膜を形成する工程であることを特徴としている。
【００６５】
上記の方法によると、前述のように、化学気相成長法によって形成された酸化膜から水分の放出が少なく、水分の放出により半導体装置の製造に悪影響を及ぼすことを防止できる。
【００６６】
さらに、本発明の半導体装置の製造方法は、上記の方法において、上記酸化膜を形成する工程は、ホウ素およびリンの少なくとも一方を含む酸化膜を形成する工程であることを特徴としている。
【００６７】
上記の方法によると、ホウ素およびリンの少なくとも一方を含む酸化膜は、常圧の化学気相成長法によって形成することができるから、半導体装置の量産性が向上すると共に、半導体装置の製造コストを低下させることができる。
【００６８】
さらに、本発明の半導体装置の製造方法は、上記の方法において、上記保護膜が橋架することにより形成される空孔部からの飛散および噴出を抑制するように、上記複数の配線を形成する工程は、上記保護膜が橋架する領域における上記隣合う配線の間隔である配線間隔の最小値Ｓ１の調整を行って上記複数の配線を形成し、かつ／または、上記保護膜を形成する工程は、橋架の長さＬ１の調整を行って上記保護膜を形成することを特徴としている。
【００６９】
上記の方法によると、上述のように、配線間隔の最小値Ｓ１の調整および／または橋架の長さＬ１の調整を行うことにより、例え空孔部が外部と連通していても、空孔部からの飛散および噴出が抑えられ、半導体装置の製造への悪影響を抑えることができる。
【００７０】
なお、上記配線間隔の最小値Ｓ１および／または上記橋架の長さＬ１の調整は、上記配線間隔の最小値Ｓ１が１．８μｍ以上、上記橋架の長さＬ１が９００μｍ以下、或いは上記配線間隔の最小値Ｓ１が１．２μｍ以上１．８μｍ未満かつ上記橋架の長さＬ１が１４００μｍ以下となるように行われることが望ましい。
【００７１】
さらに、上記調整は、上記配線間隔の最小値Ｓ１が１．８μｍ以上、或いは上記橋架の長さＬ１が４００μｍ以下となるように行われることが望ましい。この場合、空孔部からの飛散および噴出が発生しなくなるので、半導体装置の製造への悪影響を防止することができる。
【００７２】
なお、配線とボンディングパッドとを接合するための開口部を形成する工程にてフォトリソグラフィを利用しない場合には、ボンディングパッドと重なる領域にフォトレジスト層が形成されないので、上記調整は、上記ボンディングパッドと重なる領域において行う必要はない。
【００７３】
また、近時の集積回路の微細化傾向により、ボンディングパッドと重なる領域も縮小される傾向にあり、該領域の一辺が４００μｍ以上となることは通常あり得なくなっている。このため、例えフォトリソグラフィを利用しても、ボンディングパッドと重なる領域ではレジスト材の飛散や気泡の噴出が発生し難くなっている。
【００７４】
したがって、上記調整は、上記ボンディングパッドと重なる領域以外の領域において行われればよい。この場合、ボンディングパッドと重なる領域では、上記調整を行う必要がないので、配線パターンの自由度が向上する。
【００７５】
また、上記の半導体装置の製造方法は、エリアパッドによる半導体装置、すなわち、上記導体層は、半導体素子が形成された領域である活性領域を有する半導体基板上に形成され、上記活性領域と電気的に接続された第１配線層上に層間絶縁膜を介して形成された第２配線層であり、ボンディングパッドは、少なくとも一部が上記活性領域と重なるように形成されている半導体装置の製造方法に適用することが効果的である。
【００７６】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１ないし図１１に基づいて説明すれば、以下のとおりである。なお、従来と同様の構成については、同一の符号を付している。
【００７７】
以下に、本発明の半導体装置の実施の一形態として、シリコン（Ｓｉ）基板上に形成されたＭＯＳトランジスタを有する半導体集積回路を例にして詳細に説明する。しかしながら、本発明において、半導体基板を構成する半導体材料、半導体基板上に形成される半導体素子の種類やその組み合わせには、特に制約はない。なお、本願明細書においては、半導体素子が形成された半導体基板上の領域を、活性領域と称する。
【００７８】
図１は、本発明に係る半導体装置の実施の一形態としての半導体集積回路において半導体素子１つ分に対応する部分の概略断面図である。以下の説明では、半導体素子１つ分に対応する部分について説明する。
【００７９】
本実施形態の半導体集積回路は、図１に示すように、半導体素子２０が形成された領域である活性領域を有するシリコン基板（半導体基板）１と、シリコン基板１上に形成され、上記活性領域と電気的に接続された第１配線層２と、第１配線層２上に層間絶縁膜６を介して形成された第２配線層７と、少なくとも一部が上記活性領域と重なる位置（活性領域の上方）に形成された、外部との電気的接続のためのボンディングパッド１４とを備えている。
【００８０】
本実施形態の半導体素子２０は、ＭＯＳトランジスタである。半導体素子２０は、シリコン基板１の表層に形成された、ソース領域として機能する不純物拡散層１ａと、ドレイン領域として機能する不純物拡散層１ｂと、不純物拡散層１ａ・１ｂ上に形成された酸化膜（ソース領域・ドレイン領域へのイオン注入時のダメージを低減するための膜）２６・２６と、シリコン基板１上に形成されたゲート絶縁膜２１と、ポリシリコンゲート電極２２と、ポリシリコンゲート電極２２の側面に形成された側壁保護膜２３とからなっている。
【００８１】
上記構成の半導体素子２０では、シリコン基板１における不純物拡散層１ａ・１ｂ間の領域がチャネル領域として機能する。したがって、本実施形態のシリコン基板１では、不純物拡散層１ａ・１ｂと、それらの間のチャネル領域とが、活性領域となっている。また、シリコン基板１における半導体素子２０が形成されている領域（活性領域）以外の領域は、半導体素子２０と他の半導体素子との電気的分離（アイソレーション）のための素子分離用絶縁膜２４・２４が形成された素子分離領域となっている。
【００８２】
シリコン基板１において、活性領域に形成された半導体素子２０上と、素子分離領域に形成された素子分離用絶縁膜２４・２４上とには、所定厚さの絶縁膜２５が形成されている。また、絶縁膜２５の所定の位置（不純物拡散層１ａ・１ｂに対応する位置）には、第１配線層２と不純物拡散層１ａ・１ｂとを電気的に接続するためのコンタクトホールが開口している。
【００８３】
第１配線層２は、アルミニウム等の導電体からなる単層または複層の導電膜によって形成されている。第１配線層２は、絶縁膜２５上に形成された複数の配線２ａ・２ｂからなっており、配線２ａは上記コンタクトホールを通して不純物拡散層１ａと電気的に接続しており、配線２ｂは上記コンタクトホールを通して不純物拡散層１ｂと電気的に接続している。
【００８４】
第１配線層２上には、第１配線層２と第２配線層７とを絶縁するための層間絶縁膜６が単層または複層の絶縁膜で形成されており、層間絶縁膜６には第１配線層２と第２配線層７とを電気的に接続するためのビアホールが設けられている。
【００８５】
この場合、層間絶縁膜６は、表面を平坦化する機能を有している。層間絶縁膜６としては、単層の絶縁膜でもよいが、本実施形態では、第１導電膜で形成した第１配線層２の凹凸を被覆して表面を平坦化できる利点から、複数の絶縁膜を積層した積層膜を採用している。
【００８６】
第２配線層７も、第１配線層２と同様に、アルミニウム等の導電体からなる単層または複層の導電膜によって形成されている。第２配線層７は、ボンディングパッド１４と重なる領域（ボンディングパッド１４の下方領域）内に互いに絶縁された第２の配線７を複数本有している。また、第２配線層７の一部は、層間絶縁膜６のビアホールを通して第１配線層２の一部と接続されている。
【００８７】
なお、本願では、第２の配線のそれぞれを区別する場合には、図６に示されるように、ボンディングパッド１４と接続する第２の配線に符号７ａを付し、ボンディングパッドと非接続であるがボンディングパッド１４と重なる領域内に形成される第２の配線に符号７ｂを付し、その他の配線に符号７ｃを付すことにする。
【００８８】
以上の構成は、上記従来の半導体装置における半導体集積回路の構成と同様の構成である。
【００８９】
第２配線層７上には、保護膜８が形成されている。本実施形態では、図２に示されるように、隣合う第２の配線７ｂ・７ｂ上では、保護膜８が橋架した状態で形成されている。これにより、隣合う第２の配線７ｂ・７ｂの間は、全てが保護膜８の材料で充填されるのではなく、一部には空孔部１６が形成されることになる。
【００９０】
これにより、ＣＯＦ実装などのチップ実装時に保護膜８に応力が働いても、空孔部１６が空気バネとして機能するから、保護膜８の下の半導体素子２０、第１配線層２、および第２配線層７の損傷を防止することができる。また、本実施形態では、衝撃緩衝材としてポリイミド膜１０を設ける必要がなくなるから、作業効率の低下やチップコストの上昇を防止することができる。
【００９１】
また、本実施形態では、第２配線層７上の保護膜８を従来のようなオーバーハング形状ではなく、ブリッジ形状としている。オーバーハング形状の場合、上から圧力が働くと、押しつぶされて、左右方向に広がるため、凹部における保護膜８の屈曲角度が小さくなって、クラックが発生する。一方、ブリッジ形状の場合には、上から圧力が働いても、左右方向に広がり難く、それゆえ、凹部における保護膜８の屈曲角度が小さく成り難く、クラックが発生し難くなる。
【００９２】
次に、上記の半導体集積回路の製造方法を図３〜図１０に基づいて説明する。なお、図３〜図１０は、半導体集積回路の製造工程を示している。まず、図３に示されるように、シリコン（Ｓｉ）基板１の一主要表面（以下この主要表面を、単に表面と称す）に、半導体集積回路の製造で通常用いられている手順に従って、ＭＯＳトランジスタ等の素子２０を形成する。
【００９３】
次に、シリコン基板１の前記表面全体にＣＶＤ法により絶縁膜２５を所定の厚さ分堆積する。これにより、活性領域が絶縁膜２５によって覆われる。次に、絶縁膜２５の所定位置にコンタクトホールを開口する。開口する工程は、例えば、フォトリソグラフ工程、絶縁膜のエッチング工程等を用いて、半導体集積回路の製造工程で通常用いられている条件で行われる。
【００９４】
次に、図３に示されるように、絶縁膜２５および開口が形成された表面全体に、第１層の配線を形成するための第１配線層２を堆積させる。この第１配線層２としては、単層の金属薄膜、或いは、金属の積層膜が利用される。また抵抗率を小さくした半導体薄膜と金属との積層膜でも良い。本実施形態では、厚さ約３１０ｎｍのＴｉＷ薄膜と、厚さ約６００ｎｍのＡｌＳｉ薄膜との積層膜を採用している。次に、第１配線層２を所定の形状に加工し、第１層の配線２ａ・２ｂを形成する。これにより、各素子からの電極への取出しや各素子間の配線が行われる。
【００９５】
次に、図４に示されるように、第１配線層２を含む基板全面に第１の層間絶縁層６を形成する。層間絶縁膜６としては、単層の絶縁膜でも良いが、第１配線層２で形成した第１の配線２ａ・２ｂの凹凸を平坦化するために複数の絶縁膜の積層膜を用いるのが良い。本実施例では、第１配線層２を含む表面全体にプラズマＣＶＤ法により厚さ約５００ｎｍのＳｉＯｘ膜３を形成し、ＳｉＯｘ膜３の凹部にＳＯＧ膜形成／エッチバック工程によりＳＯＧ膜４を形成し、ＳｉＯｘ膜３およびＳＯＧ膜４上にＣＶＤ法により厚さ約４５０ｎｍのＳｉＯｘ膜５を形成することにより第１の層間絶縁膜６を形成している。
【００９６】
前記ＳＯＧ膜４は、塗布法（ＳＯＧ：Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）により形成したシリコン酸化膜であり、塗布シリコン酸化膜とも呼ばれるものである。ＳＯＧ膜４は、スピンコーティングによる簡便な方法（塗布法）で形成でき、かつ、表面張力により被塗布面の凸部よりも凹部に厚く形成できるので、平坦化にとっては非常に有効な絶縁膜である。しかしながら、ＳＯＧ膜４を単独で層間絶縁膜６として使用すると、ＳＯＧ膜４自体に含まれる極微量の水分等が滲出して金属配線材料と反応することにより、金属配線の断線を引き起こす等の問題が生じることがあり得る。
【００９７】
この問題を回避するために、ＳＯＧ膜４をＳｉＯｘ膜３の全面に形成した後、いわゆるエッチバックと称する技術によりＳＯＧ膜４全面にエッチングを施して、ＳｉＯｘ膜３の凹部にのみＳＯＧ膜４を残して表面を平坦化し、平坦化された表面にＣＶＤ法によりＳｉＯｘ膜５を形成する方法を採用している。これにより、ＳｉＯｘ膜３およびＳｉＯｘ膜５でＳＯＧ膜４を挟み込み、ＳＯＧ膜４からの水分等の滲出を阻止することができる。
【００９８】
次に、図５に示されるように、第１の層間絶縁膜６の所定位置に開口部（ビアホール）６ａを形成する。開口部６ａを形成する工程では、通常のフォトリソグラフ工程および通常の絶縁膜エッチング工程が用いられる。しかしながら、開口部６ａの上端周縁が急峻である、すなわち、層間絶縁膜６の表面から開口部６ａの側面への傾きの変化が急峻であると、後に形成する第２配線層７における第２の配線が開口部６ａの上端にて断線するおそれがある。
【００９９】
そこで、複数の絶縁膜エッチング条件を組み合わせることにより、開口部６ａの上端に傾斜を付けることが望ましい。なお、図には示していないが、本実施形態においても、開口部６ａを設ける位置において、まず等方性の絶縁膜エッチングを行うことにより所定の傾斜を付けた後に、異方性の絶縁膜エッチングを行って開口部６ａを形成している。
【０１００】
次に、図６に示されるように、第１の層間絶縁膜６上および開口部６ａ内に導電性材料を堆積することにより第２配線層７を形成し、所定の配線パターンにパターニングすることにより第２の配線７ａ〜７ｃを形成する。本実施形態では、第２配線層７として例えば厚さ約１５０ｎｍのＴｉＷと厚さ約１１００ｎｍのＡｌＳｉとの積層膜を採用している。
【０１０１】
次に、図７に示されるように、第２配線層７を覆うように保護膜８を形成する。保護膜８は、半導体集積回路の表面を保護すると共に、金バンプで形成するエリアパッドと第２配線層７で形成した第２の配線７ａ〜７ｃとを絶縁するための膜である。保護膜８としては、緻密性の高い絶縁膜、例えば窒化膜等が適している。
【０１０２】
本実施形態では、第２の配線７ｂ・７ｂどうしの間隔と保護膜８の厚さとを調整することにより、図２に示されるように、隣合う第２の配線７ｂ・７ｂ上の保護膜８を橋架状態に形成している。これにより、隣合う第２の配線７ｂ・７ｂの間は、全てが保護膜８の材料で充填されるのではなく、一部には空孔部１６が形成されることになる。
【０１０３】
なお、保護膜８は、プラズマＣＶＤ法により形成されるため、保護膜８の膜厚が薄いと、エリアパッドすなわちボンディングパッド１４を形成したチップを基板にボンディングするときの圧力などの応力で、図３６および図３７に示されるようなクラックが発生するおそれがある。このため、保護膜８の膜厚Ｌは約１μｍ以上であることが望ましい。
【０１０４】
また、保護膜８の膜厚にも依存するが、第２の配線の間隔が広すぎると、隣合う第２の配線７ｂ・７ｂ上の保護膜８を橋架状態に形成することが困難となる。このため、保護膜８の膜厚Ｌが約１μｍの場合には、第２の配線７ｂ・７ｂの間隔は、約１．０μｍ以下であることが望ましい。実施例では、第２の配線の間隔を約０．８μｍとし、保護膜８を、プラズマＣＶＤ法により形成された膜厚約４００ｎｍのＳｉＯｘ膜と、プラズマＣＶＤ法により形成された膜厚約７２０ｎｍのＳｉＮ膜とを積層した積層膜としている。
【０１０５】
次に、図８に示されるように、橋架状に形成した保護膜８を覆うように絶縁膜１５を形成する。絶縁膜１５は、保護膜８の凹凸を平坦化するとともに、従来のポリイミド膜１０（図２６を参照）よりも簡便に形成するために、スピンコートによる簡便な方法で形成することが望ましい。また、絶縁膜１５は、熱膨張による破損を防止するため、熱膨張率が保護膜８よりも小さいことが望ましい。以上の条件を満足する絶縁膜１５の例としては、ＳＯＧ膜が挙げられる。
【０１０６】
次に、ボンディングパッド１４と接続する第２の配線７ａを露出するために、図９に示されるように、絶縁膜１５の所定位置に開口部１７を設けるとともに、図１０に示されるように、該開口部１７内に露出した保護膜８の所定位置に開口部９を設ける。
【０１０７】
これにより、絶縁膜１５の開口部１７の領域は、保護膜８の開口部９の領域を含むことになるから、絶縁膜１５の開口部１７の開口面積は、保護膜８の開口部の開口面積よりも広くすることができる。
【０１０８】
また、保護膜８および絶縁膜１５は、ほぼ同じ装置およびガス系でのエッチングが可能であるため、保護膜８および絶縁膜１５を形成した後に開口部１７・９を設けている。これにより、保護膜８の形成後に開口部９を設けて、絶縁膜１５の形成後に開口部１７を設ける場合に比べて、開口部を設ける工程を減らすことができる。
【０１０９】
なお、前述のように、開口部の上端を傾斜させることが望ましい。このため、本実施形態では、開口部１７・９を設ける位置において、まずウエットエッチングによる等方性の絶縁膜エッチングを行うことにより所定の傾斜を付けた後に、異方性の絶縁膜エッチングを行って開口部１７・９を形成している。
【０１１０】
開口部１７・９の上端を傾斜させることにより、前述のような電気的な破断を防止する効果の他に、以下のような効果が得られる。すなわち、図１に示されるように、後の工程で形成されるボンディングパッド（エリアパッド）１４における上面の凹み１８を緩やかにすることができるので、ボンディングパッド１４の上面を外部端子に接続する場合における接触抵抗の増大を防止することができる。
【０１１１】
次に、図１に示されるように、バリアメタル１２と金バンプ１３とからなるボンディングパッド１４を、保護膜８および絶縁膜１５の開口部９・１７を覆い、かつ、保護膜８で覆われた第２配線層７の複数の配線７ａ・７ｂと重なるように形成する。
【０１１２】
詳細には、まず、バリアメタル１２と称する金属薄膜および金（Ａｕ）薄膜を堆積させる。バリアメタル１２の役割は、例えば金（Ａｕ）のようにエリアパッドを構成する主たる金属と、配線を構成する導電層の材料とが反応するのを阻止するためにある。また、バリアメタル１２は、メッキ法によるエリアパッド形成時の電極としての役目も果たしている。
【０１１３】
次に、バリアメタル１２を電極として所定位置に所定厚さの金バンプ１３すなわちエリアパッドを形成する。金バンプの寸法は絶縁膜１５の開口部１７の寸法より大きくしてある。そして、金バンプ１３自体をマスクとして、不要な部分のバリアメタル１２を除去することによりボンディングパッド１４が形成されて、図１に示される半導体集積回路を製造することができる。
【０１１４】
なお、実施例では、バリアメタル１２として厚さ２５０ｎｍのＴｉＷ薄膜と厚さ１７０ｎｍのＡｕ薄膜とを堆積させ、バリアメタル１２の薄膜を電極として厚さ約１０μｍの金（Ａｕ）をメッキして、大きさ約３５μｍ×５０μｍの金バンプ１３をエリアパッドとして形成している。
【０１１５】
したがって、上記の製造方法によると、保護膜８を形成する工程によりブリッジ形状の保護膜を形成しているので、前述のように、保護膜８の下部にクラック２７が発生し難くなる。また、橋架する部分の下に空孔部１６が形成されることになり、該空孔部１６が空気バネとして機能するから、保護膜８の下に形成される配線７などの構成要素が損傷することを防止することができる。また、保護膜８上に衝撃緩衝材としてポリイミド膜１０を形成する工程が不要となるから、作業効率の低下やチップコストの上昇を防止することができる。
【０１１６】
なお、本実施形態では、保護膜８上に絶縁膜１５を形成しているが、図１１に示されるように、絶縁膜１５を形成することなく、保護膜８上にボンディングパッド１４を直接形成することもできる。しかしながら、この場合には以下の問題が起こり得る。
【０１１７】
図２に示されるように、隣合う第２の配線７ｃ・７ｃの間には空孔部１６が形成される。図示のように、空孔部１６は、基本的には周囲が保護膜８で囲まれた構造となるため、外部とは連通しない。しかしながら、第２の配線７ｂ・７ｃのデザインによっては、一部が保護膜８で覆われていない空孔部（以下、該空孔部を「ボイド開放部」と称する。）が存在する場合もある。
【０１１８】
図１２は、ボイド開放部２８が存在する場合の第２の配線７ｃ・７ｃのデザインの一例を示している。同図に示されるような第２の配線に保護膜８を形成した場合、コーナー部以外では、図１３（ｂ）に示されるように、隣合う第２の配線７ｃ・７ｃ上の保護膜が橋架するので、橋架部分の直下に、周囲が保護膜８で囲まれた空孔部１６が形成される。
【０１１９】
一方、コーナー部では、隣合う第２の配線７ｃ・７ｃの間隔が広くなっているから、図１３（ａ）に示されるように、隣合う第２の配線７ｃ・７ｃ上の保護膜８が橋架せず、したがって、隣合う第２の配線７ｃ・７ｃの間には、上部が開口したボイド開放部２８が形成されることになる。ボイド開放部２８が存在すると、空孔部１６はボイド開放部２８を介して外部と連通することになる。
【０１２０】
この場合、保護膜８の形成後、保護膜８の開口部９を形成するためにフォトリソグラフィを行ったときには、レジスト材がボイド開放部２８から空孔部１６に進入することになる。そして、後の熱処理工程、例えばレジスト硬化工程（ポストベーク工程）において空気の膨張や有機材料の気化により発生する気泡によって、ボイド開放部２８からレジスト材が飛散し、必要とする領域の保護膜８が欠落するおそれがあり、保護膜８の耐湿性が劣化するおそれがある。
【０１２１】
さらに、フォトレジスト層の一部が剥離し、レジストパターンが変化して、開口部９が望ましくない形状となるおそれがある。また、飛散したレジスト材は、設備を汚染したり、ボンディングパッド１４の形成領域に付着して、保護膜８とボンディングパッド１４との密着強度が低下したりするおそれがある。なお、同様の問題点が、ボンディングパッド１４の金バンプ１３を形成するためにフォトリソグラフィを行ったときにも生じるおそれがある。
【０１２２】
また、実装時の表面保護としてＰＩＱ（ｐｏｌｙｉｍｉｄｅ ｒｅｓｉｎ：ポリイミド膜）１０を形成する場合には、ＰＩＱを形成する工程内の熱処理、例えばＰＩＱ硬化工程における熱処理により、図１４に示されるように、ボイド開放部２８から気泡２９が噴出し、ＰＩＱが飛散するおそれがある。
【０１２３】
また、バリアメタル１２を形成するときの熱処理において、ボイド開放部２８から気泡が噴出し、該気泡が外部に噴出することにより設備を汚染したり、前記気泡がバリアメタル１２に付着することにより保護膜８とバリアメタル１２との密着強度を劣化したりするおそれがある。
【０１２４】
したがって、以上の問題点を回避するために、保護膜８上に絶縁膜１５が、保護膜８を覆うように形成されることが望ましい。これにより、ボイド開放部２８も絶縁膜１５によって覆われるから、空孔部１６が外部と連通することがなくなり、上記の問題点を回避することができる。
【０１２５】
〔実施の形態２〕
次に、本発明の別の実施形態について図１５に基づいて説明すれば、以下のとおりである。図１５は、本実施形態である半導体装置における半導体集積回路の概略構成を示している。
【０１２６】
本実施形態の半導体集積回路は、図１に示される半導体集積回路に比べて、絶縁膜としてＳＯＧ膜１５を形成する代わりに、ＣＶＤ法による酸化膜３０（以下、「ＣＶＤ酸化膜３０」と略称する。）を形成する点が異なり、その他の構成は同様である。なお、上記実施形態で説明した構成と同様の機能を有する構成には、同一の符号を付して、その説明を省略する。
【０１２７】
上記実施形態では、ボイド開放部２８を覆うための絶縁膜としてＳＯＧ膜１５を形成している。しかしながら、ＳＯＧ膜１５は、ポーラス（多孔質）な膜であり、かつ、水分の含有量が多いため、次の工程であるバンプ形成工程、すなわちボンディングパッド１４を形成する工程において以下の問題点が起こり得る。
【０１２８】
前述のように、ボンディングパッド１４を形成する工程では、まず、バリアメタル（ＴｉＷ）１２が形成される。バリアメタル１２の形成は、高真空下でのスパッタリングにより行われる。このとき、ＳＯＧ膜１５から外部に水蒸気が流出するため、スパッタリング装置の真空度が低下する。このため、スパッタリングに必要な真空度に到達するまでに時間を費やすことになる。
【０１２９】
また、バリアメタル１２を形成する前には、バリアメタル１２と第２の配線７ａとのコンタクト抵抗を低下かつ安定化させるために、Ａｒガス等により第２の配線７ａのスパッタエッチングが行われる。
【０１３０】
このとき、ＳＯＧ膜１５の表面もＡｒイオンに叩かれてエッチングされるため、設備ダストの原因となる。すなわち、エッチングされたＳＯＧがウェハー上に付着し、これを核としてスパッタ膜が成長する。このスパッタ膜がウェハー上に残ると実装時に２本のリード線をショートさせる原因となる。
【０１３１】
また、エッチングされることにより、ＳＯＧ膜１５は脆くなり、ボンディングパッド１４の形成後の実装時に、実装による圧力に対してクラックが発生しやすくなる。
【０１３２】
さらに、ＳＯＧ膜１５は、塗布法により形成されるが、塗布法では、ＳＯＧを塗布する工程に加えて、溶剤を除去するための熱処理工程と、エッチバック工程とが必要であり、工程数が多くなる。
【０１３３】
以上の問題点に対し、本実施形態では、塗布法によりＳＯＧ膜１５を形成する代わりに、ＣＶＤ酸化膜３０を形成している。ＣＶＤ酸化膜３０は、周知の常圧ＣＶＤ装置を用いて、保護膜８を覆うように、１μｍの膜厚で表面全体に形成される。なお、ＣＶＤ酸化膜３０を常圧ＣＶＤ法で形成するため、ＣＶＤ酸化膜３０には、Ｂ（ホウ素）およびＰ（リン）の少なくとも一方が含まれることが望ましい。
【０１３４】
ＣＶＤ酸化膜３０は、ＳＯＧ膜１５に比べて、緻密であり、かつ水分含有量が少ない。このため、スパッタリングによりバリアメタル１２を形成するときに、スパッタリング装置の真空度の低下を軽減できるので、バリアメタル１２の形成を速やかに行うことができる。
【０１３５】
また、バリアメタル１２の形成前に行われるスパッタエッチングでは、ＣＶＤ酸化膜３０のエッチング量を抑えることができるので、設備ダストを減少できるとともに、実装による圧力に対してクラックが発生し難くなる。
【０１３６】
また、ＣＶＤ法は、塗布法に比べてエッチングレートの安定した膜を形成できるため、エッチバック工程による薄膜化が不要となり、製造工程数を減らすことができる。なお、ＣＶＤ酸化膜３０上にボンディングパッド１４を良好に形成するために、ＣＶＤ酸化膜３０の形成後、ＣＶＤ酸化膜３０の平坦化処理を行ってから、ボンディングパッド１４の形成を行っても良い。
【０１３７】
さらに、ＣＶＤ酸化膜３０を、Ｂ（ボロン）およびＰ（リン）の少なくとも一方を含む酸化膜とすることにより、ＣＶＤ酸化膜３０を常圧ＣＶＤ法で形成することができる。常圧ＣＶＤ法は、真空ＣＶＤ法よりも成膜速度（ｄｅｐｏｓｉｔｉｏｎ ｒａｔｅ）が速いから、量産性に優れ、製造コストを下げることができる。
【０１３８】
〔実施の形態３〕
次に、本発明の他の実施形態について図１６に基づいて説明すれば、以下のとおりである。図１６（ａ）（ｂ）は、本実施形態である半導体装置における半導体集積回路の概略構成を示している。
【０１３９】
本実施形態の半導体集積回路は、図１に示される半導体集積回路における第２の配線７ａ〜７ｃに、ダミー配線７ｄが追加されている点が異なり、その他の構成は同様である。なお、上記実施形態で説明した構成と同様の機能を有する構成には、同一の符号を付して、その説明を省略する。
【０１４０】
前述のように、隣合う第２の配線７ｂ・７ｂの間隔が広いと、隣合う第２の配線７ｂ・７ｂ上に形成される保護膜８が橋架せず、従来と同様のオーバーハング形状となる。
【０１４１】
これを回避するため、本実施形態では、図１６（ａ）（ｂ）に示されるように、第２配線層７におけるボンディングパッド１４と重なる領域内に、デバイス動作に関与する第２の配線７ａ・７ｂに加えて、さらに、デバイス動作（半導体素子２０の動作や図示しない他の半導体素子等の外部装置の動作）に関与しないダミー配線７ｄが配備されている。
【０１４２】
上記の構成によると、ダミー配線７ｃを含む第２配線層７を形成した後、保護膜８を形成したときに、隣合う第２の配線７ｂ・７ｂ上の保護膜８が橋架するだけでなく、隣合うダミー配線７ｄ・７ｄ上の保護膜８も橋架し、隣合う第２の配線７ｂおよびダミー配線７ｂ・７ｄ上の保護膜８も橋架することになる。
【０１４３】
したがって、ダミー配線７ｄをもちいることにより、少なくともボンディングパッド１４が形成される領域に形成される保護膜８のほぼ全てをブリッジ形状とすることができ、ボンディングパッド１４から保護膜８に働く応力の衝撃緩衝材として確実に機能することができる。
【０１４４】
〔実施の形態４〕
次に、本発明の他の実施形態について図１７〜図２５に基づいて説明すれば、以下のとおりである。図１７は、本実施形態である半導体装置における半導体集積回路の概略構成を示している。
【０１４５】
本実施形態の半導体集積回路は、図１および図１５に示される半導体集積回路に比べて、絶縁膜１５・３０が省略されて、保護膜８にボンディングパッド１４が直接形成されている点と、図示されていないが、レジスト材がボイド開放部２８から飛散することを抑制または防止するために、第２の配線７ａ〜７ｃの配線パターンを所定の条件に従うように変更している点とが異なり、その他の構成は同様である。なお、上記実施形態で説明した構成と同様の機能を有する構成には、同一の符号を付して、その説明を省略する。
【０１４６】
次に上記の半導体集積回路の製造方法について図１８および図１９に基づいて説明する。なお、保護膜を形成する工程までは、図３〜図７に示される製造工程と同様であるので、その説明を省略する。なお、図６に示される第２の配線層７を形成する工程において、本実施形態は上記の実施形態と配線パターンが異なることになるが、製造工程自体は同じである。
【０１４７】
図７に示されるように保護膜８が形成された後に、図１８に示されるように、ボンディングパッド１４と接続する第２の配線７ａを露出させるために、フォトリソグラフィおよびエッチングにより保護膜８の開口部９を形成する。すなわち、レジスト塗布工程、露光工程、および現像工程により開口部４１を有するフォトレジスト層４０が形成され、開口部４１の底に露出した保護膜８をエッチングすることにより開口部９が形成される。
【０１４８】
本実施形態では、保護膜８を覆う絶縁膜１５・３０を省略しているので、上述のように、外部と連通する空孔部１６が存在する場合がある。この場合、レジスト塗布工程にてフォトレジスト層４０を形成するときに、レジスト材がボイド開放部２８から空孔部１６に進入することになる。このとき、進入したレジスト材が、後の熱処理工程にてボイド開放部２８から飛散するおそれがある。また、後の熱処理工程にて、空気の膨張や有機材の気化により空孔部１６から気泡が噴出して、フォトレジスト層４０の膨張や破損が生じるおそれがある。
【０１４９】
次に、図１９に示されるように、フォトレジスト層４０を剥離して、バリアメタル１２を積層し、その後、フォトリソグラフィおよびメッキ法により、開口部９を含む領域に金バンプ１３を形成する。すなわち、レジスト塗布工程、露光工程、および現像工程により、開口部を含む領域に開口部４３を有するレジスト層４２が形成され、バリアメタル１２を電極として金析出（メッキ）を行うことにより、開口部４３に金バンプ１３が積層される。
【０１５０】
上述のように、本実施形態では、レジスト塗布工程にてフォトレジスト層４２を形成するときに、レジスト材がボイド開放部２８から空孔部１６に進入することになる。このとき、進入したレジスト材が、後の熱処理工程においてボイド開放部２８から飛散するおそれがある。また、熱処理工程において、空気の傍聴や有機材の気化により空孔部１６から気泡が噴出して、フォトレジスト層４２の膨張や破損が生じるおそれがある。
【０１５１】
そして、金バンプ１３をマスクとして、フォトレジスト層４２と不要な部分のバリアメタルを除去することによりボンディングパッド１４が形成されて、図１７に示される半導体集積回路が完成する。
【０１５２】
以上のように、フォトレジスト層４０・４２の形成工程にて、ボイド開放部２８から空孔部１６にレジスト材が進入し、フォトレジスト層４０・４２を硬化するための熱処理工程にて、空孔部１６から外部にレジスト材が飛散したり、空孔部１６から気泡が噴出したりして、半導体装置の製造に悪影響を及ぼす結果となる。
【０１５３】
この問題点に対し、本願発明者らは、第２の配線７の配線パターンを様々に変更して、空孔部１６からレジスト材が飛散する状況を調べる実験を行った。図２０は、この実験において使用された配線パターンの一例を示している。
【０１５４】
図示のように、この実験では、隣合う第２の配線７・７の間隔を狭めたり広げたりすることにより、隣合う第２の配線７・７上の保護膜８が橋架する領域と橋架しない領域とを意図的に形成している。また、この実験では、ボイド開放部２８の間隔、すなわち、隣合う第２の配線７・７上の保護膜８が橋架している領域における橋架の長さＬ１と、該領域における隣合う第２の配線７・７の間隔である配線間隔の最小値Ｓ１とを変更した。
【０１５５】
図２１の上段は、保護膜の厚さｔを１．２μｍとして上記実験を行った結果を示している。また、同図の下段は、上段に記載の○印、△印、および×印のそれぞれの意味を示している。
【０１５６】
すなわち、○印は、レジスト材の飛散とフォトレジスト層４０・４２の膨れとが、何れも発生しなかったことを意味している。また、△印は、レジスト材の飛散は発生しなかったが、フォトレジスト層４０・４２の膨れが発生したことを意味している。そして、×印は、レジスト材の飛散とフォトレジスト層４０・４２の膨れとが、何れも発生したことを意味している。
【０１５７】
図２１を参照すると、レジスト材の飛散を発生させないためには、配線間隔の最小値Ｓ１が１．８μｍ以上であるか、橋架の長さＬ１が９００μｍ以下であるか、或いは配線間隔の最小値Ｓ１が１．２μｍ以上１．８μｍ未満でありかつ橋架の長さＬ１が１４００μｍ以下である条件を満たせばよいことが理解できる。さらに、レジスト材の飛散とフォトレジスト層４０・４２の膨れとの何れをも発生させないためには、配線間隔の最小値Ｓ１が１．８μｍ以上であるか、或いは橋架の長さＬ１が４００μｍ以下である条件を満たせばよいことが理解できる。
【０１５８】
なお、上記配線間隔の最小値Ｓ１は、橋架が生じない配線間隔の最小値よりも小さくする必要があることは言うまでもない。この橋架が生じない配線間隔の最小値は、理論上では保護膜の厚さｔの２倍に相当する。
【０１５９】
次に、図２０に示されるように、隣合う第２の配線７・７上の保護膜８が橋架する領域と橋架しない領域とを意図的に形成するための配線パターンの例を図２２〜図２５に基づいて説明する。
【０１６０】
図２２に示される配線パターンでは、隣合う第２の配線７ｂ・７ｂの両方は、長手方向に所定周期で両側がくびれた形状となっている。この場合、くびれた部分では、隣合う第２の配線７ｂ・７ｂの間隔が広がって、保護膜８が橋架しないボイド開放部２８が形成される。
【０１６１】
したがって、くびれた部分が形成される長手方向の周期と、くびれていない部分における隣合う第２の配線７ｂ・７ｂの間隔とを適宜調整することにより、上記の条件を満たすような隣合う第２の配線７ｂ・７ｂを形成することができる。例えば、くびれた部分が形成される長手方向の周期を４００μｍとすれば、橋架の長さＬ１は４００μｍよりも小さくなるので、レジスト材の飛散とフォトレジスト層４０・４２の膨れとの発生を防止することができ、半導体装置の製造に悪影響を及ぼすことを防止することができる。
【０１６２】
図２３に示される配線パターンでは、隣合う第２の配線７ｂ・７ｂの一方は、長手方向に所定周期で、他方と対向する側がくびれた形状となっている。この場合、くびれた部分では、隣合う第２の配線７ｂ・７ｂの間隔が広がってボイド開放部２８が形成される。このように、隣合う第２の配線７ｂ・７ｂの一方のみをくびれた形状とすることもでき、また、対向する側のみをくびれた形状とすることもできる。
【０１６３】
図２４に示される配線パターンでは、隣合う第２の配線７ｂ・７ｂの一方は、長手方向に所定周期で、他方と対向する側と反対側に屈曲した形状となっている。この場合、屈曲した部分では、隣合う第２の配線７ｂ・７ｂの間隔が広がってボイド開放部２８が形成される。
【０１６４】
したがって、屈曲した部分が形成される長手方向の周期と、屈曲していない部分における隣合う第２の配線７ｂ・７ｂの間隔とを適宜調整することにより、上記の条件を満たすような隣合う第２の配線７ｂ・７ｂを形成することができる。なお、上述と同様に、隣合う第２の配線７ｂ・７ｂの両方が、長手方向に所定周期で、互いに対向する側と反対側に屈曲した形状とすることもできる。
【０１６５】
図２５に示される配線パターンでは、隣合う３本の第２の配線７ｂ・７ｂ・７ｂの全てが、長手方向に所定周期で一方の側に偏移した形状となっている。この場合でも、図１２および図１３に示されるように、偏移する途中の屈曲した部分で、隣合う第２の配線７ｂ・７ｂの間隔が広がってボイド開放部２８が形成される。同様に、元に戻る途中の屈曲した部分で、隣合う第２の配線７ｂ・７ｂの間隔が広がってボイド開放部２８が形成される。
【０１６６】
したがって、偏移する長手方向の周期と、隣合う第２の配線７ｂ・７ｂの間隔とを適宜調整することにより、上記の条件を満たすような第２の配線７ｂ・７ｂ・７ｂを形成することができる。
【０１６７】
なお、図２５に示されるように、配線どうしの間隔を維持するために、屈曲する側から順にずらして屈曲していくことが望ましい。また、図２０・Ｆ・Ｇに示される配線パターンの形状を、図２５に示されるような３本以上の第２の配線７に適用することもできる。
【０１６８】
したがって、本実施形態の半導体装置は、第２の配線７の配線パターンを適当な形状に変更することにより、空孔部１６からの気泡の噴出によるフォトレジスト層４０・４２の膨れを防止することができる。その結果、外部と連通する空孔部１６による半導体装置の製造への悪影響を抑えることができる。
【０１６９】
また、第２の配線７の配線パターンをさらに適当な形状に変更することにより、空孔部１６からレジスト材の飛散を防止することができる。その結果、外部と連通する空孔部１６による半導体装置の製造への悪影響を防止することができる。
【０１７０】
また、保護膜８を覆う絶縁膜１５・３０を形成する必要が無くなるから、半導体装置の製造工程が簡略化され、生産性の向上およびコストダウンが可能となる。
【０１７１】
なお、図２２〜図２５に示される第２の配線７ｂでは、ボンディングパッド１４が形成される領域において配線パターンを変更してはいない。しかしながら、保護膜８に開口部９を形成する工程にてフォトリソグラフィを利用する場合には、ボンディングパッド１４が形成される領域にもフォトレジスト層４０が形成される。このため、空孔部１６からのレジスト材の飛散や気泡の噴出による半導体装置の製造への悪影響が生じるおそれがある。そこで、ボンディングパッド１４が形成される領域も上記の条件を満たすように第２の配線７の配線パターンを変更してもよい。
【０１７２】
但し、近時の集積回路の微細化傾向により、ボンディングパッド１４が形成される領域も縮小される傾向にあり、該領域の一辺が４００μｍ以上となることは通常あり得なくなっている。このため、例えフォトリソグラフィを利用しても、ボンディングパッド１４が形成される領域ではレジスト材の飛散や気泡の噴出が発生し難くなっている。
【０１７３】
したがって、ボンディングパッド１４が形成される領域では、上記の条件を満たすように第２の配線７の配線パターンを変更する必要は無く、このため、配線パターンの制約が減り、配線パターンの自由度が向上する。
【０１７４】
なお、本発明は上記の実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。
【０１７５】
例えば、上記の実施形態では、半導体素子２０の上方にボンディングパッド１４を形成するいわゆるエリアパッドの半導体装置に関して説明している。しかしながら、近時の半導体集積回路における集積度の向上のため、半導体素子２０以外の領域であっても、微細かつ多数の配線上にボンディングパッドを形成する場合があり、このような場合にも本発明を適用することができる。
【０１７６】
【発明の効果】
以上のように、本発明の半導体装置は、上記配線の一部がボンディングパッドと接合されている一方、上記配線の他の部分とボンディングパッドとの間に絶縁性の保護膜が形成されており、少なくともボンディングパッドと重なる領域内の上記配線上の保護膜は、隣合う配線上の保護膜と橋架している構成である。
【０１７７】
これにより、配線上の保護膜がブリッジ形状となるので、保護膜の下部にクラックが発生し難くなる効果を奏する。また、橋架する部分の下に形成される空孔部が空気バネとして機能するから、保護膜の下に形成される配線などの構成要素が損傷することを防止できる効果を奏する。また、衝撃緩衝材としてのポリイミド膜が不要となるから、作業効率の低下やチップコストの上昇を防止できる効果を奏する。
【０１７８】
さらに、本発明の半導体装置は、以上のように、上記の構成において、上記保護膜と上記ボンディングパッドとの間には、上記保護膜を覆うように絶縁膜が形成されている構成である。
【０１７９】
これにより、保護膜においてブリッジ形状とはならない部分が絶縁膜で覆われるので、空孔部が外部と連通しなくなり、半導体装置の製造に悪影響を及ぼすことを防止できる効果を奏する。
【０１８０】
さらに、本発明の半導体装置は、以上のように、上記の構成において、上記絶縁膜は、化学気相成長法によって形成された酸化膜である構成である。
【０１８１】
これにより、前記酸化膜から水分の放出が少ないので、水分の放出により半導体装置の製造に悪影響を及ぼすことを防止できる効果を奏する。
【０１８２】
さらに、本発明の半導体装置は、以上のように、上記の構成において、上記酸化膜は、ホウ素およびリンの少なくとも一方を含む構成である。
【０１８３】
これにより、量産性に優れ、かつ製造コストの低い半導体装置を提供できる効果を奏する。
【０１８４】
さらに、本発明の半導体装置は、以上のように、上記の構成において、上記保護膜が橋架している領域では、上記保護膜が橋架することにより形成される空孔部からの飛散および噴出を抑制するように、上記隣合う配線の間隔である配線間隔の最小値Ｓ１、および／または、上記橋架の長さＬ１の調整が行われている構成である。
【０１８５】
これにより、例え空孔部が外部と連通していても、レジスト材の飛散や気泡の噴出が抑えられ、半導体装置の製造への悪影響を抑える効果を奏する。
【０１８６】
なお、上記調整は、上記配線間隔の最小値Ｓ１が１．８μｍ以上、上記橋架の長さＬ１が９００μｍ以下、或いは上記配線間隔の最小値Ｓ１が１．２μｍ以上１．８μｍ未満かつ上記橋架の長さＬ１が１４００μｍ以下となるように行われていることが望ましい。
【０１８７】
さらに、上記調整は、上記配線間隔の最小値Ｓ１が１．８μｍ以上、或いは上記橋架の長さＬ１が４００μｍ以下となるように行われていることが望ましい。この場合、レジスト材の飛散や気泡の噴出が発生しなくなるので、半導体装置の製造への悪影響を防止する効果を奏する。
【０１８８】
なお、上記調整は、上記ボンディングパッドと重なる領域以外の領域において行われればよい。この場合、ボンディングパッドと重なる領域では、上記調整を行う必要がないので、配線パターンの自由度が向上する効果を奏する。
【０１８９】
また、上記構成の半導体装置は、エリアパッドによる半導体装置に適用することが効果的である。
【０１９０】
また、本発明の半導体装置の製造方法は、以上のように、上記導体層を形成する工程は、複数の配線を形成する工程を含んでおり、上記導体層上に絶縁膜を形成する工程は、絶縁性の保護膜を形成する工程を含んでおり、上記保護膜を形成する工程では、少なくとも上記ボンディングパッドと重なる領域内の上記配線上の保護膜が、隣合う配線上の保護膜と橋架するように上記保護膜を形成する方法である。
【０１９１】
これにより、保護膜をブリッジ形状とすることができるので、保護膜の下部にクラックが発生し難くなる効果を奏する。また、橋架する部分の下に空孔部が形成されることになり、該空孔部が空気バネとして機能するから、保護膜の下に形成される配線などの構成要素が損傷することを防止できる効果を奏する。また、保護膜上に衝撃緩衝材としてポリイミド膜を形成する工程が不要となるから、作業効率の低下やチップコストの上昇を防止できる効果を奏する。
【０１９２】
さらに、本発明の半導体装置の製造方法は、以上のように、上記の方法において、上記導体層上に絶縁膜を形成する工程は、上記保護膜を形成する工程により形成された保護膜を覆うように新たな絶縁膜を形成する工程をさらに含む方法である。
【０１９３】
これにより、保護膜においてブリッジ形状とはならない部分が絶縁膜で覆われるので、空孔部が外部と連通しなくなり、半導体装置の製造に悪影響を及ぼすことを防止できる効果を奏する。
【０１９４】
さらに、本発明の半導体装置の製造方法は、以上のように、上記の方法において、上記新たな絶縁膜を形成する工程は、化学気相成長法によって上記保護膜を覆うように酸化膜を形成する工程である。
【０１９５】
これにより、化学気相成長法によって形成された酸化膜から水分の放出が少ないので、水分の放出により半導体装置の製造に悪影響を及ぼすことを防止できる効果を奏する。
【０１９６】
さらに、本発明の半導体装置の製造方法は、以上のように、上記の方法において、上記酸化膜を形成する工程は、ホウ素およびリンの少なくとも一方を含む酸化膜を形成する工程である。
【０１９７】
これにより、ホウ素およびリンの少なくとも一方を含む酸化膜は、常圧の化学気相成長法によって形成することができるから、半導体装置の量産性が向上すると共に、半導体装置の製造コストを低下させる効果を奏する。
【０１９８】
さらに、本発明の半導体装置の製造方法は、以上のように、上記の方法において、上記保護膜が橋架することにより形成される空孔部からの飛散および噴出を抑制するように、上記複数の配線を形成する工程は、上記保護膜が橋架する領域における上記隣合う配線の間隔である配線間隔の最小値Ｓ１の調整を行って上記複数の配線を形成し、かつ／または、上記保護膜を形成する工程は、橋架の長さＬ１の調整を行って上記保護膜を形成している。
【０１９９】
これにより、例え空孔部が外部と連通していても、空孔部からの飛散および噴出が抑えられ、半導体装置の製造への悪影響を抑える効果を奏する。
【０２００】
なお、上記配線間隔の最小値Ｓ１および／または上記橋架の長さＬ１の調整は、上記配線間隔の最小値Ｓ１が１．８μｍ以上、上記橋架の長さＬ１が９００μｍ以下、或いは上記配線間隔の最小値Ｓ１が１．２μｍ以上１．８μｍ未満かつ上記橋架の長さＬ１が１４００μｍ以下となるように行われることが望ましい。
【０２０１】
さらに、上記調整は、上記配線間隔の最小値Ｓ１が１．８μｍ以上、或いは上記橋架の長さＬ１が４００μｍ以下となるように行われることが望ましい。この場合、空孔部からの飛散および噴出が発生しなくなるので、半導体装置の製造への悪影響を防止する効果を奏する。
【０２０２】
なお、上記調整は、上記ボンディングパッドと重なる領域以外の領域において行われればよい。この場合、ボンディングパッドと重なる領域では、上記調整を行う必要がないので、配線パターンの自由度が向上する効果を奏する。
【０２０３】
また、上記の半導体装置の製造方法は、エリアパッドによる半導体装置の製造方法に適用することが効果的である。
【図面の簡単な説明】
【図１】本発明の一実施形態である半導体装置における半導体集積回路の概略構成を示す断面図である。
【図２】上記半導体集積回路において、隣合う第２の配線上の保護膜が橋架している状態を示す断面図である。
【図３】上記半導体集積回路の製造工程を説明するための図であり、第１配線層の形成工程が完了した後の概略構成を示す断面図である。
【図４】上記製造工程を説明するための図であり、層間絶縁膜の形成工程が完了した後の概略構成を示す断面図である。
【図５】上記製造工程を説明するための図であり、層間絶縁膜に対する開口部の形成工程が完了した後の概略構成を示す断面図である。
【図６】上記製造工程を説明するための図であり、第２配線層の形成工程が完了した後の概略構成を示す断面図である。
【図７】上記製造工程を説明するための図であり、保護膜の形成工程が完了した後の概略構成を示す断面図である。
【図８】上記製造工程を説明するための図であり、絶縁膜の形成工程が完了した後の概略構成を示す断面図である。
【図９】上記製造工程を説明するための図であり、絶縁膜に対する開口部の形成工程が完了した後の概略構成を示す断面図である。
【図１０】上記製造工程を説明するための図であり、保護膜に対する開口部の形成工程が完了した後の概略構成を示す断面図である。
【図１１】上記半導体集積回路において、保護膜上に絶縁膜を形成しない場合の概略構成を示す断面図である。
【図１２】図１１に示される半導体集積回路における配線の様子を模式的に示す概略平面図である。
【図１３】図１２に示される配線上に保護膜を形成したときの様子を示しており、同図（ａ）は図１２のＡ−Ａ’線における矢視断面図であり、同図（ｂ）は図１２のＢ−Ｂ’線における矢視断面図である。
【図１４】図１２のＡ−Ａ’線における矢視断面図であり、保護膜上にさらにポリイミド膜を形成したときの様子を示している。
【図１５】本発明の別の実施形態である半導体装置における半導体集積回路の概略構成を示す断面図である。
【図１６】本発明のさらに別の実施形態である半導体装置における半導体集積回路の概略構成を示しており、同図（ａ）は前記半導体集積回路における配線の様子を模式的に示す概略平面図であり、同図（ｂ）は同図（ａ）のＣ−Ｃ’線における矢視断面図である。
【図１７】本発明の他の実施形態である半導体装置における半導体集積回路の概略構成を示す断面図である。
【図１８】上記半導体集積回路の製造工程を説明するための図であり、保護膜に対する開口部の形成工程が完了した後の概略構成を示す断面図である。
【図１９】上記半導体集積回路の製造工程を説明するための図であり、金バンプの形成工程が完了した後の概略構成を示す断面図である。
【図２０】実験に用いられる、隣合う配線の配線パターンの一例を模式的に示す概略平面図である。
【図２１】上段は、実験結果を表形式にて示す図であり、下段は、上段に記載の図形の意味を表形式にて示す図である。
【図２２】上記半導体集積回路の配線に用いられる配線パターンの別の例を模式的に示す概略平面図である。
【図２３】上記半導体集積回路の配線に用いられる配線パターンのさらに別の例を模式的に示す概略平面図である。
【図２４】上記半導体集積回路の配線に用いられる配線パターンのさらに別の例を模式的に示す概略平面図である。
【図２５】上記半導体集積回路の配線に用いられる配線パターンの他の例を模式的に示す概略平面図である。
【図２６】従来の半導体装置の一例における半導体集積回路の概略構成を示す断面図である。
【図２７】上記半導体集積回路の製造工程を説明するための図であり、第１配線層の形成工程が完了した後の概略構成を示す断面図である。
【図２８】上記製造工程を説明するための図であり、層間絶縁膜の形成工程が完了した後の概略構成を示す断面図である。
【図２９】上記製造工程を説明するための図であり、層間絶縁膜に対する開口部の形成工程が完了した後の概略構成を示す断面図である。
【図３０】上記製造工程を説明するための図であり、第２配線層の形成工程が完了した後の概略構成を示す断面図である。
【図３１】上記製造工程を説明するための図であり、保護膜の形成工程が完了した後の概略構成を示す断面図である。
【図３２】上記製造工程を説明するための図であり、保護膜に対する開口部の形成工程が完了した後の概略構成を示す断面図である。
【図３３】上記製造工程を説明するための図であり、衝撃緩衝膜の形成工程が完了した後の概略構成を示す断面図である。
【図３４】上記製造工程を説明するための図であり、衝撃緩衝膜に対する開口部の形成工程が完了した後の概略構成を示す断面図である。
【図３５】従来の半導体装置の他の一例における半導体集積回路の概略を示す図であり、同図（ａ）は前記半導体集積回路における配線の様子を模式的に示す概略平面図であり、同図（ｂ）は同図（ａ）のＤ−Ｄ’線における矢視断面図である。
【図３６】図３５の半導体集積回路における保護膜がオーバーハング形状となっている凸部付近を拡大して示す部分断面図である。
【図３７】図３６に示される保護膜上にボンディングパッドを形成して実装した後の概略構成を示す断面図である。
【符号の説明】
１ 半導体基板
２ 第１配線層
６ 層間絶縁膜
６ａ 開口部（ビアホール）
７ 第２配線層（導体層）
７ａ〜７ｃ 第２の配線
８ 保護膜
９ 開口部
１４ ボンディングパッド
１５ ＳＯＧ膜（絶縁膜）
１６ 空孔部
１７ 開口部
２０ 半導体素子
３０ ＣＶＤ酸化膜
【発明の属する技術分野】
本発明は、半導体集積回路に使用される半導体装置およびその製造方法に関するものである。具体的には、本発明は、基板上に設けられる微細かつ多数の配線と、該配線上に形成されるボンディングパッドとの間の構造に関するものである。
【０００２】
【従来の技術】
半導体集積回路は、半導体集積回路が搭載される電子機器の高機能化および高性能化の進展に伴い、集積度（１つのチップ上に集積された半導体素子の数）が増大し、チップサイズが拡大する傾向にある。このようなチップサイズの拡大を回避するために、半導体集積回路には、加工寸法の微細化（デザインルールの縮小）が求められている。
【０００３】
半導体集積回路のチップは、チップ内部の動作領域（活性領域とも呼ばれることもある）と、チップ表面に形成されるボンディングパッド領域とに大別することができる。動作領域は、トランジスタ等の半導体素子が形成された領域（活性領域）と、半導体素子間を繋ぐ金属の配線の領域（配線領域）とである。ボンディングパッド領域は、ボンディングパッドが形成される領域である。ボンディングパッドは、半導体集積回路の信号の入出力などのために、例えば金の細線を用いたワイヤボンディング等により外部と電気的に接続される接続用の電極である。
【０００４】
近時、半導体素子の高密度化すなわち集積度の増大化により、素子間を結ぶ金属パターンは複雑化の傾向にあり、また、層間絶縁膜を介して複数の配線層を積層する多層配線構造が主流となっている。これに伴い、例えば液晶駆動用ＬＳＩでは外部端子と接続するための端子数も５００〜１０００個へと至っている。このため、動作領域（活性領域）以外のボンディングパッド領域の面積が増大して、半導体集積回路のサイズも大きくなり、携帯電話やＰＤＡ（Ｐｅｒｓｏｎａｌ ＤｉｇｉｔａｌＡｓｓｉｓｔａｎｔ）等の電子機器の軽薄短小化に逆行することとなる。
【０００５】
そこで、チップサイズを縮小する一手法として、半導体基板の前記活性領域上にボンディングパッドを形成させる手法が提案されている。この手法は『エリアパッド』と称されている。以下、エリアパッドに関する従来技術を説明する。
【０００６】
図２６は、特開２００２−１９８３７４号公報に開示された２層配線構造の半導体装置におけるエリアパッドの形成例を示している。同図に示される半導体装置では、シリコン基板１の活性領域に第１配線層２が接続され、第１配線層２上に層間絶縁膜６を介して第２配線層７が形成され、第２配線層７上に保護膜８およびポリイミド膜１０を介してボンディングパッド１４が、シリコン基板１の活性領域と重なるように配置されている。
【０００７】
ボンディングパッド１４と重なる領域内には、第２配線層７における複数の配線７ａ・７ｂが配設されている。ボンディングパッド１４は、保護膜８およびポリイミド膜１０の開口部９・１１を通して、第２配線層７における１本の配線７ａと接合している。一方、ボンディングパッド１４と他の配線７ｂとの間には、保護膜８およびポリイミド膜１０が介在されている。
【０００８】
上記構成の半導体装置では、製造工程の簡略化と装置サイズの縮小化とを両立することができ、さらに、ボンディングパッドの配置位置と半導体素子間の結線との自由度を向上することができる。
【０００９】
次に、前記半導体装置の製造方法を、図２６〜図３４に基づいて説明する。まず、図２７に示されるように、シリコン（Ｓｉ）基板１の一主要表面に、半導体集積回路の製造で通常用いられている手順に従って、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等の素子２０を形成する。
【００１０】
次に、化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）（以下、ＣＶＤ法と略称する）により、シリコン基板１の前記表面全体に絶縁膜２５を所定の厚さ分堆積する。これにより、活性領域が絶縁膜によって覆われる。次に、絶縁膜２５の所定位置にコンタクトホールを開口する。開口する工程は、例えば、フォトリソグラフ工程、絶縁膜のエッチング工程等を用いて、半導体集積回路の製造工程で通常用いられている条件で行われる。
【００１１】
次に、絶縁膜２５および開口が形成された表面全体に、第１層の配線を形成するための第１配線層２を堆積させる。この第１配線層２としては、単層の金属薄膜、或いは、金属の積層膜が利用される。また抵抗率を小さくした半導体薄膜と金属との積層膜でも良い。従来技術では、約３１０ｎｍの厚さのＴｉＷ薄膜と、約６００ｎｍの厚さのＡｌＳｉ薄膜との積層膜を採用している。次に、第１配線層２を所定の形状に加工し、第１層の配線２ａ・２ｂを形成する。これにより、各素子からの電極への取出しや各素子間の配線が行われる。
【００１２】
次に、図２８に示されるように、第１配線層２を含む表面全体に、第１の層間絶縁膜６を形成する。層間絶縁膜６としては、単層の絶縁膜でも良いが、第１配線層２で形成した第１の配線２ａ・２ｂの凹凸を平坦化するために複数の絶縁膜の積層膜を用いるのが良い。従来技術では、第１配線層２を含む表面全体にプラズマＣＶＤ法により厚さ約５００ｎｍのＳｉＯｘ膜３を形成し、ＳｉＯｘ膜３の凹部にＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）膜形成／エッチバック工程によりＳＯＧ膜４を形成し、ＳｉＯｘ膜３およびＳＯＧ膜４上にＣＶＤ法により厚さ約４５０ｎｍのＳｉＯｘ膜５を形成することにより第１の層間絶縁膜６が形成される。
【００１３】
前記ＳＯＧ膜４は、塗布法（ＳＯＧ）により形成したシリコン酸化膜であり、塗布シリコン酸化膜とも呼ばれるものである。ＳＯＧ膜４は、スピンコーティングによる簡便な方法（塗布法）で形成でき、かつ、表面張力により被塗布面の凸部よりも凹部に厚く形成できるので、平坦化にとっては非常に有効な絶縁膜である。しかしながら、ＳＯＧ膜４を単独で層間絶縁膜６として使用すると、ＳＯＧ膜４自体に含まれる極微量の水分等が滲出して金属配線材料と反応することにより、金属配線の断線を引き起こす等の問題が生じることがあり得る。
【００１４】
この問題を回避するために、ＳＯＧ膜４をＳｉＯｘ膜３の全面に形成した後、いわゆるエッチバックと称する技術によりＳＯＧ膜４全面にエッチングを施して、ＳｉＯｘ膜３の凹部にのみＳＯＧ膜４を残して表面を平坦化し、平坦化された表面にＣＶＤ法によりＳｉＯｘ膜５を形成する手法を採用している。これにより、ＳｉＯｘ膜３およびＳｉＯｘ膜５でＳＯＧ膜４を挟み込み、ＳＯＧ膜４からの水分等の滲出を阻止することができる。
【００１５】
次に、図２９に示されるように、第１の層間絶縁膜６の所定位置に開口部６ａを形成する。これは第１配線層２で形成した配線同士の接続等のためのものであり、ビアホール（Ｖｉａ Ｈｏｌｅ）形成とも称される。開口部６ａは、等方性の絶縁膜エッチングを行うことにより段差部に所定の傾斜を付けた後、異方性の絶縁膜エッチングを行うことにより形成される。
【００１６】
次に、図３０に示されるように、第１の層間絶縁膜６上および開口部６ａ内に第２配線層７を堆積し、所定の配線パターンにパターニングすることにより第２の配線７ａ・７ｂを形成する。従来技術では、第２配線層７として例えば厚さ約１５０ｎｍのＴｉＷと厚さ約１１００ｎｍのＡｌＳｉとの積層膜を採用している。
【００１７】
次に、図３１に示されるように、第２配線層７を覆うように保護膜８を形成する。保護膜８は、半導体集積回路の表面を保護すると共に、金バンプで形成するエリアパッドと第２配線層７で形成した第２の配線７ａ・７ｂとを絶縁するための膜である。保護膜８は、プラズマＣＶＤ法によるＳｉＯｘ膜と、プラズマＣＶＤ法によるＳｉＮ膜とを積層した積層膜を採用している。
【００１８】
次に、図３２に示されるように、保護膜８の所定の位置に開口部９を形成する。開口部９は、第１の配線２ａ・２ｂおよび第２の配線７ａ・７ｂと外部との電気的接続をとるためのものである。
【００１９】
次に、図３３に示されるように、エリアパッドを形成したチップを基板にボンディングするときに生じる応力を緩和するための膜（以下衝撃緩衝膜と称す）として、保護膜８上および開口部９内にポリイミド膜１０を塗布して堆積させる。
【００２０】
次に、図３４に示されるように、ポリイミド膜１０の所定位置に開口部１１を形成する。この開口部１１も、保護膜８で覆われた第２配線層７の複数の配線７ａ・７ｂのうち、１本の配線７ａのみが露出されるように形成される。また、この場合にも、等方性のエッチング条件も加えて、開口部１１の内壁に傾斜を付けて、同図に示されるように、いわゆる「鳥の嘴状（Ｂｉｒｄ’ｓ Ｂｅａｋ）」に形成される。
【００２１】
開口の位置及び面積は保護膜を開口した領域を含み、保護膜の開口面積より大きく、上部に形成する金バンプ１３、すなわちエリアパッドの大きさよりも充分に小さくする。従来技術に係るエリアパッドでは、エリアパッドの下方に第２配線層７で形成した第２の配線７ａ・７ｂの上方にはこの衝撃緩衝材が必要であるため、この開口部の大きさは、概ね１０μｍ×１０μｍ程度としている。
【００２２】
次に、図２６に示されるように、バリアメタル１２と金バンプ１３とからなるボンディングパッド１４を、保護膜８およびポリイミド膜１０の開口部９・１１を覆い、かつ、保護膜８で覆われた第２配線層７の複数の配線７ａ・７ｂと重なるように形成する。
【００２３】
詳細には、まず、バリアメタル１２と称する金属薄膜及び金（Ａｕ）薄膜を堆積させる。バリアメタル１２の役割は、例えば金（Ａｕ）のようにエリアパッドを構成する主たる金属と、配線を構成する導電層の材料とが反応するのを阻止するためにある。また、バリアメタル１２は、メッキ法によるエリアパッド形成時の電極の役目も果たしている。
【００２４】
次に、バリアメタル１２を電極として所定位置に所定厚さの金バンプ１３すなわちエリアパッドを形成する。金バンプの寸法はポリイミド膜１０の開口部１１の寸法より大きくしてある。そして、金バンプ１３自体をマスクとして、不要な部分のバリアメタル１２を除去することによりボンディングパッド１４が形成される。
【００２５】
従来技術では、バリアメタル１２として厚さ２５０ｎｍのＴｉＷ薄膜と厚さ１７０ｎｍのＡｕ薄膜とを堆積させ、バリアメタル１２の薄膜を電極として厚さ約１０μｍの金（Ａｕ）をメッキして、大きさ約３５μｍ×５０μｍの金バンプ１３をエリアパッドとして形成している。
【００２６】
【特許文献１】
特開２００２−１９８３７４号公報（２００２年７月１２日公開）
【００２７】
【発明が解決しようとする課題】
しかしながら、特開２００２−１９８３７４号公報に開示された２層配線構造の半導体装置においては、ポリイミド膜１０を形成する場合には、ボンディングパッド１４の形成位置にポリイミドを塗布して堆積する工程と、ポリイミド膜１０の所定位置を開口して開口部１１を設ける工程とが少なくとも必要である。このため、特にフォトリソグラフィ工程およびエッチング工程を追加する必要があり、作業効率の低下やチップコストの上昇を招く事になる。
【００２８】
上記問題を回避する為、ポリイミド膜１０を形成しないとすれば、衝撃緩衝材がなくなる事になり、ＣＯＦ（Ｃｈｉｐ ｏｎ Ｆｉｌｍ）などの実装時の応力により、ボンディングパッド１４下の構成要素に損傷を与える可能性がある。
【００２９】
また、保護膜８とポリイミド膜１０との界面の密着性を向上するために、図３５および図３６に示されるように、保護膜８にオーバーハング形状の凸部を設ける構成が上記公報に開示されている。ここで、オーバーハング形状とは、上部が底部よりも外側に張り出した形状を言う。すなわち、図３６に示されるように、基板面に平行な任意の方向（図３６の例では配線７ｂと直交する方向）に沿った凸部８ｂの最大外形寸法をＸ、その方向に沿った凸部８ｂの最下部の寸法をＹとすると、Ｘ＞Ｙになる形状のことをいう。
【００３０】
これにより、オーバーハング形状の凸部８ｂのくびれ部分８ａにもポリイミド膜１０が堆積し、保護膜８の凸部８ｂと、くびれ部分８ａに形成されたポリイミド膜１０とが噛み合うので、保護膜８とポリイミド膜１０との密着性が向上する。
【００３１】
しかしながら、オーバーハング形状の凸部８ｂは、くびれ部分８ａでは膜厚が薄くなっている。このため、図３６および図３７に示されるように、半導体集積回路に金バンプ１３を形成した後、ＣＯＦなどの実装を行うときに加わる応力により、保護膜８の複数のくびれ部分８ａにクラック２７が生じることが確認された。
【００３２】
このとき、外部からクラック２７を通って第２の配線７ｄなどの回路構成部に水分が滲出し、滲出した部分に電流が流れることにより金属配線材等が腐食し最終的には断線に至る経時劣化が発生することになる。
【００３３】
本発明は上記の問題点を解決するためになされたもので、その目的は、作業効率の低下やチップコストの上昇を招くことなく、上方からの応力による損傷を防止できる半導体装置およびその製造方法を提供することにある。
【００３４】
【課題を解決するための手段】
上記の課題を解決するために、本発明の半導体装置は、複数の配線が形成された導体層と、該導体層の複数の配線と重なる領域に形成されたボンディングパッドとを備える半導体装置において、上記配線の一部がボンディングパッドと接合されている一方、上記配線の他の部分とボンディングパッドとの間に絶縁性の保護膜が形成されており、少なくともボンディングパッドと重なる領域内の上記配線上の保護膜は、隣合う配線上の保護膜と橋架していることを特徴としている。
【００３５】
上記の構成によると、隣合う配線上の保護膜どうしが橋架することにより、配線上の保護膜の形状は、従来のようなオーバーハング形状ではなく、ブリッジ形状となる。オーバーハング形状の保護膜は、上方から圧力が加わると、側方に広がるように変形する。このため、保護膜の下部のくびれ部分に応力が集中してクラックが発生する。
【００３６】
一方、ブリッジ形状の保護膜は、上方から圧力が加わっても、隣合う配線上の保護膜と繋がっているため、側方に広がり難くなる。したがって、保護膜をブリッジ形状とすることにより、保護膜の下部にクラックが発生し難くなる。
【００３７】
また、隣合う配線上の保護膜どうしが橋架することにより、橋架する部分の下に空孔部が形成されることになる。これにより、半導体回路を他の基体に実装するときに、ボンディングパッドから保護膜に応力が働いても、前記空孔部が空気バネ（衝撃緩衝材）として機能するから、保護膜の下に形成される配線などの構成要素が損傷することを防止することができる。
【００３８】
また、従来のように衝撃緩衝材としてポリイミド膜を設ける必要がなくなるから、作業効率の低下やチップコストの上昇を防止することができる。
【００３９】
なお、上記の効果が得られるので有れば、配線上の保護膜の一部が、隣合う配線上の保護膜と橋架していればよく、全部が橋架している必要はない。
【００４０】
さらに、本発明の半導体装置は、上記の構成において、上記保護膜と上記ボンディングパッドとの間には、上記保護膜を覆うように絶縁膜が形成されていることを特徴としている。
【００４１】
前記空孔部は、通常は周囲を保護膜によって囲まれているため、外部とは連通していない。しかしながら、配線パターンのデザインによっては、隣合う配線どうしの間隔が広くなって、保護膜がブリッジ形状とはならない部分が存在する可能性がある。この場合、空孔部は、ブリッジ形状とはならない部分から外部と連通することになる。空孔部が外部と連通すると、保護膜形成後の製造工程において、例えば、空孔部にレジスト材が進入したり、熱処理工程で空孔部から気泡が噴出したりするなど、半導体装置の製造に悪影響を及ぼすことになる。
【００４２】
そこで、本発明の半導体装置は、保護膜を覆うように絶縁膜が形成されている。これにより、保護膜においてブリッジ形状とはならない部分が絶縁膜で覆われるので、空孔部が外部と連通しなくなり、半導体装置の製造に悪影響を及ぼすことを防止できる。
【００４３】
さらに、本発明の半導体装置は、上記の構成において、上記絶縁膜は、化学気相成長法によって形成された酸化膜であることを特徴としている。
【００４４】
化学気相成長法によって形成された酸化膜は、例えばＳＯＧ膜などのように、塗布法によって形成された絶縁膜に比べて、緻密であり、かつ水分含有量が少ない。したがって、前記酸化膜から水分の放出が少なく、水分の放出により半導体装置の製造に悪影響を及ぼすことを防止できる。
【００４５】
さらに、本発明の半導体装置は、上記の構成において、上記酸化膜は、ホウ素およびリンの少なくとも一方を含むことを特徴としている。
【００４６】
ホウ素およびリンの少なくとも一方を含む酸化膜は、常圧の化学気相成長法によって形成することができる。常圧の化学気相成長法は、真空の化学気相成長法に比べて、成膜速度が速い。したがって、本発明の半導体装置は、量産性に優れ、かつ製造コストの低いものとなる。
【００４７】
ところで、保護膜の形成後に、配線とボンディングパッドとを接合するための開口部を形成する工程や、ボンディングパッドを形成する工程には、フォトリソグラフィが頻繁に利用される。この場合、前述のように、空孔部が外部と連通していると、空孔部にレジスト材が進入し、後の熱処理工程において空孔部からレジスト材が飛散したり気泡が噴出したりして、半導体装置の製造に悪影響を及ぼすことになる。
【００４８】
これに対し、上述の構成では、保護膜を覆うように絶縁膜を形成することにより、空孔部が外部と連通することを防止し、その結果、半導体装置の製造に悪影響を及ぼすことを防止している。
【００４９】
しかしながら、本願発明者らが種々の実験を行ったところ、例え空孔部が外部と連通していても、或る条件下ではレジスト材の飛散や気泡の噴出が発生しないことを見出した。
【００５０】
そこで、本発明の半導体装置は、上記の構成において、上記保護膜が橋架している領域では、上記保護膜が橋架することにより形成される空孔部からの飛散および噴出を抑制するように、上記隣合う配線の間隔である配線間隔の最小値Ｓ１、および／または、上記橋架の長さＬ１の調整が行われていることを特徴としている。
【００５１】
上記の構成によると、例え空孔部が外部と連通していても、レジスト材の飛散や気泡の噴出が抑えられ、半導体装置の製造への悪影響を抑えることができる。
【００５２】
なお、上記調整は、上記配線間隔の最小値Ｓ１が１．８μｍ以上、上記橋架の長さＬ１が９００μｍ以下、或いは上記配線間隔の最小値Ｓ１が１．２μｍ以上１．８μｍ未満かつ上記橋架の長さＬ１が１４００μｍ以下となるように行われていることが望ましい。
【００５３】
さらに、上記調整は、上記配線間隔の最小値Ｓ１が１．８μｍ以上、或いは上記橋架の長さＬ１が４００μｍ以下となるように行われていることが望ましい。この場合、レジスト材の飛散や気泡の噴出が発生しなくなるので、半導体装置の製造への悪影響を防止することができる。
【００５４】
なお、配線とボンディングパッドとを接合するための開口部を形成する工程にてフォトリソグラフィを利用しない場合には、ボンディングパッドと重なる領域にフォトレジスト層が形成されないので、上記調整は、上記ボンディングパッドと重なる領域において行う必要はない。
【００５５】
また、近時の集積回路の微細化傾向により、ボンディングパッドと重なる領域も縮小される傾向にあり、該領域の一辺が４００μｍ以上となることは通常あり得なくなっている。このため、例えフォトリソグラフィを利用しても、ボンディングパッドと重なる領域ではレジスト材の飛散や気泡の噴出が発生し難くなっている。
【００５６】
したがって、上記調整は、上記ボンディングパッドと重なる領域以外の領域において行われればよい。この場合、ボンディングパッドと重なる領域では、上記調整を行う必要がないので、配線パターンの自由度が向上する。
【００５７】
また、上記構成の半導体装置は、エリアパッドによる半導体装置、すなわち、上記導体層は、半導体素子が形成された領域である活性領域を有する半導体基板上に形成され、上記活性領域と電気的に接続された第１配線層上に層間絶縁膜を介して形成された第２配線層であり、ボンディングパッドは、少なくとも一部が上記活性領域と重なるように形成されている半導体装置に適用することが効果的である。
【００５８】
また、本発明の半導体装置の製造方法は、基板上に導体層を形成する工程と、上記導体層上に絶縁膜を形成する工程と、上記絶縁膜に開口部を形成する工程と、上記絶縁膜上と上記開口部内とに金属膜を形成することにより、ボンディングパッドを形成する工程とを含む半導体装置の製造方法において、上記導体層を形成する工程は、複数の配線を形成する工程を含んでおり、上記導体層上に絶縁膜を形成する工程は、絶縁性の保護膜を形成する工程を含んでおり、上記保護膜を形成する工程では、少なくとも上記ボンディングパッドと重なる領域内の上記配線上の保護膜が、隣合う配線上の保護膜と橋架するように上記保護膜を形成することを特徴としている。
【００５９】
ここで、隣合う配線上の保護膜が橋架するように保護膜を形成することは、配線の間隔および保護膜の膜厚を適当に調整することにより実現することができる。
【００６０】
上記の方法によると、保護膜を形成する工程により、前述のようなブリッジ形状の保護膜を形成することができる。これにより、保護膜の下部にクラックが発生し難くなる。また、橋架する部分の下に空孔部が形成されることになり、該空孔部が空気バネとして機能するから、保護膜の下に形成される配線などの構成要素が損傷することを防止することができる。また、保護膜上に衝撃緩衝材としてポリイミド膜を形成する工程が不要となるから、作業効率の低下やチップコストの上昇を防止することができる。
【００６１】
なお、上記の効果が得られるので有れば、配線上の保護膜の一部を、隣合う配線上の保護膜と橋架させればよく、全部を橋架させる必要はない。
【００６２】
さらに、本発明の半導体装置の製造方法は、上記の方法において、上記導体層上に絶縁膜を形成する工程は、上記保護膜を形成する工程により形成された保護膜を覆うように新たな絶縁膜を形成する工程をさらに含むことを特徴としている。
【００６３】
上記の方法によると、前述のように、保護膜においてブリッジ形状とはならない部分が絶縁膜で覆われるので、空孔部が外部と連通しなくなり、半導体装置の製造に悪影響を及ぼすことを防止できる。
【００６４】
さらに、本発明の半導体装置の製造方法は、上記の方法において、上記新たな絶縁膜を形成する工程は、化学気相成長法によって上記保護膜を覆うように酸化膜を形成する工程であることを特徴としている。
【００６５】
上記の方法によると、前述のように、化学気相成長法によって形成された酸化膜から水分の放出が少なく、水分の放出により半導体装置の製造に悪影響を及ぼすことを防止できる。
【００６６】
さらに、本発明の半導体装置の製造方法は、上記の方法において、上記酸化膜を形成する工程は、ホウ素およびリンの少なくとも一方を含む酸化膜を形成する工程であることを特徴としている。
【００６７】
上記の方法によると、ホウ素およびリンの少なくとも一方を含む酸化膜は、常圧の化学気相成長法によって形成することができるから、半導体装置の量産性が向上すると共に、半導体装置の製造コストを低下させることができる。
【００６８】
さらに、本発明の半導体装置の製造方法は、上記の方法において、上記保護膜が橋架することにより形成される空孔部からの飛散および噴出を抑制するように、上記複数の配線を形成する工程は、上記保護膜が橋架する領域における上記隣合う配線の間隔である配線間隔の最小値Ｓ１の調整を行って上記複数の配線を形成し、かつ／または、上記保護膜を形成する工程は、橋架の長さＬ１の調整を行って上記保護膜を形成することを特徴としている。
【００６９】
上記の方法によると、上述のように、配線間隔の最小値Ｓ１の調整および／または橋架の長さＬ１の調整を行うことにより、例え空孔部が外部と連通していても、空孔部からの飛散および噴出が抑えられ、半導体装置の製造への悪影響を抑えることができる。
【００７０】
なお、上記配線間隔の最小値Ｓ１および／または上記橋架の長さＬ１の調整は、上記配線間隔の最小値Ｓ１が１．８μｍ以上、上記橋架の長さＬ１が９００μｍ以下、或いは上記配線間隔の最小値Ｓ１が１．２μｍ以上１．８μｍ未満かつ上記橋架の長さＬ１が１４００μｍ以下となるように行われることが望ましい。
【００７１】
さらに、上記調整は、上記配線間隔の最小値Ｓ１が１．８μｍ以上、或いは上記橋架の長さＬ１が４００μｍ以下となるように行われることが望ましい。この場合、空孔部からの飛散および噴出が発生しなくなるので、半導体装置の製造への悪影響を防止することができる。
【００７２】
なお、配線とボンディングパッドとを接合するための開口部を形成する工程にてフォトリソグラフィを利用しない場合には、ボンディングパッドと重なる領域にフォトレジスト層が形成されないので、上記調整は、上記ボンディングパッドと重なる領域において行う必要はない。
【００７３】
また、近時の集積回路の微細化傾向により、ボンディングパッドと重なる領域も縮小される傾向にあり、該領域の一辺が４００μｍ以上となることは通常あり得なくなっている。このため、例えフォトリソグラフィを利用しても、ボンディングパッドと重なる領域ではレジスト材の飛散や気泡の噴出が発生し難くなっている。
【００７４】
したがって、上記調整は、上記ボンディングパッドと重なる領域以外の領域において行われればよい。この場合、ボンディングパッドと重なる領域では、上記調整を行う必要がないので、配線パターンの自由度が向上する。
【００７５】
また、上記の半導体装置の製造方法は、エリアパッドによる半導体装置、すなわち、上記導体層は、半導体素子が形成された領域である活性領域を有する半導体基板上に形成され、上記活性領域と電気的に接続された第１配線層上に層間絶縁膜を介して形成された第２配線層であり、ボンディングパッドは、少なくとも一部が上記活性領域と重なるように形成されている半導体装置の製造方法に適用することが効果的である。
【００７６】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１ないし図１１に基づいて説明すれば、以下のとおりである。なお、従来と同様の構成については、同一の符号を付している。
【００７７】
以下に、本発明の半導体装置の実施の一形態として、シリコン（Ｓｉ）基板上に形成されたＭＯＳトランジスタを有する半導体集積回路を例にして詳細に説明する。しかしながら、本発明において、半導体基板を構成する半導体材料、半導体基板上に形成される半導体素子の種類やその組み合わせには、特に制約はない。なお、本願明細書においては、半導体素子が形成された半導体基板上の領域を、活性領域と称する。
【００７８】
図１は、本発明に係る半導体装置の実施の一形態としての半導体集積回路において半導体素子１つ分に対応する部分の概略断面図である。以下の説明では、半導体素子１つ分に対応する部分について説明する。
【００７９】
本実施形態の半導体集積回路は、図１に示すように、半導体素子２０が形成された領域である活性領域を有するシリコン基板（半導体基板）１と、シリコン基板１上に形成され、上記活性領域と電気的に接続された第１配線層２と、第１配線層２上に層間絶縁膜６を介して形成された第２配線層７と、少なくとも一部が上記活性領域と重なる位置（活性領域の上方）に形成された、外部との電気的接続のためのボンディングパッド１４とを備えている。
【００８０】
本実施形態の半導体素子２０は、ＭＯＳトランジスタである。半導体素子２０は、シリコン基板１の表層に形成された、ソース領域として機能する不純物拡散層１ａと、ドレイン領域として機能する不純物拡散層１ｂと、不純物拡散層１ａ・１ｂ上に形成された酸化膜（ソース領域・ドレイン領域へのイオン注入時のダメージを低減するための膜）２６・２６と、シリコン基板１上に形成されたゲート絶縁膜２１と、ポリシリコンゲート電極２２と、ポリシリコンゲート電極２２の側面に形成された側壁保護膜２３とからなっている。
【００８１】
上記構成の半導体素子２０では、シリコン基板１における不純物拡散層１ａ・１ｂ間の領域がチャネル領域として機能する。したがって、本実施形態のシリコン基板１では、不純物拡散層１ａ・１ｂと、それらの間のチャネル領域とが、活性領域となっている。また、シリコン基板１における半導体素子２０が形成されている領域（活性領域）以外の領域は、半導体素子２０と他の半導体素子との電気的分離（アイソレーション）のための素子分離用絶縁膜２４・２４が形成された素子分離領域となっている。
【００８２】
シリコン基板１において、活性領域に形成された半導体素子２０上と、素子分離領域に形成された素子分離用絶縁膜２４・２４上とには、所定厚さの絶縁膜２５が形成されている。また、絶縁膜２５の所定の位置（不純物拡散層１ａ・１ｂに対応する位置）には、第１配線層２と不純物拡散層１ａ・１ｂとを電気的に接続するためのコンタクトホールが開口している。
【００８３】
第１配線層２は、アルミニウム等の導電体からなる単層または複層の導電膜によって形成されている。第１配線層２は、絶縁膜２５上に形成された複数の配線２ａ・２ｂからなっており、配線２ａは上記コンタクトホールを通して不純物拡散層１ａと電気的に接続しており、配線２ｂは上記コンタクトホールを通して不純物拡散層１ｂと電気的に接続している。
【００８４】
第１配線層２上には、第１配線層２と第２配線層７とを絶縁するための層間絶縁膜６が単層または複層の絶縁膜で形成されており、層間絶縁膜６には第１配線層２と第２配線層７とを電気的に接続するためのビアホールが設けられている。
【００８５】
この場合、層間絶縁膜６は、表面を平坦化する機能を有している。層間絶縁膜６としては、単層の絶縁膜でもよいが、本実施形態では、第１導電膜で形成した第１配線層２の凹凸を被覆して表面を平坦化できる利点から、複数の絶縁膜を積層した積層膜を採用している。
【００８６】
第２配線層７も、第１配線層２と同様に、アルミニウム等の導電体からなる単層または複層の導電膜によって形成されている。第２配線層７は、ボンディングパッド１４と重なる領域（ボンディングパッド１４の下方領域）内に互いに絶縁された第２の配線７を複数本有している。また、第２配線層７の一部は、層間絶縁膜６のビアホールを通して第１配線層２の一部と接続されている。
【００８７】
なお、本願では、第２の配線のそれぞれを区別する場合には、図６に示されるように、ボンディングパッド１４と接続する第２の配線に符号７ａを付し、ボンディングパッドと非接続であるがボンディングパッド１４と重なる領域内に形成される第２の配線に符号７ｂを付し、その他の配線に符号７ｃを付すことにする。
【００８８】
以上の構成は、上記従来の半導体装置における半導体集積回路の構成と同様の構成である。
【００８９】
第２配線層７上には、保護膜８が形成されている。本実施形態では、図２に示されるように、隣合う第２の配線７ｂ・７ｂ上では、保護膜８が橋架した状態で形成されている。これにより、隣合う第２の配線７ｂ・７ｂの間は、全てが保護膜８の材料で充填されるのではなく、一部には空孔部１６が形成されることになる。
【００９０】
これにより、ＣＯＦ実装などのチップ実装時に保護膜８に応力が働いても、空孔部１６が空気バネとして機能するから、保護膜８の下の半導体素子２０、第１配線層２、および第２配線層７の損傷を防止することができる。また、本実施形態では、衝撃緩衝材としてポリイミド膜１０を設ける必要がなくなるから、作業効率の低下やチップコストの上昇を防止することができる。
【００９１】
また、本実施形態では、第２配線層７上の保護膜８を従来のようなオーバーハング形状ではなく、ブリッジ形状としている。オーバーハング形状の場合、上から圧力が働くと、押しつぶされて、左右方向に広がるため、凹部における保護膜８の屈曲角度が小さくなって、クラックが発生する。一方、ブリッジ形状の場合には、上から圧力が働いても、左右方向に広がり難く、それゆえ、凹部における保護膜８の屈曲角度が小さく成り難く、クラックが発生し難くなる。
【００９２】
次に、上記の半導体集積回路の製造方法を図３〜図１０に基づいて説明する。なお、図３〜図１０は、半導体集積回路の製造工程を示している。まず、図３に示されるように、シリコン（Ｓｉ）基板１の一主要表面（以下この主要表面を、単に表面と称す）に、半導体集積回路の製造で通常用いられている手順に従って、ＭＯＳトランジスタ等の素子２０を形成する。
【００９３】
次に、シリコン基板１の前記表面全体にＣＶＤ法により絶縁膜２５を所定の厚さ分堆積する。これにより、活性領域が絶縁膜２５によって覆われる。次に、絶縁膜２５の所定位置にコンタクトホールを開口する。開口する工程は、例えば、フォトリソグラフ工程、絶縁膜のエッチング工程等を用いて、半導体集積回路の製造工程で通常用いられている条件で行われる。
【００９４】
次に、図３に示されるように、絶縁膜２５および開口が形成された表面全体に、第１層の配線を形成するための第１配線層２を堆積させる。この第１配線層２としては、単層の金属薄膜、或いは、金属の積層膜が利用される。また抵抗率を小さくした半導体薄膜と金属との積層膜でも良い。本実施形態では、厚さ約３１０ｎｍのＴｉＷ薄膜と、厚さ約６００ｎｍのＡｌＳｉ薄膜との積層膜を採用している。次に、第１配線層２を所定の形状に加工し、第１層の配線２ａ・２ｂを形成する。これにより、各素子からの電極への取出しや各素子間の配線が行われる。
【００９５】
次に、図４に示されるように、第１配線層２を含む基板全面に第１の層間絶縁層６を形成する。層間絶縁膜６としては、単層の絶縁膜でも良いが、第１配線層２で形成した第１の配線２ａ・２ｂの凹凸を平坦化するために複数の絶縁膜の積層膜を用いるのが良い。本実施例では、第１配線層２を含む表面全体にプラズマＣＶＤ法により厚さ約５００ｎｍのＳｉＯｘ膜３を形成し、ＳｉＯｘ膜３の凹部にＳＯＧ膜形成／エッチバック工程によりＳＯＧ膜４を形成し、ＳｉＯｘ膜３およびＳＯＧ膜４上にＣＶＤ法により厚さ約４５０ｎｍのＳｉＯｘ膜５を形成することにより第１の層間絶縁膜６を形成している。
【００９６】
前記ＳＯＧ膜４は、塗布法（ＳＯＧ：Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）により形成したシリコン酸化膜であり、塗布シリコン酸化膜とも呼ばれるものである。ＳＯＧ膜４は、スピンコーティングによる簡便な方法（塗布法）で形成でき、かつ、表面張力により被塗布面の凸部よりも凹部に厚く形成できるので、平坦化にとっては非常に有効な絶縁膜である。しかしながら、ＳＯＧ膜４を単独で層間絶縁膜６として使用すると、ＳＯＧ膜４自体に含まれる極微量の水分等が滲出して金属配線材料と反応することにより、金属配線の断線を引き起こす等の問題が生じることがあり得る。
【００９７】
この問題を回避するために、ＳＯＧ膜４をＳｉＯｘ膜３の全面に形成した後、いわゆるエッチバックと称する技術によりＳＯＧ膜４全面にエッチングを施して、ＳｉＯｘ膜３の凹部にのみＳＯＧ膜４を残して表面を平坦化し、平坦化された表面にＣＶＤ法によりＳｉＯｘ膜５を形成する方法を採用している。これにより、ＳｉＯｘ膜３およびＳｉＯｘ膜５でＳＯＧ膜４を挟み込み、ＳＯＧ膜４からの水分等の滲出を阻止することができる。
【００９８】
次に、図５に示されるように、第１の層間絶縁膜６の所定位置に開口部（ビアホール）６ａを形成する。開口部６ａを形成する工程では、通常のフォトリソグラフ工程および通常の絶縁膜エッチング工程が用いられる。しかしながら、開口部６ａの上端周縁が急峻である、すなわち、層間絶縁膜６の表面から開口部６ａの側面への傾きの変化が急峻であると、後に形成する第２配線層７における第２の配線が開口部６ａの上端にて断線するおそれがある。
【００９９】
そこで、複数の絶縁膜エッチング条件を組み合わせることにより、開口部６ａの上端に傾斜を付けることが望ましい。なお、図には示していないが、本実施形態においても、開口部６ａを設ける位置において、まず等方性の絶縁膜エッチングを行うことにより所定の傾斜を付けた後に、異方性の絶縁膜エッチングを行って開口部６ａを形成している。
【０１００】
次に、図６に示されるように、第１の層間絶縁膜６上および開口部６ａ内に導電性材料を堆積することにより第２配線層７を形成し、所定の配線パターンにパターニングすることにより第２の配線７ａ〜７ｃを形成する。本実施形態では、第２配線層７として例えば厚さ約１５０ｎｍのＴｉＷと厚さ約１１００ｎｍのＡｌＳｉとの積層膜を採用している。
【０１０１】
次に、図７に示されるように、第２配線層７を覆うように保護膜８を形成する。保護膜８は、半導体集積回路の表面を保護すると共に、金バンプで形成するエリアパッドと第２配線層７で形成した第２の配線７ａ〜７ｃとを絶縁するための膜である。保護膜８としては、緻密性の高い絶縁膜、例えば窒化膜等が適している。
【０１０２】
本実施形態では、第２の配線７ｂ・７ｂどうしの間隔と保護膜８の厚さとを調整することにより、図２に示されるように、隣合う第２の配線７ｂ・７ｂ上の保護膜８を橋架状態に形成している。これにより、隣合う第２の配線７ｂ・７ｂの間は、全てが保護膜８の材料で充填されるのではなく、一部には空孔部１６が形成されることになる。
【０１０３】
なお、保護膜８は、プラズマＣＶＤ法により形成されるため、保護膜８の膜厚が薄いと、エリアパッドすなわちボンディングパッド１４を形成したチップを基板にボンディングするときの圧力などの応力で、図３６および図３７に示されるようなクラックが発生するおそれがある。このため、保護膜８の膜厚Ｌは約１μｍ以上であることが望ましい。
【０１０４】
また、保護膜８の膜厚にも依存するが、第２の配線の間隔が広すぎると、隣合う第２の配線７ｂ・７ｂ上の保護膜８を橋架状態に形成することが困難となる。このため、保護膜８の膜厚Ｌが約１μｍの場合には、第２の配線７ｂ・７ｂの間隔は、約１．０μｍ以下であることが望ましい。実施例では、第２の配線の間隔を約０．８μｍとし、保護膜８を、プラズマＣＶＤ法により形成された膜厚約４００ｎｍのＳｉＯｘ膜と、プラズマＣＶＤ法により形成された膜厚約７２０ｎｍのＳｉＮ膜とを積層した積層膜としている。
【０１０５】
次に、図８に示されるように、橋架状に形成した保護膜８を覆うように絶縁膜１５を形成する。絶縁膜１５は、保護膜８の凹凸を平坦化するとともに、従来のポリイミド膜１０（図２６を参照）よりも簡便に形成するために、スピンコートによる簡便な方法で形成することが望ましい。また、絶縁膜１５は、熱膨張による破損を防止するため、熱膨張率が保護膜８よりも小さいことが望ましい。以上の条件を満足する絶縁膜１５の例としては、ＳＯＧ膜が挙げられる。
【０１０６】
次に、ボンディングパッド１４と接続する第２の配線７ａを露出するために、図９に示されるように、絶縁膜１５の所定位置に開口部１７を設けるとともに、図１０に示されるように、該開口部１７内に露出した保護膜８の所定位置に開口部９を設ける。
【０１０７】
これにより、絶縁膜１５の開口部１７の領域は、保護膜８の開口部９の領域を含むことになるから、絶縁膜１５の開口部１７の開口面積は、保護膜８の開口部の開口面積よりも広くすることができる。
【０１０８】
また、保護膜８および絶縁膜１５は、ほぼ同じ装置およびガス系でのエッチングが可能であるため、保護膜８および絶縁膜１５を形成した後に開口部１７・９を設けている。これにより、保護膜８の形成後に開口部９を設けて、絶縁膜１５の形成後に開口部１７を設ける場合に比べて、開口部を設ける工程を減らすことができる。
【０１０９】
なお、前述のように、開口部の上端を傾斜させることが望ましい。このため、本実施形態では、開口部１７・９を設ける位置において、まずウエットエッチングによる等方性の絶縁膜エッチングを行うことにより所定の傾斜を付けた後に、異方性の絶縁膜エッチングを行って開口部１７・９を形成している。
【０１１０】
開口部１７・９の上端を傾斜させることにより、前述のような電気的な破断を防止する効果の他に、以下のような効果が得られる。すなわち、図１に示されるように、後の工程で形成されるボンディングパッド（エリアパッド）１４における上面の凹み１８を緩やかにすることができるので、ボンディングパッド１４の上面を外部端子に接続する場合における接触抵抗の増大を防止することができる。
【０１１１】
次に、図１に示されるように、バリアメタル１２と金バンプ１３とからなるボンディングパッド１４を、保護膜８および絶縁膜１５の開口部９・１７を覆い、かつ、保護膜８で覆われた第２配線層７の複数の配線７ａ・７ｂと重なるように形成する。
【０１１２】
詳細には、まず、バリアメタル１２と称する金属薄膜および金（Ａｕ）薄膜を堆積させる。バリアメタル１２の役割は、例えば金（Ａｕ）のようにエリアパッドを構成する主たる金属と、配線を構成する導電層の材料とが反応するのを阻止するためにある。また、バリアメタル１２は、メッキ法によるエリアパッド形成時の電極としての役目も果たしている。
【０１１３】
次に、バリアメタル１２を電極として所定位置に所定厚さの金バンプ１３すなわちエリアパッドを形成する。金バンプの寸法は絶縁膜１５の開口部１７の寸法より大きくしてある。そして、金バンプ１３自体をマスクとして、不要な部分のバリアメタル１２を除去することによりボンディングパッド１４が形成されて、図１に示される半導体集積回路を製造することができる。
【０１１４】
なお、実施例では、バリアメタル１２として厚さ２５０ｎｍのＴｉＷ薄膜と厚さ１７０ｎｍのＡｕ薄膜とを堆積させ、バリアメタル１２の薄膜を電極として厚さ約１０μｍの金（Ａｕ）をメッキして、大きさ約３５μｍ×５０μｍの金バンプ１３をエリアパッドとして形成している。
【０１１５】
したがって、上記の製造方法によると、保護膜８を形成する工程によりブリッジ形状の保護膜を形成しているので、前述のように、保護膜８の下部にクラック２７が発生し難くなる。また、橋架する部分の下に空孔部１６が形成されることになり、該空孔部１６が空気バネとして機能するから、保護膜８の下に形成される配線７などの構成要素が損傷することを防止することができる。また、保護膜８上に衝撃緩衝材としてポリイミド膜１０を形成する工程が不要となるから、作業効率の低下やチップコストの上昇を防止することができる。
【０１１６】
なお、本実施形態では、保護膜８上に絶縁膜１５を形成しているが、図１１に示されるように、絶縁膜１５を形成することなく、保護膜８上にボンディングパッド１４を直接形成することもできる。しかしながら、この場合には以下の問題が起こり得る。
【０１１７】
図２に示されるように、隣合う第２の配線７ｃ・７ｃの間には空孔部１６が形成される。図示のように、空孔部１６は、基本的には周囲が保護膜８で囲まれた構造となるため、外部とは連通しない。しかしながら、第２の配線７ｂ・７ｃのデザインによっては、一部が保護膜８で覆われていない空孔部（以下、該空孔部を「ボイド開放部」と称する。）が存在する場合もある。
【０１１８】
図１２は、ボイド開放部２８が存在する場合の第２の配線７ｃ・７ｃのデザインの一例を示している。同図に示されるような第２の配線に保護膜８を形成した場合、コーナー部以外では、図１３（ｂ）に示されるように、隣合う第２の配線７ｃ・７ｃ上の保護膜が橋架するので、橋架部分の直下に、周囲が保護膜８で囲まれた空孔部１６が形成される。
【０１１９】
一方、コーナー部では、隣合う第２の配線７ｃ・７ｃの間隔が広くなっているから、図１３（ａ）に示されるように、隣合う第２の配線７ｃ・７ｃ上の保護膜８が橋架せず、したがって、隣合う第２の配線７ｃ・７ｃの間には、上部が開口したボイド開放部２８が形成されることになる。ボイド開放部２８が存在すると、空孔部１６はボイド開放部２８を介して外部と連通することになる。
【０１２０】
この場合、保護膜８の形成後、保護膜８の開口部９を形成するためにフォトリソグラフィを行ったときには、レジスト材がボイド開放部２８から空孔部１６に進入することになる。そして、後の熱処理工程、例えばレジスト硬化工程（ポストベーク工程）において空気の膨張や有機材料の気化により発生する気泡によって、ボイド開放部２８からレジスト材が飛散し、必要とする領域の保護膜８が欠落するおそれがあり、保護膜８の耐湿性が劣化するおそれがある。
【０１２１】
さらに、フォトレジスト層の一部が剥離し、レジストパターンが変化して、開口部９が望ましくない形状となるおそれがある。また、飛散したレジスト材は、設備を汚染したり、ボンディングパッド１４の形成領域に付着して、保護膜８とボンディングパッド１４との密着強度が低下したりするおそれがある。なお、同様の問題点が、ボンディングパッド１４の金バンプ１３を形成するためにフォトリソグラフィを行ったときにも生じるおそれがある。
【０１２２】
また、実装時の表面保護としてＰＩＱ（ｐｏｌｙｉｍｉｄｅ ｒｅｓｉｎ：ポリイミド膜）１０を形成する場合には、ＰＩＱを形成する工程内の熱処理、例えばＰＩＱ硬化工程における熱処理により、図１４に示されるように、ボイド開放部２８から気泡２９が噴出し、ＰＩＱが飛散するおそれがある。
【０１２３】
また、バリアメタル１２を形成するときの熱処理において、ボイド開放部２８から気泡が噴出し、該気泡が外部に噴出することにより設備を汚染したり、前記気泡がバリアメタル１２に付着することにより保護膜８とバリアメタル１２との密着強度を劣化したりするおそれがある。
【０１２４】
したがって、以上の問題点を回避するために、保護膜８上に絶縁膜１５が、保護膜８を覆うように形成されることが望ましい。これにより、ボイド開放部２８も絶縁膜１５によって覆われるから、空孔部１６が外部と連通することがなくなり、上記の問題点を回避することができる。
【０１２５】
〔実施の形態２〕
次に、本発明の別の実施形態について図１５に基づいて説明すれば、以下のとおりである。図１５は、本実施形態である半導体装置における半導体集積回路の概略構成を示している。
【０１２６】
本実施形態の半導体集積回路は、図１に示される半導体集積回路に比べて、絶縁膜としてＳＯＧ膜１５を形成する代わりに、ＣＶＤ法による酸化膜３０（以下、「ＣＶＤ酸化膜３０」と略称する。）を形成する点が異なり、その他の構成は同様である。なお、上記実施形態で説明した構成と同様の機能を有する構成には、同一の符号を付して、その説明を省略する。
【０１２７】
上記実施形態では、ボイド開放部２８を覆うための絶縁膜としてＳＯＧ膜１５を形成している。しかしながら、ＳＯＧ膜１５は、ポーラス（多孔質）な膜であり、かつ、水分の含有量が多いため、次の工程であるバンプ形成工程、すなわちボンディングパッド１４を形成する工程において以下の問題点が起こり得る。
【０１２８】
前述のように、ボンディングパッド１４を形成する工程では、まず、バリアメタル（ＴｉＷ）１２が形成される。バリアメタル１２の形成は、高真空下でのスパッタリングにより行われる。このとき、ＳＯＧ膜１５から外部に水蒸気が流出するため、スパッタリング装置の真空度が低下する。このため、スパッタリングに必要な真空度に到達するまでに時間を費やすことになる。
【０１２９】
また、バリアメタル１２を形成する前には、バリアメタル１２と第２の配線７ａとのコンタクト抵抗を低下かつ安定化させるために、Ａｒガス等により第２の配線７ａのスパッタエッチングが行われる。
【０１３０】
このとき、ＳＯＧ膜１５の表面もＡｒイオンに叩かれてエッチングされるため、設備ダストの原因となる。すなわち、エッチングされたＳＯＧがウェハー上に付着し、これを核としてスパッタ膜が成長する。このスパッタ膜がウェハー上に残ると実装時に２本のリード線をショートさせる原因となる。
【０１３１】
また、エッチングされることにより、ＳＯＧ膜１５は脆くなり、ボンディングパッド１４の形成後の実装時に、実装による圧力に対してクラックが発生しやすくなる。
【０１３２】
さらに、ＳＯＧ膜１５は、塗布法により形成されるが、塗布法では、ＳＯＧを塗布する工程に加えて、溶剤を除去するための熱処理工程と、エッチバック工程とが必要であり、工程数が多くなる。
【０１３３】
以上の問題点に対し、本実施形態では、塗布法によりＳＯＧ膜１５を形成する代わりに、ＣＶＤ酸化膜３０を形成している。ＣＶＤ酸化膜３０は、周知の常圧ＣＶＤ装置を用いて、保護膜８を覆うように、１μｍの膜厚で表面全体に形成される。なお、ＣＶＤ酸化膜３０を常圧ＣＶＤ法で形成するため、ＣＶＤ酸化膜３０には、Ｂ（ホウ素）およびＰ（リン）の少なくとも一方が含まれることが望ましい。
【０１３４】
ＣＶＤ酸化膜３０は、ＳＯＧ膜１５に比べて、緻密であり、かつ水分含有量が少ない。このため、スパッタリングによりバリアメタル１２を形成するときに、スパッタリング装置の真空度の低下を軽減できるので、バリアメタル１２の形成を速やかに行うことができる。
【０１３５】
また、バリアメタル１２の形成前に行われるスパッタエッチングでは、ＣＶＤ酸化膜３０のエッチング量を抑えることができるので、設備ダストを減少できるとともに、実装による圧力に対してクラックが発生し難くなる。
【０１３６】
また、ＣＶＤ法は、塗布法に比べてエッチングレートの安定した膜を形成できるため、エッチバック工程による薄膜化が不要となり、製造工程数を減らすことができる。なお、ＣＶＤ酸化膜３０上にボンディングパッド１４を良好に形成するために、ＣＶＤ酸化膜３０の形成後、ＣＶＤ酸化膜３０の平坦化処理を行ってから、ボンディングパッド１４の形成を行っても良い。
【０１３７】
さらに、ＣＶＤ酸化膜３０を、Ｂ（ボロン）およびＰ（リン）の少なくとも一方を含む酸化膜とすることにより、ＣＶＤ酸化膜３０を常圧ＣＶＤ法で形成することができる。常圧ＣＶＤ法は、真空ＣＶＤ法よりも成膜速度（ｄｅｐｏｓｉｔｉｏｎ ｒａｔｅ）が速いから、量産性に優れ、製造コストを下げることができる。
【０１３８】
〔実施の形態３〕
次に、本発明の他の実施形態について図１６に基づいて説明すれば、以下のとおりである。図１６（ａ）（ｂ）は、本実施形態である半導体装置における半導体集積回路の概略構成を示している。
【０１３９】
本実施形態の半導体集積回路は、図１に示される半導体集積回路における第２の配線７ａ〜７ｃに、ダミー配線７ｄが追加されている点が異なり、その他の構成は同様である。なお、上記実施形態で説明した構成と同様の機能を有する構成には、同一の符号を付して、その説明を省略する。
【０１４０】
前述のように、隣合う第２の配線７ｂ・７ｂの間隔が広いと、隣合う第２の配線７ｂ・７ｂ上に形成される保護膜８が橋架せず、従来と同様のオーバーハング形状となる。
【０１４１】
これを回避するため、本実施形態では、図１６（ａ）（ｂ）に示されるように、第２配線層７におけるボンディングパッド１４と重なる領域内に、デバイス動作に関与する第２の配線７ａ・７ｂに加えて、さらに、デバイス動作（半導体素子２０の動作や図示しない他の半導体素子等の外部装置の動作）に関与しないダミー配線７ｄが配備されている。
【０１４２】
上記の構成によると、ダミー配線７ｃを含む第２配線層７を形成した後、保護膜８を形成したときに、隣合う第２の配線７ｂ・７ｂ上の保護膜８が橋架するだけでなく、隣合うダミー配線７ｄ・７ｄ上の保護膜８も橋架し、隣合う第２の配線７ｂおよびダミー配線７ｂ・７ｄ上の保護膜８も橋架することになる。
【０１４３】
したがって、ダミー配線７ｄをもちいることにより、少なくともボンディングパッド１４が形成される領域に形成される保護膜８のほぼ全てをブリッジ形状とすることができ、ボンディングパッド１４から保護膜８に働く応力の衝撃緩衝材として確実に機能することができる。
【０１４４】
〔実施の形態４〕
次に、本発明の他の実施形態について図１７〜図２５に基づいて説明すれば、以下のとおりである。図１７は、本実施形態である半導体装置における半導体集積回路の概略構成を示している。
【０１４５】
本実施形態の半導体集積回路は、図１および図１５に示される半導体集積回路に比べて、絶縁膜１５・３０が省略されて、保護膜８にボンディングパッド１４が直接形成されている点と、図示されていないが、レジスト材がボイド開放部２８から飛散することを抑制または防止するために、第２の配線７ａ〜７ｃの配線パターンを所定の条件に従うように変更している点とが異なり、その他の構成は同様である。なお、上記実施形態で説明した構成と同様の機能を有する構成には、同一の符号を付して、その説明を省略する。
【０１４６】
次に上記の半導体集積回路の製造方法について図１８および図１９に基づいて説明する。なお、保護膜を形成する工程までは、図３〜図７に示される製造工程と同様であるので、その説明を省略する。なお、図６に示される第２の配線層７を形成する工程において、本実施形態は上記の実施形態と配線パターンが異なることになるが、製造工程自体は同じである。
【０１４７】
図７に示されるように保護膜８が形成された後に、図１８に示されるように、ボンディングパッド１４と接続する第２の配線７ａを露出させるために、フォトリソグラフィおよびエッチングにより保護膜８の開口部９を形成する。すなわち、レジスト塗布工程、露光工程、および現像工程により開口部４１を有するフォトレジスト層４０が形成され、開口部４１の底に露出した保護膜８をエッチングすることにより開口部９が形成される。
【０１４８】
本実施形態では、保護膜８を覆う絶縁膜１５・３０を省略しているので、上述のように、外部と連通する空孔部１６が存在する場合がある。この場合、レジスト塗布工程にてフォトレジスト層４０を形成するときに、レジスト材がボイド開放部２８から空孔部１６に進入することになる。このとき、進入したレジスト材が、後の熱処理工程にてボイド開放部２８から飛散するおそれがある。また、後の熱処理工程にて、空気の膨張や有機材の気化により空孔部１６から気泡が噴出して、フォトレジスト層４０の膨張や破損が生じるおそれがある。
【０１４９】
次に、図１９に示されるように、フォトレジスト層４０を剥離して、バリアメタル１２を積層し、その後、フォトリソグラフィおよびメッキ法により、開口部９を含む領域に金バンプ１３を形成する。すなわち、レジスト塗布工程、露光工程、および現像工程により、開口部を含む領域に開口部４３を有するレジスト層４２が形成され、バリアメタル１２を電極として金析出（メッキ）を行うことにより、開口部４３に金バンプ１３が積層される。
【０１５０】
上述のように、本実施形態では、レジスト塗布工程にてフォトレジスト層４２を形成するときに、レジスト材がボイド開放部２８から空孔部１６に進入することになる。このとき、進入したレジスト材が、後の熱処理工程においてボイド開放部２８から飛散するおそれがある。また、熱処理工程において、空気の傍聴や有機材の気化により空孔部１６から気泡が噴出して、フォトレジスト層４２の膨張や破損が生じるおそれがある。
【０１５１】
そして、金バンプ１３をマスクとして、フォトレジスト層４２と不要な部分のバリアメタルを除去することによりボンディングパッド１４が形成されて、図１７に示される半導体集積回路が完成する。
【０１５２】
以上のように、フォトレジスト層４０・４２の形成工程にて、ボイド開放部２８から空孔部１６にレジスト材が進入し、フォトレジスト層４０・４２を硬化するための熱処理工程にて、空孔部１６から外部にレジスト材が飛散したり、空孔部１６から気泡が噴出したりして、半導体装置の製造に悪影響を及ぼす結果となる。
【０１５３】
この問題点に対し、本願発明者らは、第２の配線７の配線パターンを様々に変更して、空孔部１６からレジスト材が飛散する状況を調べる実験を行った。図２０は、この実験において使用された配線パターンの一例を示している。
【０１５４】
図示のように、この実験では、隣合う第２の配線７・７の間隔を狭めたり広げたりすることにより、隣合う第２の配線７・７上の保護膜８が橋架する領域と橋架しない領域とを意図的に形成している。また、この実験では、ボイド開放部２８の間隔、すなわち、隣合う第２の配線７・７上の保護膜８が橋架している領域における橋架の長さＬ１と、該領域における隣合う第２の配線７・７の間隔である配線間隔の最小値Ｓ１とを変更した。
【０１５５】
図２１の上段は、保護膜の厚さｔを１．２μｍとして上記実験を行った結果を示している。また、同図の下段は、上段に記載の○印、△印、および×印のそれぞれの意味を示している。
【０１５６】
すなわち、○印は、レジスト材の飛散とフォトレジスト層４０・４２の膨れとが、何れも発生しなかったことを意味している。また、△印は、レジスト材の飛散は発生しなかったが、フォトレジスト層４０・４２の膨れが発生したことを意味している。そして、×印は、レジスト材の飛散とフォトレジスト層４０・４２の膨れとが、何れも発生したことを意味している。
【０１５７】
図２１を参照すると、レジスト材の飛散を発生させないためには、配線間隔の最小値Ｓ１が１．８μｍ以上であるか、橋架の長さＬ１が９００μｍ以下であるか、或いは配線間隔の最小値Ｓ１が１．２μｍ以上１．８μｍ未満でありかつ橋架の長さＬ１が１４００μｍ以下である条件を満たせばよいことが理解できる。さらに、レジスト材の飛散とフォトレジスト層４０・４２の膨れとの何れをも発生させないためには、配線間隔の最小値Ｓ１が１．８μｍ以上であるか、或いは橋架の長さＬ１が４００μｍ以下である条件を満たせばよいことが理解できる。
【０１５８】
なお、上記配線間隔の最小値Ｓ１は、橋架が生じない配線間隔の最小値よりも小さくする必要があることは言うまでもない。この橋架が生じない配線間隔の最小値は、理論上では保護膜の厚さｔの２倍に相当する。
【０１５９】
次に、図２０に示されるように、隣合う第２の配線７・７上の保護膜８が橋架する領域と橋架しない領域とを意図的に形成するための配線パターンの例を図２２〜図２５に基づいて説明する。
【０１６０】
図２２に示される配線パターンでは、隣合う第２の配線７ｂ・７ｂの両方は、長手方向に所定周期で両側がくびれた形状となっている。この場合、くびれた部分では、隣合う第２の配線７ｂ・７ｂの間隔が広がって、保護膜８が橋架しないボイド開放部２８が形成される。
【０１６１】
したがって、くびれた部分が形成される長手方向の周期と、くびれていない部分における隣合う第２の配線７ｂ・７ｂの間隔とを適宜調整することにより、上記の条件を満たすような隣合う第２の配線７ｂ・７ｂを形成することができる。例えば、くびれた部分が形成される長手方向の周期を４００μｍとすれば、橋架の長さＬ１は４００μｍよりも小さくなるので、レジスト材の飛散とフォトレジスト層４０・４２の膨れとの発生を防止することができ、半導体装置の製造に悪影響を及ぼすことを防止することができる。
【０１６２】
図２３に示される配線パターンでは、隣合う第２の配線７ｂ・７ｂの一方は、長手方向に所定周期で、他方と対向する側がくびれた形状となっている。この場合、くびれた部分では、隣合う第２の配線７ｂ・７ｂの間隔が広がってボイド開放部２８が形成される。このように、隣合う第２の配線７ｂ・７ｂの一方のみをくびれた形状とすることもでき、また、対向する側のみをくびれた形状とすることもできる。
【０１６３】
図２４に示される配線パターンでは、隣合う第２の配線７ｂ・７ｂの一方は、長手方向に所定周期で、他方と対向する側と反対側に屈曲した形状となっている。この場合、屈曲した部分では、隣合う第２の配線７ｂ・７ｂの間隔が広がってボイド開放部２８が形成される。
【０１６４】
したがって、屈曲した部分が形成される長手方向の周期と、屈曲していない部分における隣合う第２の配線７ｂ・７ｂの間隔とを適宜調整することにより、上記の条件を満たすような隣合う第２の配線７ｂ・７ｂを形成することができる。なお、上述と同様に、隣合う第２の配線７ｂ・７ｂの両方が、長手方向に所定周期で、互いに対向する側と反対側に屈曲した形状とすることもできる。
【０１６５】
図２５に示される配線パターンでは、隣合う３本の第２の配線７ｂ・７ｂ・７ｂの全てが、長手方向に所定周期で一方の側に偏移した形状となっている。この場合でも、図１２および図１３に示されるように、偏移する途中の屈曲した部分で、隣合う第２の配線７ｂ・７ｂの間隔が広がってボイド開放部２８が形成される。同様に、元に戻る途中の屈曲した部分で、隣合う第２の配線７ｂ・７ｂの間隔が広がってボイド開放部２８が形成される。
【０１６６】
したがって、偏移する長手方向の周期と、隣合う第２の配線７ｂ・７ｂの間隔とを適宜調整することにより、上記の条件を満たすような第２の配線７ｂ・７ｂ・７ｂを形成することができる。
【０１６７】
なお、図２５に示されるように、配線どうしの間隔を維持するために、屈曲する側から順にずらして屈曲していくことが望ましい。また、図２０・Ｆ・Ｇに示される配線パターンの形状を、図２５に示されるような３本以上の第２の配線７に適用することもできる。
【０１６８】
したがって、本実施形態の半導体装置は、第２の配線７の配線パターンを適当な形状に変更することにより、空孔部１６からの気泡の噴出によるフォトレジスト層４０・４２の膨れを防止することができる。その結果、外部と連通する空孔部１６による半導体装置の製造への悪影響を抑えることができる。
【０１６９】
また、第２の配線７の配線パターンをさらに適当な形状に変更することにより、空孔部１６からレジスト材の飛散を防止することができる。その結果、外部と連通する空孔部１６による半導体装置の製造への悪影響を防止することができる。
【０１７０】
また、保護膜８を覆う絶縁膜１５・３０を形成する必要が無くなるから、半導体装置の製造工程が簡略化され、生産性の向上およびコストダウンが可能となる。
【０１７１】
なお、図２２〜図２５に示される第２の配線７ｂでは、ボンディングパッド１４が形成される領域において配線パターンを変更してはいない。しかしながら、保護膜８に開口部９を形成する工程にてフォトリソグラフィを利用する場合には、ボンディングパッド１４が形成される領域にもフォトレジスト層４０が形成される。このため、空孔部１６からのレジスト材の飛散や気泡の噴出による半導体装置の製造への悪影響が生じるおそれがある。そこで、ボンディングパッド１４が形成される領域も上記の条件を満たすように第２の配線７の配線パターンを変更してもよい。
【０１７２】
但し、近時の集積回路の微細化傾向により、ボンディングパッド１４が形成される領域も縮小される傾向にあり、該領域の一辺が４００μｍ以上となることは通常あり得なくなっている。このため、例えフォトリソグラフィを利用しても、ボンディングパッド１４が形成される領域ではレジスト材の飛散や気泡の噴出が発生し難くなっている。
【０１７３】
したがって、ボンディングパッド１４が形成される領域では、上記の条件を満たすように第２の配線７の配線パターンを変更する必要は無く、このため、配線パターンの制約が減り、配線パターンの自由度が向上する。
【０１７４】
なお、本発明は上記の実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。
【０１７５】
例えば、上記の実施形態では、半導体素子２０の上方にボンディングパッド１４を形成するいわゆるエリアパッドの半導体装置に関して説明している。しかしながら、近時の半導体集積回路における集積度の向上のため、半導体素子２０以外の領域であっても、微細かつ多数の配線上にボンディングパッドを形成する場合があり、このような場合にも本発明を適用することができる。
【０１７６】
【発明の効果】
以上のように、本発明の半導体装置は、上記配線の一部がボンディングパッドと接合されている一方、上記配線の他の部分とボンディングパッドとの間に絶縁性の保護膜が形成されており、少なくともボンディングパッドと重なる領域内の上記配線上の保護膜は、隣合う配線上の保護膜と橋架している構成である。
【０１７７】
これにより、配線上の保護膜がブリッジ形状となるので、保護膜の下部にクラックが発生し難くなる効果を奏する。また、橋架する部分の下に形成される空孔部が空気バネとして機能するから、保護膜の下に形成される配線などの構成要素が損傷することを防止できる効果を奏する。また、衝撃緩衝材としてのポリイミド膜が不要となるから、作業効率の低下やチップコストの上昇を防止できる効果を奏する。
【０１７８】
さらに、本発明の半導体装置は、以上のように、上記の構成において、上記保護膜と上記ボンディングパッドとの間には、上記保護膜を覆うように絶縁膜が形成されている構成である。
【０１７９】
これにより、保護膜においてブリッジ形状とはならない部分が絶縁膜で覆われるので、空孔部が外部と連通しなくなり、半導体装置の製造に悪影響を及ぼすことを防止できる効果を奏する。
【０１８０】
さらに、本発明の半導体装置は、以上のように、上記の構成において、上記絶縁膜は、化学気相成長法によって形成された酸化膜である構成である。
【０１８１】
これにより、前記酸化膜から水分の放出が少ないので、水分の放出により半導体装置の製造に悪影響を及ぼすことを防止できる効果を奏する。
【０１８２】
さらに、本発明の半導体装置は、以上のように、上記の構成において、上記酸化膜は、ホウ素およびリンの少なくとも一方を含む構成である。
【０１８３】
これにより、量産性に優れ、かつ製造コストの低い半導体装置を提供できる効果を奏する。
【０１８４】
さらに、本発明の半導体装置は、以上のように、上記の構成において、上記保護膜が橋架している領域では、上記保護膜が橋架することにより形成される空孔部からの飛散および噴出を抑制するように、上記隣合う配線の間隔である配線間隔の最小値Ｓ１、および／または、上記橋架の長さＬ１の調整が行われている構成である。
【０１８５】
これにより、例え空孔部が外部と連通していても、レジスト材の飛散や気泡の噴出が抑えられ、半導体装置の製造への悪影響を抑える効果を奏する。
【０１８６】
なお、上記調整は、上記配線間隔の最小値Ｓ１が１．８μｍ以上、上記橋架の長さＬ１が９００μｍ以下、或いは上記配線間隔の最小値Ｓ１が１．２μｍ以上１．８μｍ未満かつ上記橋架の長さＬ１が１４００μｍ以下となるように行われていることが望ましい。
【０１８７】
さらに、上記調整は、上記配線間隔の最小値Ｓ１が１．８μｍ以上、或いは上記橋架の長さＬ１が４００μｍ以下となるように行われていることが望ましい。この場合、レジスト材の飛散や気泡の噴出が発生しなくなるので、半導体装置の製造への悪影響を防止する効果を奏する。
【０１８８】
なお、上記調整は、上記ボンディングパッドと重なる領域以外の領域において行われればよい。この場合、ボンディングパッドと重なる領域では、上記調整を行う必要がないので、配線パターンの自由度が向上する効果を奏する。
【０１８９】
また、上記構成の半導体装置は、エリアパッドによる半導体装置に適用することが効果的である。
【０１９０】
また、本発明の半導体装置の製造方法は、以上のように、上記導体層を形成する工程は、複数の配線を形成する工程を含んでおり、上記導体層上に絶縁膜を形成する工程は、絶縁性の保護膜を形成する工程を含んでおり、上記保護膜を形成する工程では、少なくとも上記ボンディングパッドと重なる領域内の上記配線上の保護膜が、隣合う配線上の保護膜と橋架するように上記保護膜を形成する方法である。
【０１９１】
これにより、保護膜をブリッジ形状とすることができるので、保護膜の下部にクラックが発生し難くなる効果を奏する。また、橋架する部分の下に空孔部が形成されることになり、該空孔部が空気バネとして機能するから、保護膜の下に形成される配線などの構成要素が損傷することを防止できる効果を奏する。また、保護膜上に衝撃緩衝材としてポリイミド膜を形成する工程が不要となるから、作業効率の低下やチップコストの上昇を防止できる効果を奏する。
【０１９２】
さらに、本発明の半導体装置の製造方法は、以上のように、上記の方法において、上記導体層上に絶縁膜を形成する工程は、上記保護膜を形成する工程により形成された保護膜を覆うように新たな絶縁膜を形成する工程をさらに含む方法である。
【０１９３】
これにより、保護膜においてブリッジ形状とはならない部分が絶縁膜で覆われるので、空孔部が外部と連通しなくなり、半導体装置の製造に悪影響を及ぼすことを防止できる効果を奏する。
【０１９４】
さらに、本発明の半導体装置の製造方法は、以上のように、上記の方法において、上記新たな絶縁膜を形成する工程は、化学気相成長法によって上記保護膜を覆うように酸化膜を形成する工程である。
【０１９５】
これにより、化学気相成長法によって形成された酸化膜から水分の放出が少ないので、水分の放出により半導体装置の製造に悪影響を及ぼすことを防止できる効果を奏する。
【０１９６】
さらに、本発明の半導体装置の製造方法は、以上のように、上記の方法において、上記酸化膜を形成する工程は、ホウ素およびリンの少なくとも一方を含む酸化膜を形成する工程である。
【０１９７】
これにより、ホウ素およびリンの少なくとも一方を含む酸化膜は、常圧の化学気相成長法によって形成することができるから、半導体装置の量産性が向上すると共に、半導体装置の製造コストを低下させる効果を奏する。
【０１９８】
さらに、本発明の半導体装置の製造方法は、以上のように、上記の方法において、上記保護膜が橋架することにより形成される空孔部からの飛散および噴出を抑制するように、上記複数の配線を形成する工程は、上記保護膜が橋架する領域における上記隣合う配線の間隔である配線間隔の最小値Ｓ１の調整を行って上記複数の配線を形成し、かつ／または、上記保護膜を形成する工程は、橋架の長さＬ１の調整を行って上記保護膜を形成している。
【０１９９】
これにより、例え空孔部が外部と連通していても、空孔部からの飛散および噴出が抑えられ、半導体装置の製造への悪影響を抑える効果を奏する。
【０２００】
なお、上記配線間隔の最小値Ｓ１および／または上記橋架の長さＬ１の調整は、上記配線間隔の最小値Ｓ１が１．８μｍ以上、上記橋架の長さＬ１が９００μｍ以下、或いは上記配線間隔の最小値Ｓ１が１．２μｍ以上１．８μｍ未満かつ上記橋架の長さＬ１が１４００μｍ以下となるように行われることが望ましい。
【０２０１】
さらに、上記調整は、上記配線間隔の最小値Ｓ１が１．８μｍ以上、或いは上記橋架の長さＬ１が４００μｍ以下となるように行われることが望ましい。この場合、空孔部からの飛散および噴出が発生しなくなるので、半導体装置の製造への悪影響を防止する効果を奏する。
【０２０２】
なお、上記調整は、上記ボンディングパッドと重なる領域以外の領域において行われればよい。この場合、ボンディングパッドと重なる領域では、上記調整を行う必要がないので、配線パターンの自由度が向上する効果を奏する。
【０２０３】
また、上記の半導体装置の製造方法は、エリアパッドによる半導体装置の製造方法に適用することが効果的である。
【図面の簡単な説明】
【図１】本発明の一実施形態である半導体装置における半導体集積回路の概略構成を示す断面図である。
【図２】上記半導体集積回路において、隣合う第２の配線上の保護膜が橋架している状態を示す断面図である。
【図３】上記半導体集積回路の製造工程を説明するための図であり、第１配線層の形成工程が完了した後の概略構成を示す断面図である。
【図４】上記製造工程を説明するための図であり、層間絶縁膜の形成工程が完了した後の概略構成を示す断面図である。
【図５】上記製造工程を説明するための図であり、層間絶縁膜に対する開口部の形成工程が完了した後の概略構成を示す断面図である。
【図６】上記製造工程を説明するための図であり、第２配線層の形成工程が完了した後の概略構成を示す断面図である。
【図７】上記製造工程を説明するための図であり、保護膜の形成工程が完了した後の概略構成を示す断面図である。
【図８】上記製造工程を説明するための図であり、絶縁膜の形成工程が完了した後の概略構成を示す断面図である。
【図９】上記製造工程を説明するための図であり、絶縁膜に対する開口部の形成工程が完了した後の概略構成を示す断面図である。
【図１０】上記製造工程を説明するための図であり、保護膜に対する開口部の形成工程が完了した後の概略構成を示す断面図である。
【図１１】上記半導体集積回路において、保護膜上に絶縁膜を形成しない場合の概略構成を示す断面図である。
【図１２】図１１に示される半導体集積回路における配線の様子を模式的に示す概略平面図である。
【図１３】図１２に示される配線上に保護膜を形成したときの様子を示しており、同図（ａ）は図１２のＡ−Ａ’線における矢視断面図であり、同図（ｂ）は図１２のＢ−Ｂ’線における矢視断面図である。
【図１４】図１２のＡ−Ａ’線における矢視断面図であり、保護膜上にさらにポリイミド膜を形成したときの様子を示している。
【図１５】本発明の別の実施形態である半導体装置における半導体集積回路の概略構成を示す断面図である。
【図１６】本発明のさらに別の実施形態である半導体装置における半導体集積回路の概略構成を示しており、同図（ａ）は前記半導体集積回路における配線の様子を模式的に示す概略平面図であり、同図（ｂ）は同図（ａ）のＣ−Ｃ’線における矢視断面図である。
【図１７】本発明の他の実施形態である半導体装置における半導体集積回路の概略構成を示す断面図である。
【図１８】上記半導体集積回路の製造工程を説明するための図であり、保護膜に対する開口部の形成工程が完了した後の概略構成を示す断面図である。
【図１９】上記半導体集積回路の製造工程を説明するための図であり、金バンプの形成工程が完了した後の概略構成を示す断面図である。
【図２０】実験に用いられる、隣合う配線の配線パターンの一例を模式的に示す概略平面図である。
【図２１】上段は、実験結果を表形式にて示す図であり、下段は、上段に記載の図形の意味を表形式にて示す図である。
【図２２】上記半導体集積回路の配線に用いられる配線パターンの別の例を模式的に示す概略平面図である。
【図２３】上記半導体集積回路の配線に用いられる配線パターンのさらに別の例を模式的に示す概略平面図である。
【図２４】上記半導体集積回路の配線に用いられる配線パターンのさらに別の例を模式的に示す概略平面図である。
【図２５】上記半導体集積回路の配線に用いられる配線パターンの他の例を模式的に示す概略平面図である。
【図２６】従来の半導体装置の一例における半導体集積回路の概略構成を示す断面図である。
【図２７】上記半導体集積回路の製造工程を説明するための図であり、第１配線層の形成工程が完了した後の概略構成を示す断面図である。
【図２８】上記製造工程を説明するための図であり、層間絶縁膜の形成工程が完了した後の概略構成を示す断面図である。
【図２９】上記製造工程を説明するための図であり、層間絶縁膜に対する開口部の形成工程が完了した後の概略構成を示す断面図である。
【図３０】上記製造工程を説明するための図であり、第２配線層の形成工程が完了した後の概略構成を示す断面図である。
【図３１】上記製造工程を説明するための図であり、保護膜の形成工程が完了した後の概略構成を示す断面図である。
【図３２】上記製造工程を説明するための図であり、保護膜に対する開口部の形成工程が完了した後の概略構成を示す断面図である。
【図３３】上記製造工程を説明するための図であり、衝撃緩衝膜の形成工程が完了した後の概略構成を示す断面図である。
【図３４】上記製造工程を説明するための図であり、衝撃緩衝膜に対する開口部の形成工程が完了した後の概略構成を示す断面図である。
【図３５】従来の半導体装置の他の一例における半導体集積回路の概略を示す図であり、同図（ａ）は前記半導体集積回路における配線の様子を模式的に示す概略平面図であり、同図（ｂ）は同図（ａ）のＤ−Ｄ’線における矢視断面図である。
【図３６】図３５の半導体集積回路における保護膜がオーバーハング形状となっている凸部付近を拡大して示す部分断面図である。
【図３７】図３６に示される保護膜上にボンディングパッドを形成して実装した後の概略構成を示す断面図である。
【符号の説明】
１ 半導体基板
２ 第１配線層
６ 層間絶縁膜
６ａ 開口部（ビアホール）
７ 第２配線層（導体層）
７ａ〜７ｃ 第２の配線
８ 保護膜
９ 開口部
１４ ボンディングパッド
１５ ＳＯＧ膜（絶縁膜）
１６ 空孔部
１７ 開口部
２０ 半導体素子
３０ ＣＶＤ酸化膜
Claims (18)
- 複数の配線が形成された導体層と、
該導体層の複数の配線と重なる領域に形成されたボンディングパッドとを備える半導体装置において、
上記配線の一部がボンディングパッドと接合されている一方、上記配線の他の部分とボンディングパッドとの間に絶縁性の保護膜が形成されており、
少なくともボンディングパッドと重なる領域内の上記配線上の保護膜は、隣合う配線上の保護膜と橋架していることを特徴とする半導体装置。 - 上記保護膜と上記ボンディングパッドとの間には、上記保護膜を覆うように絶縁膜が形成されていることを特徴とする請求項１に記載の半導体装置。
- 上記絶縁膜は、化学気相成長法によって形成された酸化膜であることを特徴とする請求項２に記載の半導体装置。
- 上記酸化膜は、ホウ素およびリンの少なくとも一方を含むことを特徴とする請求項３に記載の半導体装置。
- 上記保護膜が橋架している領域では、上記保護膜が橋架することにより形成される空孔部からの飛散および噴出を抑制するように、上記隣合う配線の間隔である配線間隔の最小値Ｓ１、および／または、上記橋架の長さＬ１の調整が行われていることを特徴とする請求項１に記載の半導体装置。
- 上記調整は、上記配線間隔の最小値Ｓ１が１．８μｍ以上、上記橋架の長さＬ１が９００μｍ以下、或いは上記配線間隔の最小値Ｓ１が１．２μｍ以上１．８μｍ未満かつ上記橋架の長さＬ１が１４００μｍ以下となるように行われていることを特徴とする請求項５に記載の半導体装置。
- 上記調整は、上記配線間隔の最小値Ｓ１が１．８μｍ以上、或いは上記橋架の長さＬ１が４００μｍ以下となるように行われていることを特徴とする請求項６に記載の半導体装置。
- 上記調整は、上記ボンディングパッドと重なる領域以外の領域において行われていることを特徴とする請求項５に記載の半導体装置。
- 上記導体層は、半導体素子が形成された領域である活性領域を有する半導体基板上に形成され、上記活性領域と電気的に接続された第１配線層上に層間絶縁膜を介して形成された第２配線層であり、
ボンディングパッドは、少なくとも一部が上記活性領域と重なるように形成されていることを特徴とする請求項１ないし８の何れか１項に記載の半導体装置。 - 基板上に導体層を形成する工程と、
上記導体層上に絶縁膜を形成する工程と、
上記絶縁膜に開口部を形成する工程と、
上記絶縁膜上と上記開口部内とに金属膜を形成することにより、ボンディングパッドを形成する工程とを含む半導体装置の製造方法において、
上記導体層を形成する工程は、複数の配線を形成する工程を含んでおり、
上記導体層上に絶縁膜を形成する工程は、絶縁性の保護膜を形成する工程を含んでおり、
上記保護膜を形成する工程では、少なくとも上記ボンディングパッドと重なる領域内の上記配線上の保護膜が、隣合う配線上の保護膜と橋架するように上記保護膜を形成することを特徴とする半導体装置の製造方法。 - 上記導体層上に絶縁膜を形成する工程は、上記保護膜を形成する工程により形成された保護膜を覆うように新たな絶縁膜を形成する工程をさらに含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
- 上記新たな絶縁膜を形成する工程は、化学気相成長法によって上記保護膜を覆うように酸化膜を形成する工程であることを特徴とする請求項１１に記載の半導体装置の製造方法。
- 上記酸化膜を形成する工程は、ホウ素およびリンの少なくとも一方を含む酸化膜を形成する工程であることを特徴とする請求項１１に記載の半導体装置の製造方法。
- 上記保護膜が橋架することにより形成される空孔部からの飛散および噴出を抑制するように、上記複数の配線を形成する工程は、上記保護膜が橋架する領域における上記隣合う配線の間隔である配線間隔の最小値Ｓ１の調整を行って上記複数の配線を形成し、かつ／または、上記保護膜を形成する工程は、橋架の長さＬ１の調整を行って上記保護膜を形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
- 上記配線間隔の最小値Ｓ１および／または上記橋架の長さＬ１の調整は、上記配線間隔の最小値Ｓ１が１．８μｍ以上、上記橋架の長さＬ１が９００μｍ以下、或いは上記配線間隔の最小値Ｓ１が１．２μｍ以上１．８μｍ未満かつ上記橋架の長さＬ１が１４００μｍ以下となるように行われることを特徴とする請求項１４に記載の半導体装置の製造方法。
- 上記調整は、上記配線間隔の最小値Ｓ１が１．８μｍ以上、或いは上記橋架の長さＬ１が４００μｍ以下となるように行われることを特徴とする請求項１５に記載の半導体装置の製造方法。
- 上記配線間隔の最小値Ｓ１および／または上記橋架の長さＬ１の調整は、上記ボンディングパッドと重なる領域以外の領域において行われることを特徴とする請求項１４に記載の半導体装置の製造方法。
- 上記基板上に導体層を形成する工程は、
半導体基板上に半導体素子を形成する工程と、
一部が半導体素子に接続されるように第１配線層を形成する工程と、
上記第１配線層上に、ビアホールを有する層間絶縁膜を形成する工程と、
上記層間絶縁膜上および上記ビアホール内に第２配線層を形成する工程とを含んでおり、
上記ボンディングパッドを形成する工程では、少なくとも一部が上記半導体素子と重なるように上記ボンディングパッドを形成することを特徴とする請求項１０ないし１７の何れか１項に記載の半導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003151278A JP2004214594A (ja) | 2002-11-15 | 2003-05-28 | 半導体装置およびその製造方法 |
| TW092131696A TWI230991B (en) | 2002-11-15 | 2003-11-12 | Semiconductor device and fabrication process thereof |
| KR1020030079851A KR100597774B1 (ko) | 2002-11-15 | 2003-11-12 | 반도체 장치 및 그 제조방법 |
| US10/705,306 US6977442B2 (en) | 2002-11-15 | 2003-11-12 | Semiconductor device structure |
| MYPI20034371A MY135092A (en) | 2002-11-15 | 2003-11-14 | Semiconductor device structure |
| CNB2003101149937A CN1300846C (zh) | 2002-11-15 | 2003-11-14 | 半导体装置及其制造方法 |
| US11/250,509 US7557029B2 (en) | 2002-11-15 | 2005-10-17 | Semiconductor device and fabrication process thereof |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002332808 | 2002-11-15 | ||
| JP2003151278A JP2004214594A (ja) | 2002-11-15 | 2003-05-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004214594A true JP2004214594A (ja) | 2004-07-29 |
Family
ID=32828473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003151278A Pending JP2004214594A (ja) | 2002-11-15 | 2003-05-28 | 半導体装置およびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6977442B2 (ja) |
| JP (1) | JP2004214594A (ja) |
| KR (1) | KR100597774B1 (ja) |
| CN (1) | CN1300846C (ja) |
| MY (1) | MY135092A (ja) |
| TW (1) | TWI230991B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339406A (ja) * | 2005-06-02 | 2006-12-14 | Renesas Technology Corp | 半導体装置 |
| JP2009124099A (ja) * | 2007-10-24 | 2009-06-04 | Panasonic Corp | 半導体チップの電極構造 |
| JP2013034003A (ja) * | 2012-10-29 | 2013-02-14 | Renesas Electronics Corp | 半導体装置 |
| KR20140026463A (ko) * | 2011-04-22 | 2014-03-05 | 에이티아이 테크놀로지스 유엘씨 | 반도체 다이의 응력 완화용 라우팅층 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4357862B2 (ja) * | 2003-04-09 | 2009-11-04 | シャープ株式会社 | 半導体装置 |
| JP4750586B2 (ja) * | 2006-02-28 | 2011-08-17 | 住友電工デバイス・イノベーション株式会社 | 半導体装置および電子装置並びにその製造方法 |
| JP4072697B2 (ja) * | 2006-05-02 | 2008-04-09 | セイコーエプソン株式会社 | 半導体装置 |
| JP4293563B2 (ja) * | 2006-11-28 | 2009-07-08 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置及び半導体パッケージ |
| US7749885B2 (en) | 2006-12-15 | 2010-07-06 | Micron Technology, Inc. | Semiconductor processing methods, methods of forming contact pads, and methods of forming electrical connections between metal-containing layers |
| JP2009277719A (ja) * | 2008-05-12 | 2009-11-26 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| US8227926B2 (en) * | 2009-10-23 | 2012-07-24 | Ati Technologies Ulc | Routing layer for mitigating stress in a semiconductor die |
| JP5656611B2 (ja) * | 2010-12-20 | 2015-01-21 | キヤノン株式会社 | 半導体装置及び固体撮像装置 |
| JP5839807B2 (ja) * | 2011-02-09 | 2016-01-06 | キヤノン株式会社 | 固体撮像装置の製造方法 |
| US9142522B2 (en) * | 2011-11-30 | 2015-09-22 | Stats Chippac, Ltd. | Semiconductor device and method of forming RDL under bump for electrical connection to enclosed bump |
| US9224688B2 (en) * | 2013-01-04 | 2015-12-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal routing architecture for integrated circuits |
| US9653348B1 (en) | 2015-12-30 | 2017-05-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9881870B2 (en) | 2015-12-30 | 2018-01-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| CN110537251B (zh) * | 2017-04-25 | 2023-07-04 | 三菱电机株式会社 | 半导体装置 |
| KR20210017663A (ko) | 2019-08-09 | 2021-02-17 | 삼성전자주식회사 | 두꺼운 금속층 및 범프를 갖는 반도체 소자들 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63179548A (ja) | 1987-01-21 | 1988-07-23 | Mitsubishi Electric Corp | 半導体集積回路装置の配線構造 |
| US5291374A (en) * | 1990-12-17 | 1994-03-01 | Kabushiki Kaisha Toshiba | Semiconductor device having an opening and method of manufacturing the same |
| US5565378A (en) * | 1992-02-17 | 1996-10-15 | Mitsubishi Denki Kabushiki Kaisha | Process of passivating a semiconductor device bonding pad by immersion in O2 or O3 solution |
| JPH08213392A (ja) | 1995-02-01 | 1996-08-20 | Oki Electric Ind Co Ltd | 半導体素子及びその製造方法 |
| US5723822A (en) * | 1995-03-24 | 1998-03-03 | Integrated Device Technology, Inc. | Structure for fabricating a bonding pad having improved adhesion to an underlying structure |
| US5659201A (en) * | 1995-06-05 | 1997-08-19 | Advanced Micro Devices, Inc. | High conductivity interconnection line |
| JPH0955431A (ja) | 1995-08-15 | 1997-02-25 | Nippon Steel Corp | 半導体装置の製造方法 |
| JPH09172079A (ja) | 1995-12-20 | 1997-06-30 | Nec Corp | 半導体装置およびその製造方法 |
| US5693565A (en) * | 1996-07-15 | 1997-12-02 | Dow Corning Corporation | Semiconductor chips suitable for known good die testing |
| JP3311243B2 (ja) | 1996-07-16 | 2002-08-05 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置及び半導体装置のパターン配置方法 |
| JP3509510B2 (ja) * | 1997-11-05 | 2004-03-22 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| US20020000665A1 (en) * | 1999-04-05 | 2002-01-03 | Alexander L. Barr | Semiconductor device conductive bump and interconnect barrier |
| JP2002198374A (ja) * | 2000-10-16 | 2002-07-12 | Sharp Corp | 半導体装置およびその製造方法 |
-
2003
- 2003-05-28 JP JP2003151278A patent/JP2004214594A/ja active Pending
- 2003-11-12 TW TW092131696A patent/TWI230991B/zh not_active IP Right Cessation
- 2003-11-12 KR KR1020030079851A patent/KR100597774B1/ko not_active IP Right Cessation
- 2003-11-12 US US10/705,306 patent/US6977442B2/en not_active Expired - Lifetime
- 2003-11-14 CN CNB2003101149937A patent/CN1300846C/zh not_active Expired - Fee Related
- 2003-11-14 MY MYPI20034371A patent/MY135092A/en unknown
-
2005
- 2005-10-17 US US11/250,509 patent/US7557029B2/en active Active
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339406A (ja) * | 2005-06-02 | 2006-12-14 | Renesas Technology Corp | 半導体装置 |
| JP2009124099A (ja) * | 2007-10-24 | 2009-06-04 | Panasonic Corp | 半導体チップの電極構造 |
| KR20140026463A (ko) * | 2011-04-22 | 2014-03-05 | 에이티아이 테크놀로지스 유엘씨 | 반도체 다이의 응력 완화용 라우팅층 |
| JP2013034003A (ja) * | 2012-10-29 | 2013-02-14 | Renesas Electronics Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040042850A (ko) | 2004-05-20 |
| US6977442B2 (en) | 2005-12-20 |
| MY135092A (en) | 2008-02-29 |
| US20040256723A1 (en) | 2004-12-23 |
| US7557029B2 (en) | 2009-07-07 |
| TW200416909A (en) | 2004-09-01 |
| CN1300846C (zh) | 2007-02-14 |
| KR100597774B1 (ko) | 2006-07-10 |
| TWI230991B (en) | 2005-04-11 |
| US20060057834A1 (en) | 2006-03-16 |
| CN1501487A (zh) | 2004-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7557029B2 (en) | Semiconductor device and fabrication process thereof | |
| US6538326B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6756675B1 (en) | Semiconductor device and a method for making the same that provide arrangement of a connecting region for an external connecting terminal | |
| US7135765B2 (en) | Semiconductor device package and method of making the same | |
| JP5205066B2 (ja) | 半導体装置およびその製造方法 | |
| US6528881B1 (en) | Semiconductor device utilizing a side wall to prevent deterioration between electrode pad and barrier layer | |
| US20080258298A1 (en) | Semiconductor devices and methods of fabricating the same | |
| JP4678720B2 (ja) | 回路基板およびその製造方法、半導体装置およびその製造方法 | |
| US20100330799A1 (en) | Semiconductor device and process for producing the same | |
| US6576970B2 (en) | Bonding pad structure of semiconductor device and method for fabricating the same | |
| TWI344685B (en) | An integrated circuit device and a process for forming the same | |
| KR100416614B1 (ko) | 본딩패드 하부구조를 보강하기 위한 반도체 소자 및 그제조방법 | |
| JP3468188B2 (ja) | 半導体装置とその製法 | |
| JPH11312704A (ja) | ボンドパッドを有するデュアルダマスク | |
| US8030779B2 (en) | Multi-layered metal interconnection | |
| JP2002093811A (ja) | 電極および半導体装置の製造方法 | |
| US9397048B1 (en) | Semiconductor structure and manufacturing method thereof | |
| KR100645213B1 (ko) | 본딩 패드의 형성 방법 및 그에 의해 형성된 본딩 패드를포함하는 반도체 소자 | |
| KR101184714B1 (ko) | 반도체 소자의 패드 형성방법 | |
| KR100420179B1 (ko) | 패드 필링이 방지된 반도체 장치의 제조 방법 | |
| JPS5929430A (ja) | 半導体装置 | |
| JP4608208B2 (ja) | 電子回路装置及びその製造方法 | |
| KR20070018520A (ko) | 다층 패드, 다층 패드를 구비하는 반도체 장치 및 그 제조방법 | |
| JP2006179663A (ja) | 半導体装置、半導体装置の製造方法、及び半導体パッケージ | |
| KR20060075566A (ko) | 반도체 장치 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050810 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071107 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080902 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081030 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20081030 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090421 |