CN1300846C - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及其制造方法。半导体装置具备形成多条配线的导体层和在与导体层的多条配线重叠的区域中被形成的焊片。配线的一部分与焊接合，另一方面，在配线的其它部分和焊片之间形成绝缘性的保护膜。至少与焊片重叠的区域内的上述配线上的保护膜与相邻的配线上的保护膜架桥。这样，由于配线上的保护膜变成桥接形状，因此，在保护膜的下部难以产生裂缝。另外，由于在架桥的部分的下面被形成的空孔部分作为空气弹簧而起作用，因此能防止损伤在保护膜的下面所形成的配线等构成要素。另外，由于不需要作为冲击缓冲材料的聚酰亚胺膜，因此能防止作业效率的下降和芯片成本的上升。

Description

半导体装置及其制造方法
技术领域
本发明涉及在半导体集成电路中所使用的半导体装置及其制造方法。具体地说，本发明涉及被设置在基片上的微细而且多条的配线和在配线上所形成的焊片(bonding pad)之间的构造。
背景技术
半导体集成电路随着半导体集成电路被装载的电子设备的高功能化和高性能化的进展，有集成度(1个芯片上被集成的半导体元件个数)增大，芯片尺寸扩大的倾向。为了避免这样的芯片尺寸的扩大，对半导体集成电路要求加工尺寸的微细化(缩小设计规则)。
半导体集成电路的芯片能够大致区分为芯片内部的工作区域(有时也叫做活性区域)和在芯片表面所形成的焊片区域。工作区域是晶体管等半导体元件被形成的区域(活性区域)和连接半导体元件之间的金属配线的区域(配线区域)。焊片区域是焊片被形成的区域。焊片是为了半导体集成电路的信号的输入输出等，例如通过使用了金属细线的引线焊接等在电路上与外部连接的连接用的电极。
近来，由于半导体元件的高密度化即集成度增大化，使元件之间连接的金属图案处于复杂化的倾向，另外，经由层间绝缘膜层叠多个配线层的多层配线构造已成为主流。伴随着这一主流，例如在液晶驱动用的LSI中用于与外部端子连接的端子数竟达到500～1000个。因此，将变成工作区域(活性区域)以外的焊片区域的面积增大，半导体集成电路的尺寸也变大，并与便携式电话和PDA(Personal Digital Assistant)等电子设备的轻、薄、短、小反其道而行之。
因此，作为缩小芯片尺寸的一种技巧，人们提议在半导体基片的所述活性区域中使焊片形成的技巧。该技巧被称做“区域垫片”。以下，说明关于区域垫片的现有技术。
图26表示在特开2002-198374号公报(2002年7月12日公开)中所公布的2层配线构造的半导体装置中的区域垫片的形成例子。在该图所示的半导体装置中，第1配线层2被连接到硅基片1的活性区域，经由层间绝缘膜6第2配线层7在第1配线层2上被形成，经由保护膜8和聚酰亚胺膜10，焊片14被配置在第2配线层7上以便与硅基片1的活性区域重叠。
在与焊片14重叠的区域内，配设了第2配线层7中的多条配线7a、7b。焊片14经过保护膜8和聚酰亚胺膜10的开口部分9、11与第2配线层7中的1条配线7a接合。保护膜8和聚酰亚胺膜10介于焊片14和另1条配线7b之间。
在上述构成的半导体装置中能够使制造工序的简化和装置尺寸的缩小并存，而且，能够提高焊片的配置位置和半导体元件间的连接的自由度。
接着，根据图26～图34说明所述半导体装置的制造方法。首先，如图27所示那样，在硅(Si)基片1的主要表面，按照在半导体集成电路的制造中通常被使用的工序形成MOS(Metal Oxide Semiconductor)晶体管等元件20。
接着，用化学气相沉积法(Chemical Vapor Deposition)(以下，简称CVD法)，在整个硅基片1的所述表面使绝缘膜25堆积规定的厚度。由此，活性区域被绝缘膜覆盖。接着，在绝缘膜25的规定位置将接触孔开口。开口的工序，例如使用光刻法工序、绝缘膜的蚀刻工序等，并在半导体集成电路的制造工序中通常被使用的条件下进行。
接着，在整个绝缘膜25和形成开口的整个表面使用于形成第1层配线的第1配线层2堆积。作为该第1配线层2利用单层金属薄膜，或者，金属的层叠膜。另外，也可以是使电阻率变小了的半导体薄膜和金属的层叠膜。在现有技术中，采用约310nm厚度的TiW薄膜和约600nm厚度的AlSi薄膜的层叠膜。接着，将第1配线层2加工成规定的形状，形成第1层的配线2a、2b。由此，进行对来自各元件的电极的取出和各元件间的配线。
接着，如图28所示那样，在包含第1配线层2的整个表面形成第1层间绝缘膜6。作为层间绝缘膜6可以是单层的绝缘膜，但为了使在第1配线层2中已形成的第1配线2a、2b的凹凸平坦化，可以使用多层绝缘膜的层叠膜。在现有技术中，在包含第1配线层2的整个表面用等离子CVD法形成厚度约500nm的SiOx膜3，在SiOx膜3的凹部通过SOG(Spanon Glass)膜形成/蚀刻工序形成SOG膜4，并在SiOx膜3和SOG膜4上通过用CVD法形成厚度约450nm的SiOx膜5使第1层间绝缘膜6被形成。
所述SOG膜是用涂敷法(SOG)形成的硅氧化膜，也叫做涂敷硅氧化膜。SOG膜4由于用旋转涂层的简便方法(涂敷法)能形成，而且，通过表面张力能形成比被涂敷面的凸部更厚的凹部，因此对于平坦化是非常有效的绝缘膜。但是，若单独将SOG膜4作为层间绝缘膜6使用，那么通过渗出包含在SOG膜4本身中的极微量的水分等并与金属配线材料反应，有可能产生引起金属线的断线等问题。
为回避该问题，采用这样的技巧，即，当在SiOx膜3的整个表面形成了SOG膜4后，通过称做所谓蚀刻的技术在SOG膜4全部表面施行蚀刻，只在SiOx膜3的凹部残留SOG膜4并使表面平坦化，并在被平坦化的表面用CVD法形成SiOx膜5。因此，能够用SiOx膜3和SiOx膜5夹入SOG膜4，阻止来自SOG膜4的水分等的渗出。
接着，如图29所示那样，在第1层间绝缘膜6的规定位置形成开口部分6a。它是用于在第1配线层2中形成的配线相互之间的连接等，也称做通孔(Via Hole)。开口部分6a通过进行各向同性的绝缘膜蚀刻在台阶部分附加了规定的倾斜后，通过进行各向异性的绝缘膜蚀刻而被形成。
接着，如图30所示那样，通过在第1层间绝缘膜6上和开口部分6a内堆积第2配线层7，制成布线图案为规定的配线图案，形成第2配线7a、7b。在现有技术中，作为第2配线层7，例如采用厚度约150nm的TiW和厚度约1100nm的AlSi的层叠膜。
接着，如图31所示那样，形成保护膜8以便覆盖第2配线层7。保护膜8是用于在保护半导体集成电路的表面的同时，将用金凸起形成的区域垫片和用第2配线层7形成的第2配线7a、7b绝缘的膜。保护膜8采用层叠了等离子CVD法的SiOx膜和等离子CVD法的SiN膜的层叠膜。
接着，如图32所示那样，在保护膜8的规定位置形成开口部分9。开口部分9是用于采取第1配线2a、2b和第2配线7a、7b与外部的电连接的部分。
接着，如图33所示那样，作为缓冲当在基片上焊接形成了区域垫片的芯片时产生的应力的膜(以下称做冲击缓冲膜)，在保护膜8上和开口部分9内涂敷并堆积聚酰亚胺膜10。
接着，如图34所示那样，在聚酰亚胺膜10的规定位置形成开口部分11。该开口部分11也被形成以便在被保护膜8覆盖的第2配线层7的多条配线7a、7b中间只露出1条配线7a。另外，也在该场合，也加上各向同性的蚀刻条件，在开口部分11的内壁附加倾斜，如该图所示那样，被形成所谓“鸟嘴形状(Bird’s Beak)”。
开口的位置和面积包含使保护膜开口的区域，比保护膜的开口面积大，并且比在上部形成的金凸起13，即区域垫片的大小充分地减小。在涉及现有技术的区域垫片中，由于在区域垫片的下方和用第2配线层7形成的第2配线7a、7b的上方，该冲击缓冲材料是必要的，因此将该开口部分的大小大致设定为10μm×10μm左右。
接着，如图26所示那样，形成由阻挡金属12和金凸起13组成的焊片14以便覆盖保护膜8和聚酰亚胺膜10的开口部分9、10，而且，与被保护膜8覆盖的第2配线层7的多条配线7a、7b重叠。
具体地说，首先，使称做阻挡金属12的金属薄膜和金(Au)薄膜堆积。阻挡金属12的任务在于用来阻止例如象金(Au)那样构成区域垫片的主要的金属和构成配线的导电层的材料发生反应。另外，阻挡金属12也完成电镀法的区域垫片形成时的电极的任务。
接着，将阻挡金属12作为电极在规定位置形成规定厚度的金凸起13，即区域垫片。金凸起的尺寸变成比聚酰亚胺膜10的开口部分11的尺尺寸大。而且，将金凸起13本身作为掩模，通过除去不需要的部分的阻挡金属12形成焊片14。
在现有技术中，作为阻挡金属12使厚度250nm的TiW薄膜和厚度170nm的Au薄膜堆积，并将阻挡金属12的薄膜作为电极电镀厚约10μm的金(Au)，并将大小约35μm×50μm的金凸起13作为区域垫片形成。
但是，在上述特开2002-198374号公报中公布的2层配线构造的半导体装置中，在形成聚酰亚胺膜10的场合，在焊片14的形成位置涂敷并堆积聚酰亚胺的工序和在聚酰亚胺膜10的规定位置开口并设置开口部分11的工序至少是必要的。为此，尤其有必要追加光刻法工序和蚀刻工序，就会招致作业效率的下降和芯片成本的上升。
为回避上述问题，若假定没有形成聚酰亚胺膜10，就没有冲击缓冲材料，有可能通过COF(Chip on Film)等的安装时的应力，对焊片14下面的构成要素带来损伤。
另外，为了提高保护膜8和膜聚酰亚胺膜10的界面的粘着性，如图35(a)、(b)和图36所示那样，在上述公报中公布了在保护膜8中设置突出形状的凸部的构成。此处，所谓突出形状是指上部比底部更向外侧突出的形状。即，如图36所示那样，在基片面上若将沿着任意平行的方向(在图36的例子中与配线7b正交的方向)的凸部8b的最大外形尺寸假定为X，将沿着该方向的凸部8b的最下部的尺寸假定为Y，那么就叫做变成X＞Y的形状。
由此，由于在突出形状的凸部8b的缩颈部分8a中也堆积聚酰亚胺膜10，并且保护膜8的凸部8b和在缩颈部分8a中被形成的聚酰亚胺膜10a啮合，因此提高保护膜8和聚酰亚胺膜10的粘着性。
但是，突出形状的凸部8b在缩颈部分8a中膜厚变薄。因此，如图36和图37所示那样，当在半导体集成电路中形成金凸起13后，通过在进行COF等的安装时增加的应力能确认在保护膜8的多个缩颈部分8a中产生裂缝27。
这时，通过从外部经过裂缝27在第2配线7d等电路构成部分渗出水分，并且电流流过渗出的部分，就会使金属配线材料等腐蚀，最终将产生达到断线的时效恶化。
发明内容
本发明就是为解决上述的问题而形成的，其目的在于提供不招致作业效率的下降和芯片成本的上升，并能防止来自上方的应力引起的损伤的半导体装置及其制造方法。
为达到上述的目的，本发明的半导体装置，它具备形成了多条配线的导体层和在与该导体层的多条配线重叠的区域上被形成的焊片，其特征在于，所述配线的一部分与焊片接合，另一方面，在上述配线的其它部分和焊片之间形成绝缘性的保护膜，至少在与焊片重叠的区域内，所述保护膜桥接上述配线的其它部分中的相邻配线。
若依据上述的构成，那么通过相邻的配线上的保护膜相互之间架桥，配线上的保护膜的形状不是现有那样的突出形状，而变成桥接形状。突出形状的保护膜若从上方增加压力将变形使之向侧方向扩展。因此，应力将集中在保护膜的下部的缩颈部分并产生裂缝。
另一方面，桥接形状的保护膜即使从上方增加压力，由于与相邻的配线上的保护膜连接，因此难以向侧方向扩展。从而，通过将保护膜设定为桥接形状，在保护膜的下部难以产生裂缝。
另外，通过相邻的配线上的保护膜相互之间架桥，就会在架桥的部分的下面形成空孔(空隙)部分。因此，在将半导体电路安装在其它基体中时，即使应力从焊片移动到保护膜，由于所述空孔部分将作为空气弹簧(冲击缓冲材料)起作用，因此能够防止在保护膜的下面所形成的配线等构成要素受到损伤。
另外，由于象现有那样作为冲击缓冲材料没有必要设置聚酰亚胺膜，因此能够防止作业效率的下降和芯片成本的上升。
再者，若能得到上述的效果，那么配线上的保护膜的一部分与相邻的配线上的保护膜架桥就可以，没有必要全部架桥。
但是，在保护膜形成后，在形成用于使配线和焊片接合的开口部分的工序和形成焊片的工序中频繁地利用光刻法。在该场合，如上述那样，若空孔部分与外部连通，那么抗蚀剂(resist)材料就会进入空孔部分，在以后的热处理工序中，或者抗蚀剂材料从空孔部分飞散，或者气泡从空孔部分喷出，给半导体装置的制造带来恶劣影响。
与此相反，在上述的构成中，通过形成绝缘膜以便覆盖保护膜，将防止空孔部分与外部连通，其结果，能防止使半导体装置的制造遭受恶劣影响。
但是，本申请发明者们在进行了各种实验时发现，例如即使空孔部分与外部连通，在某种条件下，没有发生抗蚀剂材料的飞散和气泡的喷出。
因此，本发明的半导体装置，其特征在于，在上述的构成中，在上述保护膜架桥的区域，进行作为上述相邻的配线的间隔的配线间隔的最小值S1和/或上述架桥的长度L1的调整，以便抑制来自通过上述保护膜架桥形成的空孔部分的飞散和喷出。
若依据上述的构成，例如即使空孔部分与外部连通，也能够抑制抗蚀剂材料的飞散和气泡的喷出，并能够抑制对半导体装置的制造的恶劣影响。
此外，上述构成的半导体装置在适用于这样的半导体装置方面是有效的，在该半导体装置中，区域垫片的半导体装置，即上述导体层包括第2配线层，所述第2配线层形成在具有活性区域的半导体基片上，并且经由层间绝缘膜形成在第1配线层上，其中在所述活性区域内形成有半导体元件，且所述第一配线层与所述活性区域电连接，焊片被形成以便至少一部分与上述活性区域重叠。
另外，本发明的半导体装置的制造方法包含在基片上形成导体层的工序，在上述导体层上形成绝缘膜的工序，在上述绝缘膜上形成开口部分的工序，以及通过在上述绝缘膜上和上述开口部分内形成金属膜而形成焊片的工序，其特征在于，形成上述导体层的工序包含形成多条配线的工序，在上述导体层上形成绝缘膜的工序包含形成绝缘性的保护膜的工序，在形成上述保护膜的工序中，至少与上述焊片重叠的区域内的上述配线上的保护膜形成上述保护膜以便与相邻的配线上的保护膜架桥。
此处，形成保护膜以便使相邻的配线上的保护膜架桥能够通过适当地调整配线的间隔和保护膜的厚度来实现。
若依据上述的方法，那么通过形成保护膜的工序能够形成上述那样的桥接形状的保护膜。因此，在保护膜的下部难以产生裂缝。另外，由于在架桥的部分的下面会形成空孔部分，并且该空孔部分作为空气弹簧起作用，因此能够防止在保护膜的下面被形成的配线等构成要素受到损伤。另外，由于不需要在保护膜上作为冲击缓冲材料形成聚酰亚胺膜的工序，因此能够防止作业效率的下降和芯片成本的上升。
此外，若能得到上述的效果，那么使配线上的保护膜的一部分与相邻的配线上的保护膜架桥就可以，不需要使全部(保护膜)架桥。
而且，本发明的半导体装置的制造方法，其特征在于，在上述的方法中，为了抑制来自通过上述保护膜架桥所形成的空孔部分的飞散和喷出，形成上述多条配线的工序进行作为在上述保护膜架桥的区域中的上述相邻的配线间隔的配线间隔的最小值S1的调整并形成上述多条配线，而且/或者，形成上述保护膜的工序进行架桥的长度L1的调整并形成上述保护膜。
若依据上述的方法，如上述那样，通过进行配线间隔的最小值S1的调整和/或架桥的长度L1的调整，例如即使空孔部分与外部连通，也能抑制来自空孔部分的飞散和喷出，并能够抑制对半导体装置的制造的恶劣影响。
另外，上述构成的半导体装置的制造方法在适用于这样的半导体装置的制造方法方面是有效的，就是说，区域垫片的半导体装置，即上述导体层是在具有作为形成半导体元件的区域的活性区域的半导体基片上被形成，并且在与上述活性区域电连接的第1配线层上经由层间绝缘膜被形成的第2配线层，焊片被形成以便至少一部分与与上述活性区域重叠。
本发明的其它目的、特征、和优点通过以下所示的记载将会充分地理解。另外，本发明的优点用参照附图的以下说明将会明白。
附图说明
图1是表示作为本发明的一个实施形态的半导体装置中的半导体集成电路的概略构成的断面图。
图2是表示在上述半导体集成电路中相邻的第2配线上的保护膜进行架桥的状态的断面图。
图3是用于说明上述半导体集成电路的制造工序的图，并且是表示第1配线层的形成工序结束后的概略构成的断面图。
图4是用于说明上述制造工序的图，并且是表示层间绝缘膜的形成工序结束后的概略构成的断面图。
图5是用于说明上述制造工序的图，并且是表示对于层间绝缘膜的开口部分的形成工序结束后的概略构成的断面图。
图6是用于说明上述制造工序的图，并且是表示第2配线层的形成工序结束后的概略构成的断面图。
图7是用于说明上述制造工序的图，并且是表示保护膜的形成工序结束后的概略构成的断面图。
图8是用于说明上述制造工序的图，并且是表示绝缘膜的形成工序结束后的概略构成的断面图。
图9是用于说明上述制造工序的图，并且是表示对于绝缘膜的开口部分的形成工序结束后的概略构成的断面图。
图10是用于说明上述制造工序的图，并且是表示对于保护膜的开口部分的形成工序结束后的概略构成的断面图。
图11是表示在上述半导体集成电路中，在保护膜上没有形成绝缘膜的场合的概略构成的断面图。
图12是模式地表示图11所示的半导体集成电路中的配线情况的概略平面图。
图13(a)是表示在图12所示的配线上形成保护膜时的情况的图，并且是图12的A-A’线的向视断面图。
图13(b)是表示在图12所示的配线上形成保护膜时的情况的图，并且是图12的B-B’线的向视断面图。
图14是图12的A-A’线的向视断面图，并且表示在保护膜上再形成聚酰亚胺膜时的情况。
图15是表示作为本发明的其它实施形态的半导体装置中的半导体集成电路的概略构成断面图。
图16(a)是表示作为本发明的又一个其它的实施形态的半导体装置中的半导体集成电路的概略构成的图，并且是模式地表示所述半导体集成电路中配线情况的概略平面图。
图16(b)是表示所述半导体集成电路的概略构成的图，并且是图16(a)的C-C’线的向视断面图。
图17是表示作为本发明的其它实施形态的半导体装置中的半导体集成电路的概略构成的断面图。
图18是用于说明上述半导体集成电路的制造工序的图，并且是表示对于保护膜的开口部分的形成工序结束后的概略构成的断面图。
图19是用于说明上述半导体集成电路的制造工序的图，并且是表示金凸起的形成工序结束后的概略构成的断面图。
图20是模式地表示在实验中被使用的、相邻配线的配线图案的一例的概略平面图。
图21的上层是用表形式表示实验结果的图，下层是用表形式表示在上层记载的图形的意义的图。
图22是模式地表示在上述半导体集成电路的配线中被使用的配线图案的其它例子的概略平面图。
图23是模式地表示在上述半导体集成电路的配线中被使用的配线图案的又一个其它例子的概略平面图。
图24是模式地表示在上述半导体集成电路的配线中被使用的配线图案的又一个其它例子的概略平面图。
图25是模式地表示在上述半导体集成电路的配线中被使用的配线图案的其它例子的概略平面图。
图26是表示现有的半导体装置一例中的半导体集成电路的概略构成的断面图。
图27是用于说明上述半导体集成电路的制造工序的图，并且是表示第1配线层的形成工序结束后的概略构成的断面图。
图28是用于说明上述半导体集成电路的制造工序的图，并且是表示层间绝缘膜的形成工序结束后的概略构成的断面图。
图29是用于说明上述半导体集成电路的制造工序的图，并且是表示对于层间绝缘膜的开口部分的形成工序结束后的概略构成的断面图。
图30是用于说明上述半导体集成电路的制造工序的图，并且是表示第2配线层的形成工序结束后的概略构成的断面图。
图31是用于说明上述半导体集成电路的制造工序的图，并且是表示保护膜的形成工序结束后的概略构成的断面图。
图32是用于说明上述半导体集成电路的制造工序的图，并且是表示对于保护膜的开口部分的形成工序结束后的概略构成的断面图。
图33是用于说明上述半导体集成电路的制造工序的图，并且是表示冲击缓冲膜的形成工序结束后的概略构成的断面图。
图34是用于说明上述半导体集成电路的制造工序的图，并且是表示对于冲击缓冲膜的开口部分的形成工序结束后的概略构成的断面图。
图35(a)是表示现有的半导体装置的其它一例的半导体集成电路的概略的图，并且是模式地表示所述半导体集成电路中的配线情况的概略平面图。
图35(b)是表示现有的半导体装置的其它一例中的半导体集成电路的概略的图，并且是图35(a)的D-D’线的向视断面图。
图36是放大表示图35(a)(b)的半导体集成电路中的保护膜变成突起形状的凸部附近的部分断面图。
图37是表示在图36所示的保护膜上形成并安装焊片后的概略构成的断面图。
具体实施方式
(实施形态1)
关于本发明的实施的一个形态，若根据图1～图11说明，象以下那样。此外，关于与现有相同的构成将附加同一符号。
以下，作为本发明的半导体装置的实施的一个形态，以具有在硅(Si)基片上所形成的MOS晶体管的半导体集成电路为例详细地进行说明。但是，在本发明中，构成半导体基片的半导体材料、在半导体基片上所形成的半导体元件的种类及其组合没有特别限制。此外，在本申请说明书中，将形成半导体元件的半导体基片上的区域叫做活性区域。
图1是在作为涉及本发明的半导体装置的一个实施形态的半导体集成电路中对应一个半导体元件的部分的概略断面图。在以下的说明中，将说明关于对应一个半导体元件的部分。
本实施形态的半导体集成电路，如图1所示那样，具备：具有作为形成半导体元件20的区域的活性区域的硅基片(半导体基片)1；在硅基片1上被形成，并与上述活性区域电连接的第1配线层2；在第1配线层2上经由层间绝缘膜6被形成的第2配线层7；以及在至少一部分与上述活性区域重叠的位置(活性区域的上方)被形成的、用于与外部电连接的焊片14。
本实施形态的半导体元件20是MOS晶体管。半导体元件20由以下部分组成，它们是：在硅基片1的表层被形成的、作为源极区域而起作用的杂质扩散层1a；作为漏极区域起作用的杂质扩散层1b；在杂质扩散层1a、1b上被形成的氧化膜(用于减小在向源极区域、漏极区域的离子注入时的损伤的膜)26、26；在硅基片1上被形成的栅极绝缘膜21；多晶硅栅电极22；以及在多晶硅栅电极22的侧面所形成的侧壁保护膜23。
在上述构成的半导体元件20中，硅基片1中的杂质扩散层1a、1b之间的区域作为沟道区域起作用。因此，在本实施形态的硅基片1中，杂质扩散层1a、1b和它们之间的沟道区域已变成活性区域。另外，在硅基片1中的半导体元件20所形成的区域(活性区域)以外的区域已变成用于半导体元件20和其它半导体元件的电分离(隔离)的元件分绝缘膜24、24所形成的元件分离区域。
在硅基片1中，在活性区域中所形成的半导体元件20上和在元件分离区域中所形成的元件分离绝缘膜24、24上形成规定厚度的绝缘膜25。另外，在绝缘膜25的规定位置(对应于杂质扩散层1a、1b的位置)将用于电连接第1配线层2和杂质扩散层1a、1b的接触孔开口。
第1配线层2通过由铝等导体组成的单层或多层的导电膜被形成。第1配线层2由在绝缘膜25上被形成的多条配线2a、2b组成，配线2a经过上述接触孔在电路上与杂质扩散层1b连接，配线2a经过上述接触孔在电路上与杂质扩散层1b连接。
在第1配线层2上，用单层或多层的绝缘膜形成用于使第1配线层2和第2配线层7绝缘的层间绝缘膜6，在层间绝缘膜6中设置了用于在电路上连接第1配线层2和第2配线层7的通孔。
在该场合，层间绝缘膜6具有使表面平坦化的功能。作为层间绝缘膜6可以是单层的绝缘膜，但在本实施形态中，根据覆盖用第1导电膜形成的第1配线层2的凹凸并能使表面平坦化的优点，采用层叠了多层绝缘膜的层叠膜。
第2配线层7也与第1配线层2相同，通过由铝等导体组成的单层或多层导电膜被形成。第2配线层7具有多条在与焊片14重叠的区域(焊片14的下方区域)内相互绝缘的第2配线7。另外，第2配线层7的一部分经过层间绝缘膜6的通孔与第1配线层2的一部分连接。
此外，在本申请中，在区别各自的第2配线的场合，决定如图6所示那样，对与焊片14连接的第2配线附加符号7a，对虽然与焊片是非连接但与焊片14重叠的区域内被形成的第2配线附加符号7b，对其它配线附加符号7c。
以上的构成是与上述现有的半导体装置中的半导体集成电路的构成相同的构成。
在第2配线层7上，形成保护膜8。在本实施形态中，如图2所示那样，在相邻的第2配线7b、7b上，在架桥的状态下形成保护膜8。因此，在相邻的第2配线7b、7b之间就会不是全部用保护膜8的材料填充，而是在一部分中形成空孔部分16。
因此，在COF等安装等的芯片安装时即使应力移动到保护膜8，由于空孔部分16作为空气弹簧而起作用，因此能够防止保护膜8下面的半导体元件20、第1配线层2、以及第2配线层7的损伤。另外，在本实施形态中，由于作为冲击缓冲材料没有必要设置聚酰亚胺膜10，因此能够防止作业效率的降低和芯片成本的上升。
另外，在本实施形态中，将第2配线层7上的保护膜8不是设定为现有那样的突起形状，而是设定为桥接形状。在突起形状的场合，若压力从上方移动，由于被压碎，向左右方向扩展，因此凹部中的保护膜8的弯曲角度变小，产生裂缝。另一方面，在桥接形状的场合，即使压力从上方移动，也难以向左右方向扩展，所以，凹部中的保护膜的弯曲角度难以变小，很难产生裂缝。
下面，根据图3～图10说明上述的半导体集成电路的制造方法。此外，图3～图10表示半导体集成电路的制造工序。首先，如图3所示那样，在硅(Si)基片1的一个主要表面(以下将该主要表面只称做表面)上按照在半导体集成电路的制造中通常使用的次序形成MOS晶体管等元件20。
接着，在硅基片1的所述整个表面用CVD法将绝缘膜25堆积成规定的厚度。因此，活性区域通过绝缘膜25被覆盖。接着，在绝缘膜25的规定位置使接触孔开口。开口的工序，例如，使用光刻法工序、绝缘膜的蚀刻工序等，并在半导体集成电路的制造工序中通常所使用的条件下被进行。
接着，如图3所示那样，在形成绝缘膜25和开口的整个表面使用于形成第1层配线的第1配线层2堆积。作为该第1配线层2利用单层金属薄膜、或者金属的层叠膜。另外，可以是使电阻率变小的半导体薄膜和金属的层叠膜。在本实施形态中，采用厚度约310nm的TiW薄膜和厚度约600nm的AlSi薄膜的层叠膜。接着，将第1配线层2加工成规定的形状，形成第1层配线2a、2b。因此，能进行向对来自各元件的电极的取出和各元件之间的配线。
接着，如图4所示那样，在包含第1配线层2的整个基片表面形成第1层间绝缘膜6。作为层间绝缘膜6，可以是单层的绝缘膜，但为了使在第1配线层2中形成的第1配线2a、2b的凹凸平坦化，可以使用多层绝缘膜的层叠膜。在本实施形态中，通过在包含第1配线层2的整个表面用等离子CVD法形成厚度约500nm的SiOx膜3，在SiOx膜3的凹部用SOG膜形成/蚀刻工序形成SOG膜4，在SiOx膜3和SOG膜4上用CVD法形成厚度约450nm的SiOx膜5，形成第1层间绝缘膜6。
所述SOG膜4是用涂敷法(SOG：Spain on Glass)形成的硅氧化膜，也叫做涂敷硅氧化膜。SOG膜4由于能够用旋转敷层的简便方法(涂敷法)形成，而且，依靠表面张力能够形成比被涂敷面的凸部厚的凹部，因此对于平坦化是非常有效的绝缘膜。但是，若单独将SOG膜4作为层间绝缘膜6使用，那么通过被包含在SOG膜4本身的极微量的水分等渗出并与金属配线材料起反应，就有可能产生引起金属线的断线等问题。
为回避该问题，采用这样的方法，即，在SiOx膜3的整个面上形成SOG膜4后，用称做所谓蚀刻的技术在SOG膜4整个面上施行蚀刻，只在SiOx膜3的凹部残留SOG膜4并使表面平坦化，在被平坦化的表面用CVD法形成SiOx膜5。因此，能够用SiOx膜3和SiOx膜5夹入SOG膜4，阻止来自SOG膜4的水分等的渗出。
接着，如图5所示那样，在第1层间绝缘膜6的规定位置形成开口部分(通孔)6a。在形成开口部分6a的工序中，采用通常的光刻法工序和通常的绝缘膜蚀刻工序。但是，若开口部分6a的上端周边是陡峭的，即，从层间绝缘膜6的表面向开口部分6a的侧面的倾斜的变化是急剧的，那么以后形成的第2配线层7中的第2配线在开口部分6a的上端将有断线之虞。
因此，希望通过组合多层绝缘膜蚀刻条件，在开口部分6a的上端附加倾斜。此外，图中没有示出，但即使在本实施形态中，在设置开口部分6a的位置，首先通过进行各向同性的绝缘膜蚀刻附加了规定的倾斜后，进行各向异性的绝缘膜蚀刻也形成开口部分6a。
接着，如图6所示那样，通过在第1层间绝缘膜6上和开口部分6a内堆积导电性材料形成第2配线层7，通过制作布线图案为规定的配线图案形成第2配线7a～7c。在本实施形态中，作为第2配线层7例如采用厚度约150nm的TiW和厚度约1100nm的AlSi的层叠膜。
接着，如图7所示那样，形成保护膜8以便覆盖第2配线层7。保护膜8是用于在保护半导体集成电路的表面的同时，将用金凸起形成的区域垫片和在第2配线层7中形成的第2配线7a～7c绝缘的膜。作为保护膜8，适合致密性高的绝缘膜，例如氮化膜等。
在本实施形态中，通过调整第2配线7b、7b相互之间的间隔和保护膜8的厚度，如图2所示那样，在架桥状态下形成相邻的第2配线7b、7b上的保护膜8。因此，就会在相邻的第2配线7b、7b之间不是全部用保护膜8的材料填充，而是在一部分中形成空孔部分16。
此外，保护膜8由于用等离子CVD法形成，因此若保护膜8的膜厚薄，那么因将区域垫片，即形成焊片的芯片焊接在基片上时的压力等的应力，将有产生图36和图37所示那样的裂缝之虞。因此，希望保护膜8的膜厚L是约1μm以上。
另外，虽然也依存保护膜8的膜厚，但若第2配线的间隔过宽，那么在架桥状态下形成相邻的第2配线7b、7b上的保护膜将变得困难。为此，在保护膜8的膜厚L约1μm的场合，希望第2配线7b、7b的间隔是约1.0μm以下。在实施例中，将第2配线7b、7b的间隔设定为约0.8μm，将保护膜8设定为层叠了用等离子CVD法形成的膜厚约400nm的SiOx膜和用CVD法形成的膜厚约720nm的SiN膜的层叠膜。
接着，如图8所示那样，形成绝缘膜15以便覆盖在架桥状态下形成的保护膜8。希望绝缘膜15在使保护膜8的凹凸平坦化的同时，为了比现有的聚酰亚胺膜10(参照图26)更简便地形成，用旋转敷层的简便方法形成。另外，为防止热膨胀引起的损坏，希望绝缘膜15的热膨胀率比保护膜8更小。作为满足以上条件的绝缘膜15的例子能举出SOG膜。
接着，为了露出与焊片14连接的第2配线7a，如图9所示那样，在绝缘膜15的规定位置设置开口部分17，同时，如图10所示那样，在露出在该开口部分17内的保护膜8的规定位置设置开口部分9。
由此，由于绝缘膜15的开口部分17的区域包含保护膜8的开口部分9的区域，因此绝缘膜15的开口部分17的开口面积比保护膜8的开口部分的开口面积能够更加扩大。
另外，由于保护膜8和绝缘膜15能够用大致相同的装置和气体系列进行蚀刻，因此在形成了保护膜8和绝缘膜15后设置开口部分17、9。由此，与在保护膜8的形成后设置开口部分9，在绝缘膜15形成后设置开口部分17的场合比较，能够减少设置开口部分的工序。
此外，如上述那样，希望使开口部分的上端倾斜。为此，在本实施形态中，在设置开口部分17、9的位置，首先在通过进行湿法蚀刻的各向同性的绝缘膜蚀刻附加了规定的倾斜后，进行各向异性的绝缘膜蚀刻，形成开口部分17、9。
除通过使开口部分17、9的上端倾斜，防止上述那样的电路断开的效果外，还能得到以下那样的效果。即，如图1所示那样，由于能够使在以后的工序中所形成的焊片(区域垫片)14的上面的凹面缓和，因此能够防止在将焊片14的上面连接到外部端子的场合的接触电阻的增大。
接着，如图1所示那样，形成由阻挡金属12和金凸起13组成的焊片14，以便覆盖保护膜8和绝缘膜15的开口部分9、17，而且，与用保护膜8覆盖的第2配线层7的多条配线7a、7b重叠。
详细地说，首先，使称做阻挡金属12的金属薄膜和金(Au)薄膜堆积。阻挡金属12的任务在于用来阻止使象金(Au)那样构成区域垫片的主要的金属和构成配线的导电层的材料进行反应。另外，阻挡金属12也完成作为电镀法的区域垫片形成时的电极的任务。
接着，将阻挡金属12作为电极在规定位置形成规定厚度的金凸起13、即区域垫片。金凸起的尺寸比绝缘膜15的开口部分17的尺寸变大。而且，将金凸起13本身作为掩模，通过除去不需要的部分的阻挡金属12能形成焊片14，并制造如图1所示的半导体集成电路。
此外，在实施例中，作为阻挡金属12使厚度250nm的TiW薄膜和厚度170nm的Au薄膜堆积，将阻挡金属12的薄膜作为电极电镀厚度约10μm的金(Au)，并将大小约35μm×50μm的金凸起13作为区域垫片而形成。
因此，若依据上述的制造方法，由于通过形成保护膜8的工序形成桥接形状的保护膜，因此，如上述那样，在保护膜8的下部难以产生裂缝27。另外，在架桥的部分的下面就会形成空孔部分16，由于将该空孔部分16作为空气弹簧起作用，因此能够防止在保护膜的下面所形成的配线等构成要素受到损伤。另外，由于不需要在保护膜8上作为冲击缓冲材料形成聚酰亚胺膜10的工序，因此能够防止作业效率的降低和芯片成本的上升。
此外，在本实施形态中，在保护膜8上形成了绝缘膜15，但如图11所示那样，也能够在保护膜8上不形成绝缘膜15，而直接形成焊片14。但是在该场合，能产生以下的问题。
如图2所示那样，在相邻的第2配线7c、7c之间形成空孔部分16。如图示那样，空孔部分16由于基本上变成周围用保护膜8包围的构造，因此与外部没有连通。但是，也有时候通过第2配线7b、7c的设计存在一部分用保护膜8覆盖的空孔部分(以下，将该空孔部分称做“空隙开放部分”)。
图12表示存在空隙开放部分28的场合的第2配线7c、7c的设计的一例。当在该图所示那样的第2配线中形成保护膜的场合，在隅角部分以外，如图13(b)所示那样，由于相邻的第2配线7c、7c上的保护膜架桥，因此在架桥部分的正下面形成周围用保护膜8包围的空孔部分16。
另一方面，在隅角部分，由于相邻的第2配线7c、7c的间隔变宽，因此如图13(a)所示那样，相邻的第2配线7c、7c上的保护膜8没有架桥，从而，在相邻的第2配线7c、7c之间就会形成上部开口了的空隙开放部分28。若存在空隙开放部分28，那么空孔部分16就会经由空隙开放部分28与外部连通。
在该场合，在保护膜8形成后，当为了形成保护膜8的开口部分9进行了光刻法时，抗蚀剂(resist)材料就会从空隙开放部分28进入空孔部分16。而且，在以后的热处理工序、例如抗蚀剂硬化工序(后烘焙(postbake))中，有通过由空气的膨胀和有机材料的气化产生的气泡使抗蚀剂材料从空隙开放部分28飞散，必要的区域的保护膜8脱落之虞，并有使保护膜8的耐湿性恶化之虞。
而且，有光抗蚀剂层的一部分剥离，抗蚀剂图案变化，开口部分9变成不是所希望的形状之虞。另外，有飞散的抗蚀剂材料使设备污染，或附着在焊片14的形成区域，降低保护膜8和焊片14的粘着强度之虞。此外，有为了形成焊片14的金凸起13在进行了光刻法时也产生同样的问题之虞。
另外，作为安装时的表面保护，在形成PIQ(polyimide resin：聚酰亚胺膜)10的场合，通过形成PIQ的工序内的热处理，例如PIQ硬化工序中的热处理，如图14所示那样，有从空隙开放部分28喷出气泡，使PIQ飞散之虞。
另外，在形成阻挡金属12时的热处理中，有通过气泡从空隙开放部分28喷出，并且该气泡喷出到外部污染设备，或通过所述气泡附着在阻挡金属12上使保护膜8和阻挡金属12的粘着强度恶化之虞。
因此，为了回避以上的问题，希望在保护膜8上形成绝缘膜15以便覆盖保护膜8。由此，由于空隙开放部分28也被绝缘膜15覆盖，因此使空孔部分16不与外部连通，能够回避上述的问题。
[实施形态2]
下面，若根据图15说明关于本发明的其它实施形态，那么就象以下那样。图15表示作为本实施形态的半导体装置中的半导体集成电路的概略构成。
本实施形态的半导体集成电路与图1所示的半导体集成电路比较，不同点是形成CVD法的氧化膜30(以下，简称“CVD氧化膜30”)，代替作为绝缘膜形成SOG膜15，其他的构成相同。此外，在具有与上述实施形态中说明的构成相同的功能的构成中，附加同一符号，并省略其说明。
在上述实施形态中，作为用于覆盖空隙开放部分28的绝缘膜形成SOG膜15。但是，SOG膜15是多孔(多孔性)的膜，而且，由于水分的含量多，因此在作为下面的工序的凸起形成工序、即形成焊片14的工序中能产生以下问题。
象上述那样，在形成焊片14的工序中，首先，形成是了金属(TiW)12。阻挡金属12的形成通过在高真空下的溅射被进行。这时，由于水蒸气从SOG膜15流出到外部，因此降低溅射装置的真空度。为此，在溅射中直到达到必要的真空度就会花费时间。
另外，在形成阻挡金属12之前，为了降低而且使阻挡金属12和第2配线7a的接触电阻稳定化，用Ar气体等进行第2配线7a的溅射蚀刻。
这时，由于使SOG膜15的表面也被Ar离子撞击并被蚀刻，成为设备灰尘的原因。即，被蚀刻的SOG附着在晶片上，并以它为核生长溅射膜。若该溅射膜残留在晶片上，那么将变成在安装时使2条引线短路的原因。
另外，通过被蚀刻，SOG膜15将变脆，在焊片14形成后的安装时，对安装引起的压力将容易产生裂缝。
而且，SOG膜15用涂敷法被形成，但在涂敷法中除涂敷SOG工序外，还需要用于除去溶剂的热处理工序和蚀刻工序，因此工序个数增多。
对于以上的问题，在本实施形态中，形成CVD氧化膜30，代替用涂敷法形成SOG膜15。CVD氧化膜30使用众所周知的常压CVD装置，用1μm的膜厚在整个表面被形成以便覆盖保护膜8。此外，由于用常压CVD法形成CVD氧化膜30，因此在CVD氧化膜30中，希望包含B(硼)和P(磷)的至少一方。
CVD氧化膜30与SOG膜15比较，致密而且水分含量少。为此，在通过溅射形成阻挡金属12时，由于能减轻溅射装置的真空度的下降，因此能够快速地进行阻挡金属12的形成。
另外，在阻挡金属12的形成前所进行的溅射蚀刻中，由于能够抑制CVD氧化膜30的蚀刻量，因此在能够减少设备灰尘的同时，对于安装的压力难以产生裂缝。
另外，CVD法与涂敷法比较，由于能形成蚀刻速率稳定的膜，因此不需要蚀刻工序的薄膜化，并能够减少制造工序个数。此外，为了在CVD氧化膜30上良好地形成焊片14，在CVD氧化膜30形成后，在进行CVD氧化膜30的平坦化处理后，可以进行焊片14的形成。
而且，通过将CVD氧化膜30设定为包含B(硼)和P(磷)的至少一方的氧化膜，能够用常压CVD法形成CVD氧化膜30。常压CVD法由于比真空CVD法成膜速度(deposition rate)快，因此能够非常适合大量生产，并降低制造成本。
[实施形态3]
下面，若根据图16(a)(b)说明关于本发明的其它实施形态，那么就象以下那样。图16(a)(b)表示作为本实施形态的半导体装置中的半导体集成电路的概略构成。
本实施形态的半导体集成电路不同之点是在图1所示的半导体集成电路的第2配线7a、7c中追加了空配线7d，其它的构成相同。此外，在具有与在上述实施形态中已说明的构成相同的功能的构成中，附加同一符号，并省略其说明。
如上述那样，若相邻的第2配线7b、7b的间隔宽，那么在相邻的第2配线7b、7b上所形成的保护膜8没有架桥，变成与现有相同的突起形状。
为回避这种情况，在本实施形态中，如图16(a)(b)所示那样，在与第2配线7中的焊片14重叠的区域内，除参与设备动作的第2配线7a、7b外，还配备没有参与设备动作(半导体元件20的动作和未图示的其它半导体元件等的外部装置的动作)的空配线7d。
若依据上述的构成，在形成了包含空配线7c的第2配线层7后，在形成了保护膜8时，就会不仅相邻的第2配线7b、7b上的保护膜8架桥，而且相邻的空配线7d、7d上的保护膜8也架桥，以及相邻的第2配线7d和空配线7d、7d上的保护膜8也架桥。
因此，通过具有空配线7d，就能够使在至少焊片14所形成的区域中被形成的大致全部保护膜8变成桥接形状，作为从焊片14移动到保护膜8的应力的冲击缓冲材料能够确实地发挥作用。
[实施形态4]
下面，若根据图17～图25说明关于本发明的其它实施形态，那么就象以下那样。图17表示作为本实施形态的半导体装置中的半导体集成电路的概略构成。
本实施形态的半导体集成电路与图1和图15所示的半导体集成电路比较，不同之点是省略了绝缘膜15、30，在保护膜8上直接形成焊片14，以及虽然没有被图示，但为了抑制或防止抗蚀剂材料从空隙开放部分28飞散，象按照规定的条件那样变更第2配线7a～7c的配线图案，其它构成相同。此外，在具有与在上述实施形态中已说明的构成相同的功能的构成中，附加同一符号，并省略其说明。
接着，根据图18和图19说明关于上述的半导体集成电路的制造方法。此外，在形成保护膜的工序之前，由于与图3～图7所示的制造工序相同，因此省略其说明。此外，在形成图6所示的第2配线层7的工序中，本实施形态就会使配线图案与上述的实施形态不同，但制造工序本身是相同的。
在如图7所示那样形成了保护膜8以后，如图18所示那样，为了使与焊片14连接的第2配线7a露出，通过光刻法和蚀刻形成保护膜8的开口部分9。即，通过抗蚀剂涂敷工序、曝光工序、以及显像工序形成具有开口部分41的光抗蚀剂层40，并通过蚀刻在开口部分41的底部露出的保护膜8形成开口部分9。
在本实施形态中，因为省略了覆盖保护膜8的绝缘膜15、30，所以如上述那样有时存在与外部连通的空孔部分16。在该场合，当在抗蚀剂涂敷工序中形成光抗蚀剂层40时，抗蚀剂材料就会从空隙开放部分28进入空孔部分16。这时，已进入的抗蚀剂材料在以后的热处理工序中有从空隙开放部分28飞散之虞。另外，在以后的热处理工序中，有通过空气的膨胀和有机材料的气化气泡从空孔部分16喷出，并产生光抗蚀剂层40的膨胀和损坏之虞。
接着，如图19所示那样，剥离光抗蚀剂层40，层叠阻挡金属12，之后，通过光刻法和电镀法在包含开口部分9的区域形成金凸起13。即，通过抗蚀剂涂敷工序、曝光工序、以及显像工序，在包含开口部分的区域形成具有开口部分43的抗蚀剂层42，并通过将阻挡金属12作为电极进行金析出(电镀)，在开口部分43层叠金凸起13。
如上述那样，在本实施形态中，当在抗蚀剂涂敷工序中形成光抗蚀剂层42时，抗蚀剂材料就会从空隙开放部分28进入空孔部分16。这时，已进入的抗蚀剂材料在以后的热处理工序中有从空隙开放部分28飞散之虞。另外，在热处理工序中，有通过空气的膨胀和有机材料的气化气泡从空孔部分16喷出，产生光抗蚀剂层42的膨胀和损坏之虞。
而且，将金凸起13作为掩模，通过除去光抗蚀剂层42和不需要的部分的阻挡金属，形成焊片14，并形成图17所示的半导体集成电路。
象以上那样，在光抗蚀剂层40、42的形成工序中，抗蚀剂材料从空隙开放部分28进入空孔部分16，在用于使光抗蚀剂层40、42硬化的热处理工序中，抗蚀剂材料从空孔部分16飞散到外部，或气泡从空孔部分16喷出，结果使半导体装置的制造遭受恶劣影响。
对于该问题，本申请发明者们对第2配线7的配线图案作了各种变更，进行了调查抗蚀剂材料从空孔部分16飞散的状况的实验。图20表示在该实验中所使用的配线图案的一例。
如图示那样，在该实验中，通过将相邻的第2配线7、7的间隔变窄或变宽，有意图地形成相邻的第2配线7、7上的保护膜8架桥的区域和没有架桥的区域。另外，在该实验中，变更了空隙开放部分28的间隔，即，相邻的第2配线7、7上的保护膜8架桥的区域中的架桥的长度L1，以及作为在该区域中的相邻的第2配线7、7的间隔的配线间隔的最小值S1。
图21的上层表格表示将保护膜的厚度t设定为1.2μm进行了上述实验的结果。另外，在该图的下层表示在上层记载的○符号、△符号和×符号的各自的意义。
即，○符号意味着抗蚀剂材料的飞散和光抗蚀剂层40、42的膨胀任何一方都没有产生。另外，△符号意味着没有产生抗蚀剂材料的飞散，但产生了光抗蚀剂层40、42的膨胀。然后，×符号意味着抗蚀剂材料的飞散和光抗蚀剂层40、42的膨胀任何一方都产生了。
若参照图21就能够理解，为了使抗蚀剂材料的飞散不产生，使配线间隔的最小值S1是1.8μm以上或架桥的长度L1是900μm以下，或者，配线间隔的最小值S1是1.2μm以上而不足1.8μm，而且架桥的长度L1是1400μm以下的条件满足就可以。而且，能够理解，为了使抗蚀剂材料的飞散和光抗蚀剂层40、42的膨胀的任何一方都不产生，使配线间隔的最小值S1是1.8μm以上，或架桥的长度L1是400μm以下的条件满足就可以。
此外，上述配线间隔的最小值S1有必要变成比没有发生架桥的配线间隔的最小值小也无妨。该架桥没有发生的配线间隔的最小值在理论上相当于保护膜的厚度t的2倍。
接着，如图20那样，根据图22～图25说明用于有意图地形成相邻的第2配线7、7上的保护膜8架桥的区域和没有架桥的区域的配线图案的例子。
在图22所示的配线图案中，相邻的第2配线7b、7b的双方在长度方向，在规定周期内两侧变成中间变细的形状。在该场合，在中间变细的部分，相邻的第2配线7b、7b的间隔变宽，形成保护膜8没有架桥的空隙开放部分28。
因此，通过适当调整中间变细的部分所形成的长度方向的周期和中间没有变细的部分中的相邻的第2配线7b、7b的间隔，能够形成满足上述条件那样的相邻的第2配线7b、7b。例如若将中间变细的部分所形成的长度方向的周期设定为400μm，那么由于架桥的长度L1变得比400μm小，因此能够防止抗蚀剂材料的飞散和光抗蚀剂层40、42的膨胀的发生，并能够防止使半导体装置的制造遭受恶劣影响。
在图23所示的配线图案中，相邻的第2配线7、7b的一方，在长度方向，在规定周期内与另一方对向的一侧变成中间变细的形状。在该场合，在中间变细的部分，相邻的第2配线7b、7b的间隔变宽，形成空隙开放部分28。这样，既能够只使相邻的第2配线7b、7b的一方变成中间变细的形状，而且，又能够只使对向的一侧变成中间变细的形状。
在图24所示的配线图案中，相邻的第2配线7b、7b的一方，在长度方向，在规定周期内，在与另一方对向的一侧和相反一侧变成弯曲的形状。在该场合，在弯曲的部分，相邻的第2配线7b、7b的间隔变宽，形成空隙开放部分28。
因此，通过适当调整弯曲的部分被形成的长度方向的周期和没有弯曲的部分中的相邻的第2配线7b、7b的间隔，能够形成满足上述条件那样的相邻的第2配线7b、7b。此外，与上述相同，相邻的第2配线7b、7b的双方在长度方向，在规定周期内，在相互对向的一侧和相反一侧也能够设定为弯曲的形状。
在图25所示的配线图案中，全部相邻的3条第2配线7b、7b、7b在长度方向，在规定周期内变成偏移到一方的一侧的形状。即使在该场合，如图12和图13(a)(b)所示那样，在偏移途中的弯曲的部分中相邻的第2配线7b、7b的间隔变宽，形成空隙开放部分28。同样，在返回原状途中的弯曲部分中，相邻的第2配线7b、7b的间隔变宽，形成空隙开放部分28。
因此，适当调整偏移的长度方向的周期和相邻的第2配线7b、7b的间隔，能够形成满足上述条件那样的第2配线7b、7b、7b。
此外，如图25所示那样，为了维持配线彼此之间的间隔，希望从弯曲的一侧依次错开并弯曲下去。另外，也能够使图20、22、23所示的配线图案的形状适用于图25所示那样的3条以上的第2配线7。
因此，本实施形态的半导体装置通过将第2配线7的配线图案变更成适当的形状，能够防止来自空孔部分16的气泡喷出引起的光抗蚀剂层40、42的膨胀。其结果，能够抑制对与外部连通的空孔部分16的半导体装置的制造的恶劣影响。
另外，通过将第2配线7的配线图案再变更成适当的形状，能够防止抗蚀剂材料从空孔部分16飞散。其结果，能够防止对与外部连通的空孔部分16的半导体装置的制造的恶劣影响。
另外，由于没有必要形成覆盖保护膜8的绝缘膜15、30，因此半导体装置的制造工序被简化，并能提高生产率和降低成本。
此外，在图22～图25所示的第2配线7b中，在焊片14被形成的区域没有变更配线图案。但是，当在保护膜8上形成开口部分9的工序中利用光刻法的场合，在焊片14被形成的区域也形成光抗蚀剂层40。为此，对来自空孔部分16的抗蚀剂材料的飞散和气泡的喷出的半导体装置的制造有产生恶劣影响之虞。因此，焊片14被形成的区域象满足上述条件那样也可以变更第2配线7的配线图案。
但是，根据近来的集成电路的微细化倾向，焊片14所形成的区域也有被缩小的倾向，该区域的一边变成400μm以上通常已没有可能。为此，例如即使利用光刻法，在焊片14所形成的区域也难以产生抗蚀剂材料的飞散和气泡的喷出。
因此，在焊片14所形成的区域，象满足上述条件那样，没有必要变更第2配线7的配线图案，因此，将将减少配线图案的限制，并提高配线图案的自由度。
此外，本发明不受上述的实施形态的限制，在权利要求项目中所示的范围内可以作各种变更。
例如，在上述的实施形态中，说明了关于在半导体元件20的上方形成焊片14的所谓区域垫片的半导体装置。但是，由于近来的半导体集成电路中集成度的提高，即使是半导体元件20以外的区域，有时候在微细而且多条配线上也形成焊片，并且在这样的场合也能够适用本发明。
象以上那样，本发明的半导体装置是这样的构成，即，上述配线的一部分与焊片接合，另一方面，在上述配线的其它部分和焊片之间形成绝缘性的保护膜，至少与焊片重叠的区域内的上述配线上的保护膜与相邻的配线上的保护膜架桥。
由此，由于配线上的保护膜变成桥接形状，因此起到在保护膜的下部难以产生裂缝的效果。另外，由于在架桥的部分的下面所形成的空孔部分作为空气弹簧起作用，因此起到能防止损伤在保护膜的下面所形成的配线等构成要素的效果。另外，由于不需要作为冲击缓冲材料的聚酰亚胺膜，因此起到能防止作业效率的降低和芯片成本的上升的效果。
而且，本发明的半导体装置是这样的构成，即，象以上那样，在上述的构成中，在上述保护膜和上述焊片之间形成绝缘膜以便覆盖上述保护膜。
所述空孔部分，由于通常通过保护膜包围周围，因此与外部没有连通。但是，通过配线图案的设计，有可能使相邻的配线彼此之间的间隔变宽，存在保护膜没有变成桥接形状的部分。在该场合，空孔部分变成从没有变成桥接形状的部分与外部连通。若空孔部分与外部连通，那么就会在保护膜形成后的制造工序中，例如抗蚀剂材料进入空孔部分，或在热处理工序中，气泡从空孔部分喷出等，使半导体装置的制造遭受恶劣影响。
因此，本发明的半导体装置形成绝缘膜以便覆盖保护膜。由此，由于在保护膜中用绝缘膜覆盖没有变成桥接形状的部分，因此起到空孔部分没有与外部连通，防止给半导体装置的制造带来恶劣影响的效果。
而且，本发明的半导体制造装置是这样的构成，即，象以上那样，在上述的构成中，上述绝缘膜是通过化学气相沉积法形成的氧化膜。
通过化学气相沉积法形成的氧化膜，例如象SOG膜等那样，与通过涂敷法形成的绝缘膜比较，是致密的，而且水分含量少。因此，由于从所述氧化膜放出的水分少，所以起到防止因水分的放出对半导体装置的制造带来恶劣影响的效果。
而且，本发明的半导体装置是这样的构成，即象以上那样，在上述的构成中，上述氧化膜包含硼和磷的至少一方。
包含硼和磷的至少一方的氧化膜能够通过常压的化学气相沉积法形成。常压的化学气相沉积法与真空的化学气相沉积法比较，成膜速度快。因此，本发明的半导体装置变成非常适合大量生产，而且制造成本低的装置。
而且，本发明的半导体装置是这样的构成，即，象以上那样，在上述的构成中，在上述保护膜架桥的区域，能进行作为上述相邻的配线的间隔的配线间隔的最小值S1和/或上述架桥的长度L1的调整，以便抑制来自通过上述保护膜架桥所形成的空孔部分的飞散和喷出。
因此，起到例如即使空孔部分与外部连通，也能抑制抗蚀剂材料的飞散和气泡的喷出，并抑制对半导体装置的制造的恶劣影响的效果。
此外，希望上述调整能这样进行，以便使上述配线间隔的最小值S1变成1.8μm以上，使上述架桥的长度L1变成900μm以下，或者使上述配线间隔的最小值S1变成1.2μm以上和不足1.8μm，而且上述架桥的长度L1变成1400μm以下。
而且，希望上述调整能这样进行，以便使上述配线间隔的最小值S1变成1.8μm以上，或上述架桥的长度L1变成400μm以下。在该场合，由于没有发生抗蚀剂材料的飞散和气泡的喷出，因此能够防止对半导体装置的制造的恶劣影响。
此外，当在形成用于使配线和焊片接合的开口部分的工序中没有利用光刻法的场合，由于与焊片重叠的区域没有形成光抗蚀剂层，因此上述调整没有必要在与上述焊片重叠的区域进行。
另外，根据近来的集成电路地热微细化倾向，与焊片重叠的区域也处于被缩小的倾向，通常不可能使该区域的一边变成400μm以上。因此，例如即使利用光刻法，在与焊片重叠的区域也难以发生抗蚀剂材料的飞散和气泡的喷出。
因此，上述调整在与上述焊片重叠的区域以外的区域进行就可以。在该场合，由于在与焊片重叠的区域没有必要进行上述调整，因此起到提高配线图案的自由度的效果。
另外，上述构成的半导体装置在适用于区域垫片的半导体装置方面是有效的。
另外，本发明的半导体装置的制造方法是这样的方法，即，象以上那样，形成上述导体层的工序包含形成多条配线的工序，在上述导体层中形成绝缘膜的工序包含形成绝缘性的保护膜的工序，在形成上述保护膜的工序中，至少与上述焊片重叠的区域内的上述配线上的保护膜形成上述保护膜以便与相邻的配线上的保护膜架桥。
因此，由于能够将保护膜变成桥接形状，所以起到在保护膜的下部难以发生裂缝的效果。另外，由于在架桥的部分的下面就会形成空孔部分，该空孔部分作为空气弹簧起作用，因此起到防止损伤在保护膜的下面所形成的配线等构成要素的效果。另外，由于不需要在保护膜上作为冲击缓冲材料形成聚酰亚胺膜的工序，因此起到防止作业效率的降低和芯片成本的上升的效果。
而且，本发明的半导体装置的制造方法是这样的方法，即，象以上那样，在上述的方法中，在上述导体层上形成绝缘膜的工序还包含为了覆盖由形成上述保护膜的工序所形成的保护膜而形成新的绝缘膜的工序。
若依据上述的方法，象上述那样，由于在保护膜中没有变成桥接形状的部分用绝缘膜覆盖，因此起到空孔部分与外部没有连通，防止给半导体装置的制造带来恶劣影响的效果。
而且，本发明的半导体装置的制造方法是这样的工序，即，象以上那样，在上述的方法中，形成上述新的绝缘膜的工序通过化学气相沉积法形成氧化膜以便覆盖上述保护膜。
若依据上述的方法，那么象上述那样，起到从通过化学气相沉积法所形成的氧化膜放出的水分少，并防止因水分的放出给半导体装置的制造带来恶劣影响的效果。
而且，本发明的半导体装置的制造方法是这样的工序，即，象以上那样，在上述的方法中，形成上述氧化膜的工序形成包含硼和磷的至少一方的氧化膜。
若依据上述的方法，由于包含硼和磷的至少一方的氧化膜能够通过常压的化学气相沉积法形成，因此起到在提高半导体装置的大量生产的同时使半导体装置的制造成本降低的效果。
而且，本发明的半导体装置的制造方法是这样的工序，即，象以上那样，在上述的方法中，为了抑制来自通过上述保护膜架桥所形成的空孔部分的飞散和喷出，形成上述多条配线的工序进行作为上述保护膜架桥的区域中的上述相邻的配线的间隔的配线间隔的最小值S1的调整并形成上述多条配线，而且/或者，形成上述保护膜的工序进行架桥的长度L1的调整并形成上述保护膜。
若依据上述的方法，那么象上述那样，通过进行配线间隔的最小值S1的调整和/或架桥的长度L1的调整，例如即使空孔部分与外部连通，也能起到抑制来自空孔部分的飞散和喷出，并抑制对半导体装置的制造的恶劣影响的效果。
此外，希望上述配线间隔的最小值S1和/或上述架桥的长度L1的调整这样被进行，以便使上述配线间隔的最小值S1变成1.8μm以上，使上述架桥的长度L1变成900μm以下，或使上述配线间隔的最小值S1变成1.2μm以上而不足1.8μm，而且使上述架桥的长度L1变成1400μm以下。
而且，希望上述调整这样被进行，以便使上述配线间隔的最小值S1变成1.8μm以上，或者使上述架桥的长度L1变成400μm以下。在该场合，由于没有发生来自空孔部分的飞散和喷出，因此起到防止对半导体装置的制造的恶劣影响的效果。
此外，当在形成用于使配线和焊片接合的开口部分的工序中没有利用光刻法的场合，由于在与焊片重叠的区域没有形成光抗蚀剂层，因此上述调整没有必要在与上述焊片重叠的区域进行。
另外，根据近来的集成电路的微细化倾向，与焊片重叠的区域也处于被缩小的倾向，并且该区域的一边通常不能变成400μm以上。因此，例如即使利用光刻法，在与焊片重叠的区域也难以发生抗蚀剂材料的飞散和气泡的喷出。
因此，上述调整能在与焊片重叠的区域以外的区域进行就可以。在该场合，在与焊片重叠的区域中，由于没有必要进行上述调整，因此起到提高配线图案的自由度的效果。
另外，上述的半导体装置的制造方法在适用于区域垫片的半导体装置的制造方法方面是有效的。
在发明的详细说明的项目中所形成的具体的实施形态或实施例，始终就是阐明本发明的技术内容，不应只限定于这样的具体例子而狭义地被解释，在本发明的精神和下面记载的专利申请事项的范围内，应能够作各种变更并实施。

Claims (19)

1、一种半导体装置，它具备形成了多条配线(7a～7c)的导体层(7)和在与该导体层(7)的多条配线(7a～7c)重叠的区域上被形成的焊片(14)，其特征在于，所述配线的一部分(7a)与焊片(14)接合，另一方面，在上述配线的其它部分(7b、7c)和焊片(14)之间形成绝缘性的保护膜(8)，至少在与焊片(14)重叠的区域内，所述保护膜(8)桥接上述配线的其它部分(7b、7c)中的相邻配线。
2、如权利要求1记载的半导体装置，其特征在于，在上述保护膜(8)和焊片(14)之间形成绝缘膜(15)以便覆盖上述保护膜(8)。
3、如权利要求2记载的半导体装置，其特征在于，上述绝缘膜(15)是由化学气相沉积法所形成的氧化膜。
4、如权利要求3记载的半导体装置，其特征在于，上述氧化膜包含硼和磷的至少一方。
5、如权利要求1记载的半导体装置，其特征在于，在上述保护膜(8)架桥的区域中进行作为上述相邻的配线(7b、7c)(7b、7c)的间隔的配线间隔的最小值S1和/或上述架桥的长度L1的调整，以便抑制来自通过上述保护膜(8)架桥所形成的空孔部分(16)的飞散和喷出。
6、如权利要求5记载的半导体装置，其特征在于，上述调整这样地被进行，以便使上述配线间隔的最小值S1变成1.8μm以上，使上述架桥的长度L1变成900μm以下，或者，使上述配线间隔的最小值S1变成1.2μm以上而不足1.8μm，而且上述架桥的长度L1变成1400μm以下。
7、如权利要求6记载的半导体装置，其特征在于，上述调整这样被进行，以便使上述配线间隔的最小值S1变成1.8μm以上，或使上述架桥的长度L1变成400μm以下。
8、如权利要求5记载的半导体装置，其特征在于，上述调整在与上述焊片(14)重叠的区域以外的区域被进行。
9、如权利要求1～8的任何1项记载的半导体装置，其特征在于，上述导体层(7)包括第2配线层(7)，所述第2配线层(7)形成在具有活性区域的半导体基片(1)上，并且经由层间绝缘膜(6)形成在第1配线层(2)上，其中在所述活性区域内形成有半导体元件(20)，且所述第一配线层(2)与所述活性区域电连接，焊片(14)被形成以便至少一部分与上述活性区域重叠。
10、如权利要求1所述的半导体装置，其特征在于，所述保护膜(8)桥接所述多条配线(7a-7c)的其它部分(7b-7c)中的相邻配线，从而在所述多条配线的其它部分中的相邻配线之间的保护膜内形成空孔部分。
11、一种半导体装置的制造方法，它包含在基片上形成导体层(7)的工序，在上述导体层(7)上形成绝缘膜的工序，在上述绝缘膜上形成开口部分(9)的工序，以及通过在上述绝缘膜上和上述开口部分(9)内形成金属膜而形成焊片(14)的工序，其特征在于，形成上述导体层(7)的工序包含形成多条配线(7a～7c)的工序，在上述导体层(7)上形成绝缘膜的工序包含形成绝缘性的保护膜(8)的工序，在形成上述保护膜(8)的工序中，形成上述保护膜(8)以便至少与上述焊片(14)重叠的区域内的上述配线(7b)上的保护膜(8)与相邻的配线(7b)(7c)上的保护膜(8)架桥。
12、如权利要求11记载的半导体装置的制造方法，其特征在于，在上述导体层(7)上形成的绝缘膜的工序形成新的绝缘膜(15)以便覆盖由形成上述保护膜(8)的工序所形成的保护膜(8)。
13、如权利要求12记载的半导体装置的制造方法，其特征在于，形成上述新的绝缘膜(15)的工序通过化学气相沉积法形成氧化膜以便覆盖上述保护膜(8)。
14、如权利要求12记载的半导体装置的制造方法，其特征在于，形成上述氧化膜的工序是形成包含硼和磷的至少一方的氧化膜的工序。
15、如权利要求11记载的半导体装置的制造方法，其特征在于，为了抑制来自通过上述保护膜(8)架桥所形成的空孔部分(16)的飞散和喷出，形成上述多条配线(7a～7c)的工序进行作为上述保护膜(8)架桥的区域中的上述相邻的配线(7b、7c)(7b、7c)的间隔的配线间隔的最小值S1的调整并形成上述多条配线(7a～7c)，而且/或者，形成上述保护膜(8)的工序进行架桥的长度L1的调整并形成上述保护膜(8)。
16、如权利要求15记载的半导体装置的制造方法，其特征在于，上述配线间隔的最小值S1和/或上述架桥的长度L1的调整被进行，以便使上述配线间隔的最小值S1变成1.8μm以上，使上述架桥的长度L1变成900μm以下，或者使上述配线间隔的最小值S1变成1.2μm以上而不足1.8μm，而且使上述架桥的长度L1变成1400μm以下。
17、如权利要求16记载的半导体装置的制造方法，其特征在于，上述调整被进行以便使上述配线间隔的最小值S1变成1.8μm以上，或者使上述架桥的长度L1变成400μm以下。
18、如权利要求15记载的半导体装置的制造方法，其特征在于，上述配线间隔的最小值S1和/或上述架桥的长度L1的调整在与上述焊片(14)重叠的区域以外的区域中被进行。
19.如权利要求11～18的任何1项记载的半导体装置的制造方法，其特征在于，在上述基片上形成导体层(7)的工序包含在半导体基片(1)上形成半导体元件(20)的工序，形成第1配线层(2)以便一部分被连接到半导体元件(20)的工序，在上述第1配线层(2)上形成具有通孔(6a)的层间绝缘膜(6)的工序，以及在上述层间绝缘膜(6)和上述通孔(6a)内形成第2配线层(7)的工序，在形成上述焊片(14)的工序中，形成上述焊片(14)以便至少一部分与上述半导体元件(20)重叠。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4357862B2 (ja) * 2003-04-09 2009-11-04 シャープ株式会社 半導体装置
JP2006339406A (ja) * 2005-06-02 2006-12-14 Renesas Technology Corp 半導体装置
JP4750586B2 (ja) * 2006-02-28 2011-08-17 住友電工デバイス・イノベーション株式会社 半導体装置および電子装置並びにその製造方法
JP4072697B2 (ja) * 2006-05-02 2008-04-09 セイコーエプソン株式会社 半導体装置
JP4293563B2 (ja) * 2006-11-28 2009-07-08 Ｏｋｉセミコンダクタ株式会社 半導体装置及び半導体パッケージ
US7749885B2 (en) 2006-12-15 2010-07-06 Micron Technology, Inc. Semiconductor processing methods, methods of forming contact pads, and methods of forming electrical connections between metal-containing layers
JP2009124099A (ja) * 2007-10-24 2009-06-04 Panasonic Corp 半導体チップの電極構造
JP2009277719A (ja) * 2008-05-12 2009-11-26 Nec Electronics Corp 半導体装置及びその製造方法
US8299632B2 (en) 2009-10-23 2012-10-30 Ati Technologies Ulc Routing layer for mitigating stress in a semiconductor die
US8227926B2 (en) 2009-10-23 2012-07-24 Ati Technologies Ulc Routing layer for mitigating stress in a semiconductor die
JP5656611B2 (ja) * 2010-12-20 2015-01-21 キヤノン株式会社 半導体装置及び固体撮像装置
JP5839807B2 (ja) * 2011-02-09 2016-01-06 キヤノン株式会社 固体撮像装置の製造方法
US9142522B2 (en) * 2011-11-30 2015-09-22 Stats Chippac, Ltd. Semiconductor device and method of forming RDL under bump for electrical connection to enclosed bump
JP5466280B2 (ja) * 2012-10-29 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置
US9224688B2 (en) * 2013-01-04 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal routing architecture for integrated circuits
US9881870B2 (en) 2015-12-30 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9653348B1 (en) 2015-12-30 2017-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
JP6226113B1 (ja) * 2017-04-25 2017-11-08 三菱電機株式会社 半導体装置
KR20210017663A (ko) 2019-08-09 2021-02-17 삼성전자주식회사 두꺼운 금속층 및 범프를 갖는 반도체 소자들

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5291374A (en) * 1990-12-17 1994-03-01 Kabushiki Kaisha Toshiba Semiconductor device having an opening and method of manufacturing the same
US5693565A (en) * 1996-07-15 1997-12-02 Dow Corning Corporation Semiconductor chips suitable for known good die testing
CN1269607A (zh) * 1999-04-05 2000-10-11 摩托罗拉公司 半导体器件及其制造方法
JP2002198374A (ja) * 2000-10-16 2002-07-12 Sharp Corp 半導体装置およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63179548A (ja) 1987-01-21 1988-07-23 Mitsubishi Electric Corp 半導体集積回路装置の配線構造
US5565378A (en) * 1992-02-17 1996-10-15 Mitsubishi Denki Kabushiki Kaisha Process of passivating a semiconductor device bonding pad by immersion in O2 or O3 solution
JPH08213392A (ja) 1995-02-01 1996-08-20 Oki Electric Ind Co Ltd 半導体素子及びその製造方法
US5723822A (en) * 1995-03-24 1998-03-03 Integrated Device Technology, Inc. Structure for fabricating a bonding pad having improved adhesion to an underlying structure
US5659201A (en) * 1995-06-05 1997-08-19 Advanced Micro Devices, Inc. High conductivity interconnection line
JPH0955431A (ja) 1995-08-15 1997-02-25 Nippon Steel Corp 半導体装置の製造方法
JPH09172079A (ja) 1995-12-20 1997-06-30 Nec Corp 半導体装置およびその製造方法
JP3311243B2 (ja) 1996-07-16 2002-08-05 東芝マイクロエレクトロニクス株式会社 半導体装置及び半導体装置のパターン配置方法
JP3509510B2 (ja) * 1997-11-05 2004-03-22 セイコーエプソン株式会社 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5291374A (en) * 1990-12-17 1994-03-01 Kabushiki Kaisha Toshiba Semiconductor device having an opening and method of manufacturing the same
US5693565A (en) * 1996-07-15 1997-12-02 Dow Corning Corporation Semiconductor chips suitable for known good die testing
CN1269607A (zh) * 1999-04-05 2000-10-11 摩托罗拉公司 半导体器件及其制造方法
JP2002198374A (ja) * 2000-10-16 2002-07-12 Sharp Corp 半導体装置およびその製造方法

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Publication number Publication date
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US20040256723A1 (en) 2004-12-23
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